專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體裝置及半導體存儲裝置，尤其是涉及在非 易失性存儲器或系統(tǒng)LSI (微型計算機等)上安裝的單片存儲器。
背景技術：
以高速、高度集成的非易失性存儲器為目標，相變存儲器的開發(fā) 正在進展中。對于相變存儲器，在非專利文獻l、 2、 3或專利文獻1 中有所記述。例如，如非專利文獻l所示，在相變存儲器中，采用被 稱為硫族化合物材料的相變材料作為電阻性的存儲元件，利用該存儲 元件的電阻因相變材料的狀態(tài)不同而不同這一點，來存儲信息。通過 使電流流過而發(fā)熱，從而使材料的狀態(tài)發(fā)生變化來進行相變電阻的改 寫。也被稱為復位(RESET)動作的高電阻化(非晶化)通過保持在 較高溫度下來進行，也被稱為設置(SET)動作的低電阻化(結晶化) 通過在足夠的期間保持較低溫度來進行。相變材料的讀出動作在不使 相變電阻的狀態(tài)發(fā)生變化的范圍內(nèi)通過流過電流來進行。
在非專利文獻2及專利文獻1中，對相變電阻的特性進行了記述。 并且，在非專利文獻3中，對由相變電阻和NMOS晶體管構成的存儲 器單元進行了記載。
在這些文獻中，不限于高速的ROM ( Read-Only Memory)，還 記述了非易失性RAM (Random Access Memory)的可能性，也言及 到同時具有ROM和RAM的功能的綜合型存儲器的實現(xiàn)。由于相變存儲器中相變電阻的電極面積小的相變存儲器以小功率使相變電阻變
化，所以容易定標(scaling，義少一卩y夕。。另外，由于相變電阻變 化大，所以可實現(xiàn)高速的讀出動作。根據(jù)這些理由，期待實現(xiàn)基于相 變存儲器的高速非易失性存儲器。
在實現(xiàn)同樣的高速非易失性存儲器的目的下，提出了在存儲元件 中使用強電介質材料的強電介質存儲器。強電介質存儲器在存儲元件 的電容器的絕緣材料中使用強電介質材料，利用其極化狀態(tài)來存儲信 息。對存儲元件施加電壓，使其極化狀態(tài)發(fā)生變化來進行強電介質存 儲器的改寫。在專利文獻2中指出如下技術問題在強電介質存儲器 中，在電源斷開中途在存儲元件的電容器的兩端產(chǎn)生了電位差時，強 電介質的極化逆轉，存儲的數(shù)據(jù)被破壞。作為其解決方案，公開了使 全部字線為非選擇電平的內(nèi)部電路。另外，在專利文獻3中指出如下 技術問題在電源接通時，在存儲元件的電容器的兩端產(chǎn)生電位差， 強電介質的極化逆轉，存儲的數(shù)據(jù)被破壞。作為其解決方案，公開了 使位線和陽極(7k-卜)線為同電位的技術。
非專利文獻l: IEEE國際固態(tài)電路會議，技術論文文摘，第202 頁-第203頁(2002年)(2002 IEEE International Solid-state Circuits
Conference, Digest of Technical Papers，'pp.202國203.)
非專利文獻2: IEEE國際電子設備會議，技術文摘，第923頁-第926頁(2002年)(2002 IEEE International Electron Devices Meeting,
Technical Digest, pp.923-926.)
非專利文獻3:非易失性半導體存儲器專題學術討論會，技術論 文文摘，第91頁-第92頁(2003年)(2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp.91-92.)
專利文獻l:特開2003-100084號>^才艮
專利文獻2:特開平8-124377號公報
專利文獻3:特開平8-124379號7>才艮
發(fā)明內(nèi)容本申請的發(fā)明人等在作出本申請的發(fā)明時，對相變元件的可靠性
進行了研究。在專利文獻2及專利文獻3所記栽的強電介質存儲器中， 由于存儲元件是電容器、并利用其極化來存儲信息，所以在施加了電 壓時數(shù)據(jù)被改寫。在存儲元件上產(chǎn)生意料之外的電位差時出現(xiàn)數(shù)據(jù)破 壞。另一方面，在相變存儲器中，存儲元件是電阻，在電流流過并發(fā) 熱時，數(shù)據(jù)被改寫。所謂強電介質存儲器，由于進行信息存儲和改寫 的機制不同，所以即使產(chǎn)生意料之外的電位差，也不會與數(shù)據(jù)破壞有 直接聯(lián)系，但可能存在相變元件獨特的數(shù)據(jù)破壞原因。本申請的發(fā)明 人等對相變元件以特有的觀點就可靠性進行了研究。發(fā)現(xiàn)如下問題 相變元件是利用結晶狀態(tài)來存儲值的元件，尤其是非晶狀態(tài)通過加熱 而結晶，從而會產(chǎn)生數(shù)據(jù)破壞。并且，新發(fā)現(xiàn)如下問題隨在電源的 上升和下降時由噪聲導致的臨時流過存儲元件的電流或讀出時流過的
電流而產(chǎn)生發(fā)熱，另外，由于反復發(fā)熱，慢慢進行結晶，不久導致數(shù) 據(jù)破壞。本發(fā)明要解決的技術問題是在電源的上升及下降時使流過存 儲元件的電流為最小，從而抑制發(fā)熱。并且，通過抑制讀出時的發(fā)熱， 實現(xiàn)具有高可靠性的存儲器。
簡單地說明本申請的說明書中公開的發(fā)明中代表性發(fā)明的概要
如下o
第1，具有通過利用所施加的溫度使狀態(tài)變化來存儲信息的存儲 器單元和輸入輸出電路，在通電時，在電源電路接通之前斷開字線。
第2，具有通過利用所施加的溫度使狀態(tài)變化來存儲信息的存儲 器單元和輸入輸出電路，在通電時，在電源電路接通之前連接位線和 源極線。
第3，具有通過利用所施加的溫度使狀態(tài)變化來存儲信息的存儲 器單元和輸入輸出電路，在連續(xù)讀出同一數(shù)據(jù)時，不接通字線地輸出 預先讀出的數(shù)據(jù)。
笫4,具有通過利用所施加的溫度使狀態(tài)變化來存儲信息的存儲 器單元和輸入輸出電路，在利用糾錯電路檢測出錯誤位時，再次寫入 數(shù)據(jù)。根據(jù)本發(fā)明，可實現(xiàn)高可靠性的存儲器。


圖l是表示應用了本發(fā)明的電路圖的圖。
圖2是圖1所示電路的動作波形圖。
圖3是詳細示出圖1的存儲器陣列的圖。
圖4是表示圖3的存儲器陣列中使用的存儲器單元的電路圖。
圖5是表示圖1的電源電壓接通檢測電路的詳情的圖。
圖6是表示圖1的電源電壓接通檢測電路的詳情的圖。
圖7是圖3示出的存儲器陣列的動作波形圖。
圖8是圖3示出的存儲器陣列的另一動作波形圖。
圖9是圖1中使用的電源電路的電路圖。
圖IO是匯總電源電路的模式的圖。
圖ll是表示圖3示出的存儲器陣列的另一實施例的電路圖。 圖12是表示在系統(tǒng)LSI中使用的情況下的實施例的框圖。 圖13是表示圖12中示出的系統(tǒng)LSI的另一實施例的電路圖。 圖14是表示圖3中示出的存儲器陣列的另一實施例的電路圖。 圖15是表示圖3中示出的存儲器陣列的另一實施例的電路圖。 圖16是圖15中示出的存儲器陣列的動作波形圖。 圖17是表示圖3中示出的存儲器陣列的另一實施例的電路圖。 圖18是圖17中示出的存儲器陣列的動作波形圖。
具體實施例方式
下面，參照附圖來說明本發(fā)明的半導體存儲裝置的幾個最佳實 例。構成實施例的各功能塊的電路元件沒有特別的限制,利用眾所周 知的CMOS (相補型MOS晶體管)等集成電路技術，在如單晶硅那 樣的一個半導體基板上形成。在附圖中，MOS晶體管的基板電位的連 接未特別寫明，但只要MOS晶體管在可正常動作的范圍內(nèi)，則其連 接方法不特別限定。另外，在沒有特別說明的情 下，信號的低電平為"L"，高電平為"H"。
如本申請的發(fā)明人等發(fā)現(xiàn)的那樣，在相變元件中，非晶狀態(tài)變?yōu)?結晶狀態(tài)的數(shù)據(jù)破壞是最大的問題，在電源的接通，斷開時或數(shù)據(jù)的讀 出時產(chǎn)生。尤其是，在與CPU等形成于同一半導體上的存儲器中，電 源接通時的CPU沒有被復位，控制信號的狀態(tài)不確定，并且，數(shù)據(jù)破 壞特性存在元件間的差異，這都引起問題并且很嚴重。以下說明為解 決這些問題的電路方式。
<通電時/斷電時的順序>
圖l表示本發(fā)明的芯片結構，圖2 (a)表示通電時的動作波形， (b)表示斷電時的動作波形。存儲器陣列ARRAY由多條字線WL 和多條位線BL構成，在字線WL和位線BL的交點處連接有存儲器 單元CELL。各存儲器單元CELL連接于字線WL和位線BL上。各 存儲器單元由N溝道型MOS晶體管和存儲元件構成。存儲元件例如 是被稱為相變元件的元件。分別在位線BL上連接放大器電路AMP， 在字線WL上連接解碼器電路ADEC。在字線WL上還連接用于強制 性地使字線WL為接地電位的N溝道型MOS晶體管MN1，柵極連接 于控制信號PRV。電源電路由供給復位用電源的電源電路PSreset、 供給設置用電源的電源電路PSset、供給讀出用電源的電源電路 PSread這3種構成。電源電路PSreset向存儲器陣列ARRAY供給復 位電壓Vreset，向電源電路PSset供給i殳置電壓Vset，向電源電路 PSread供給讀出用電壓Vread。向電源電路PSreset中輸入激活信號 Creset，向電源電路PSset中輸入激活信號Cset，向電源電路PSread 中輸入激活信號Cread。電源電壓檢測電路PRVNT是檢測出電源電 壓已被供給，并向各電路輸出控制信號(Creset、 Cset 、Cread、 PRV) 的電路。通電時的動作是，來自外部的電源電壓VDD從"L，，變?yōu)?H，， 后，檢測電路PRVNT檢測出該情況，向強制性地使字線WL變?yōu)榻?地電位的信號PRV輸出"H"。之后，按信號Creset、信號Cset 、Cread 的順序變?yōu)?H"電平，從輸出電壓低的電源電路開始將其激活。通電 的順序從低電壓的電源電路開始通常更安全，但3個同時通電或其他
10的順序都行。在全部的電源電路都穩(wěn)定時，使信號PRV從"H，，變?yōu)?"L",斷開與字線WL的接地電位的連接。通過以上的動作，可防止 在通電時電流流向存儲元件，從而可防止因發(fā)熱所導致的數(shù)據(jù)破壞。
另外，在電源斷開時也同樣，通過強制性地使字線變?yōu)榻拥仉娢唬?可防止數(shù)據(jù)破壞。圖2(b)中示出斷電時的動作波形。來自外部的電 源電壓VDD從"H"變?yōu)?L"后，檢測電路PRVNT—OFF檢測出該情況， 向強制性地使字線WL變?yōu)榻拥仉娢坏男盘朠RV一OFF輸出"H"。之 后，按信號Creset、 Cset 、 Cread的順序變?yōu)?L"電平，從輸出電壓 高的電源電路開始使其失活。斷電的順序從高電壓的電源電路開始通 常更安全，但3個同時斷電或其他的順序都行。通過以上動作，可防 止在斷電時電流流向存儲元件，從而可防止因發(fā)熱所導致的數(shù)據(jù)破壞。
并且，通過適當?shù)卦O定通電和用于檢測出通電的電路的靈敏度， 可以在不是實際的電源接通或斷開時，電源中進入大的噪聲，從而在 電源電壓為期望范圍外時，也可防止該噪聲破壞數(shù)據(jù)。
本發(fā)明的宗旨是，在電源電路不能穩(wěn)定地供給電源的期間，通過 斷開通過存儲元件的電流通路，防止破壞所存儲的數(shù)據(jù)。使字線為接 地電位、從而變?yōu)榉沁x擇是其中的一個實例。例如也可以是接地電位 以外的電位，而且，即使電流通路的斷開伴隨著通常考慮到的漏電也 是允許的，象這樣可以考慮多種不脫離發(fā)明的宗旨的范圍內(nèi)的變更。
<存儲器陣列的構成>
接著，利用圖3示出的存儲器陣列ARRAY1來說明圖1的存儲 器陣列的詳細電路的一個實例。存儲器陣列ARRAY1作為單片存儲 器安裝在微型計算機上，或安裝在非易失性存儲器單體上。存儲器單 元陣列MEN—ARY由多條字線WL和多條位線BL構成，在字線WL 和位線BL的交點處連接有存儲器單元CELL。各存儲器單元CELL 如在存儲器單元CELL00中所例示的那樣，在節(jié)點Nl與字線WL連 接，在節(jié)點N2中與位線BL連接，在節(jié)點N3與接地電位連接。在圖 4 (a)和(b)中示出各存儲器單元CELL的詳情。各存儲器單元由 N溝道型MOS晶體管MN00和作為存儲元件的PCM00構成。存儲元件PCMOO例如是被稱為相變元件的元件，例如是以在結晶狀態(tài)下 為10kn左右的低電阻、在非晶狀態(tài)下是lOOkQ以上的高電阻為特 征的元件。存儲元件PCMOO可通過施加在存儲元件上的溫度使其狀 態(tài)變化。具體地說，對存儲元件施加高溫使其熔化，通過驟冷變成非 晶狀態(tài)，通過較長時間地施加低溫變成結晶狀態(tài)。將變?yōu)榉蔷顟B(tài)稱 為復位動作，將變?yōu)榻Y晶狀態(tài)稱為設置動作。對元件施加的溫度可通 過變更流過存儲元件PCMOO的電流值以及流過電流時間來改變。在 N溝道型MOS晶體管MNOO的柵極上經(jīng)節(jié)點Nl連接字線WL，控制 成在選擇狀態(tài)下使N溝道型MOS晶體管為導通狀態(tài)，在非選擇狀態(tài) 下為截止狀態(tài)。另外，本實施例的存儲器單元根據(jù)存儲元件PCMOO 的電阻值、換言之，根據(jù)從位線流到源極線的電流值的大小來讀出信 息。因而，可以如(a)所示，相變元件PCMOO的一個端子經(jīng)節(jié)點 N3連接于接地電位，也可以如圖(b)所示，PCMOO的一個端子經(jīng)節(jié) 點N2連接于位線。在本說明書中，只要未特別言及，就使用圖(b) 中示出的存儲器單元。
在圖4 (c)和(d)中示出存儲器單元CELL的另一實施例。各 存儲器單元由PNP型雙極晶體管BPOO和作為存儲元件的PCMOO構 成。存儲元件PCMOO例如是^^稱為相變元件的元件，例如是以在結 晶狀態(tài)下是10 k ft左右的低電阻、在非晶狀態(tài)下是100 k n以上的高 電阻為特征的元件。在PNP型雙級晶體管BPOO的基極上，經(jīng)節(jié)點 Nl連接字線WL,控制成在選擇狀態(tài)下使PNP型雙級晶體管BPOO 為導通狀態(tài)，在非選擇狀態(tài)下為截止狀態(tài)。另外，本實施例的存儲器 單元根據(jù)存儲元件PCMOO的電阻值、換言之，根據(jù)從位線流到源極 線的電流值的大小來讀出信息。因而，可以如圖(c)所示，相變元件 PCMOO的一個端子經(jīng)節(jié)點N3連接于接地電位，另一端子連接于PNP 型雙極晶體管BPOO的集電極，也可以如(d)所示，PCMOO的一個 端子經(jīng)節(jié)點N2連接于位線，另 一端子連接于PNP型雙極晶體管BPOO 的發(fā)射極。在本說明書中，只要未特別言及，就使用(d)中示出的 存儲器單元。返回圖3，繼續(xù)說明存儲器陣列的詳細電路。在字線WL上連接 有字驅動器電路(WDO、 WD1)。字驅動器電路(WDO、 WD1)排 列成列狀，形成字驅動器陣列WD—ARY。例如，字驅動器電路WDO 由選擇字線WLO的N溝道型MOS晶體管MNIO、 P溝道型MOS晶 體管MPIO、和強制性地使字線WLO為0V的N溝道型MOS晶體管 MN2構成，通過解碼器電路，選擇1條字線WL。 N溝道型MOS晶 體管MN2的柵極連接于控制信號PRV。向解碼器電路ADEC中輸入 地址XADD。
在位線BL上連接有讀出用預充電電路PCR。讀出用預充電電路 PCR配置成行狀，構成預充電電路陣列PC_ARY。具體地說，例如， 預充電電路PCRO由P溝道型MOS晶體管MP20構成，分別在漏電 極上連接位線BLO,在柵電極上連接控制信號PCO，在源電極上連接 讀出用電源電位線Vread。另外，讀出用預充電電路PCR每隔一個連 接于控制信號線(PCO、 PC1)上。
在位線BL上還連接有列選擇電路YS。列選擇電路YS配置成行 狀，構成列選擇電路陣列YS一ARY。具體地說，例如，列選擇電路 YSO由P溝道型MOS晶體管(MP30、 MP31)構成，分別在P溝道 型MOS晶體管MP31的漏電極上連接位線BLO，在柵電極上連接控 制信號YSRO，在源電極上連接讀出放大器電路SAO。另外，分別在P 溝道型MOS晶體管MP30的漏電極上連接位線BLO，在柵電極上連 接控制信號YSWO，在源電極上連接寫入放大器電路WAO。列選擇電 路YS每隔1個連接于控制信號線(YSRO或YSR1、 YSWO或YSW1) 上。因此，每隔1個地控制被并行讀出、或寫入的位線BL。即，與 進行讀出動作或寫入動作的存儲器單元相鄰的存儲器單元一定為非選 擇狀態(tài)。因此，發(fā)熱的存儲器單元為每隔1個設置，可防止局部發(fā)熱， 從而可實現(xiàn)半導體集成電路的穩(wěn)定動作的提高。
讀出放大器電路SA通過激活信號SA一EN來放大數(shù)據(jù)，向數(shù)據(jù) 總線RDATA輸出。寫入放大器電路WA通過數(shù)據(jù)總線WDATA和控 制信號WA一CONT，向位線BL供給適當?shù)碾妷?。讀出放大器電路SA
13和寫入放大器電路WA排列成行狀，形成放大器陣列AMP一ARY。
讀出放大器電路SA由以下構成由N溝道型MOS晶體管 (MN40、 MN41、 MN42 )和P溝道型MOS晶體管(MP43、 MP44 ) 構成的讀出放大器部；由P溝道型MOS晶體管(MP40、MP41、MP42) 構成的讀出放大器預充電部；由P溝道型MOS晶體管MP45構成的 基準用Y開關部；和由反相器電路INVO構成的輸入電路。讀出放大 器部是由P溝道型MOS晶體管(MP43、MP44)和N溝道型MOS晶體 管(MN40、 MN41)構成的觸發(fā)器、和使讀出放大器激活的N溝道型 MOS晶體管MN42構成的鎖存型讀出放大器電路。在N溝道型MOS 晶體管MN42的柵電極上連接有激活信號SA-EN。讀出放大器預充電 部由讀出用電源線Vread、連接讀出放大器部的內(nèi)部節(jié)點的P溝道型 MOS晶體管(MP40、 MP41)、和平衡讀出放大器部的內(nèi)部節(jié)點的P 溝道型MOS晶體管MP42構成。在P溝道型MOS晶體管(MP40、 MP41、 MP42)的柵電極上連接控制信號PC一AMP?；鶞视肶開關 部的P溝道型MOS晶體管MP45的柵電極連接于控制信號YS—AMP, 源電極連接于作為基準電壓的VREF。在本實施例中，讀出電壓Vread 為比電源電位小的電壓，例如0.5V。另外，基準電位VREF為讀取電 源電位與接地電位之間的電位。
寫入放大器電路WAO由以下構成向位線BL提供復位用電壓 Vreset的P溝道型MOS晶體管MP46和向位線BL提供設置用電壓 Vset的P溝道型MOS晶體管MP47;和根據(jù)寫入數(shù)據(jù)總線WDATA 的值和控制信號WA—CONT,控制P溝道型MOS晶體管(MP46、 MP47)的柵電極的控制電路WCONT。
控制電路CNTL從存儲器陣列ARRAY外部接收控制信號 (SETEND、 RESETEND、 YADD、 CNT)，生成并輸出控制信號(PC、 YSR、 YSW、 WA—CONT、 SA一EN、 PC一AMP、 YS一AMP)。
圖5中示出電源電壓檢測電路PRVNT。 PRVNT由N溝道型MOS 晶體管MNCO和電容(C0、 CI)、控制電路PR—CONT構成。電容 CO連接于作為外部電源的電源電壓VDD和N溝道型MOS晶體管
14MNCO的漏電極PRV，電容C1連接于接地電位和N溝道型MOS晶 體管MNCO的柵電極INVS。電容CO為比連接于PRV的寄生電容大 的值，電容Cl為比連接于INVS的寄生電容大的值。因此，在電源 電壓VDD從"L"變?yōu)?H"時，PRV變?yōu)榕c電源電壓幾乎相同的值， INVS維持接地電位。
向控制電路PR—CONT中輸入PRV,輸出INVS、 Creset、 Cset、 Cread。
圖6中示出檢測出電源斷開的電源電壓檢測電路PRVNT一OFF。 PRVNT—OFF由P溝道型MOS晶體管MPC1、 N溝道型MOS晶體 管MNC1、電容(C2、 C3)、電阻(R2、R3)、控制電路PRj:ONT—OFF 構成。電容C3連接于作為外部電源的電源電壓VDD、 P溝道型MOS 晶體管MPC1和N溝道型MOS晶體管MNC1的柵電極INVS—OFF, 電容C2連接于電阻R2和P溝道型MOS晶體管MPC1的源電極。P 溝道型MOS晶體管MPC1和N溝道型MOS晶體管MNC1的漏電極 連接于信號PRV—OFF ,信號PRV—OFF在連接于控制電路 PR_CONT_OFF的同時，與PRV同樣地被輸入存儲器陣列中，進行 控制以在電源斷開時電流不流過相變元件PCM。另外，為了在電源接 通時分別為電源電位電平，電阻R3連接INVS一OFF，電阻R2連接P 溝道型MOS晶體管MCP1的源電極。
電容C3為比連接于PRV—OFF的寄生電容大的值，電容C3為 比連接于INVS_OFF的寄生電容大的值。這樣，在電源電壓VDD從 "H"變?yōu)?L"時，INVS一OFF變?yōu)榻拥仉娢?，PRV一OFF變?yōu)榕c電源電 壓幾乎相同的值。
向控制電路PR—CONT—OFF中輸入PRV_OFF，輸出Creset、 Csct、 Crcad。
<動作方式>
用圖7說明詳細動作。通電時(POWERUP)外部電源電壓VDD 從"L，，變?yōu)?H，，后，檢測電路PRVNT檢測出該情況，信號PRV變?yōu)?"H"。由此，N溝道型MOS晶體管(MN2、 MN3)導通，強制性地使全部字線變?yōu)榻拥仉娢?，成為非選擇狀態(tài)。之后，按信號Cread、 信號Cset、信號Creset的順序變?yōu)?H"電平，從輸出電壓低的電源 電路開始使其激活。在全部的電源電路穩(wěn)定后，通過控制電路 PR—CONT使INVS從"L，，變?yōu)?H，，，從而使信號PRV從"H"變?yōu)?L"， 解除與字線WL的接地電位的強制性連接。 之后，進行通常的動作。
在本實施例中，說明的是向存儲器單元CELL00中寫入數(shù)據(jù)"l"、 向存儲器單元CELLll中寫入數(shù)據(jù)"O，，的情況。數(shù)據(jù)"l"是設置相變元 件，使電阻值為1Kft 10Kn。數(shù)據(jù)"O"是使相變元件復位，使電阻值 為100Kft ~ lMft。首先執(zhí)行設置動作SET。輸入地址ADD和寫入數(shù) 據(jù)WDATAO。地址ADD分為輸入到解碼器電路ADEC中的X坐標 地址XADD和輸入到控制電路CNTL中的Y坐標地址YADD。 X坐 標地址由解碼器電路ADEC解碼，被選擇的l條字線WL從"L"轉變 成"H"。在本實施例中，字線WLO被選擇。Y坐標地址YADD由控 制電路CNTL解碼，成為選擇列的信號(YSW、 YSR)。在本實施例 中，寫入控制信號YSWO被選擇，從"H，，轉變成"L"。
將寫入數(shù)據(jù)WDATA0輸入到寫入放大器電路WAO中，對應于 要寫入的數(shù)據(jù)向位線供給電壓。在寫入數(shù)據(jù)"l"時，向位線供給電壓 Vset。在設置存儲元件所需的足夠長時間內(nèi)施加電壓之后，使字線 WL0截止，結束寫入動作。
接著執(zhí)行復位動作RESET。地址ADD和寫入數(shù)據(jù)WDATAO變 化，字線WL1和控制信號YSW1被選擇。由于要寫入數(shù)據(jù)"O",所以 向位線供給電壓Vreset。由于Vreset必須使存儲元件熔化，所以通常 是比電壓Vset高的電壓。在使存儲元件復位所需的足夠長時間內(nèi)施加 電壓之后，使字線WL1截止，結束寫入動作。
圖3示出的設置結束信號SETEND是向控制電路CNTL在計測 設置時間后通知設置結束的信號，復位結束信號RESETEND是在計 測復位時間后向控制電路CNTL通知復位結束的信號。在圖7中未圖 示出設置結束信號SETEND和控制電路CNTL的波形，但通常復位時間比i殳置時間短。
接著，說明讀出動作READ。首先，從存儲器單元CELLOO中進 行讀出，接著從存儲器單元CELLll中進行讀出。
變化地址ADD,并選擇字線WLO和控制信號YSRO。使預充電 控制信號PCO從"H"變?yōu)?L"，將位線BLO預充電到讀出用電壓 Vread。另外，同時4吏控制信號PC—AMP也從"H"變?yōu)?L"，讀出放 大器電路SA的內(nèi)部節(jié)點也進行預充電。由于Vread是可以不破壞存 儲元件地進行讀出的電壓，所以通常是比Vset小的值。之后，使控制 信號PCO從"L"變到"H"，電流從位線BL0通過存儲器單元CELLOO 流向接地電位。由于存儲器單元CELLOO的存儲元件為設置狀態(tài)，電 阻例如是1KQ 10KQ,所以位線的電壓較快地下降，變得比基準電 壓VREF小。之后，使讀出放大器激活信號SA—EN從"L"變?yōu)?H", 并放大位線BLO與基準電位VREF的電位差。結果，向數(shù)據(jù)總線 RDATAO輸出T。
接著，變化地址ADD，字線WL1和控制信號YSR1被選擇。使 預充電控制信號PC1從"H"變?yōu)?L"，將位線BL1預充電到讀出用電 壓Vread。另外，同時使控制信號PC—AMP也從"H"變?yōu)?L"，讀出 放大器電路SA的內(nèi)部節(jié)點也進行預充電。之后，使控制信號PC1從 "L"變?yōu)?H"，電流從位線BL1通過存儲器單元CELLll流向接地電 位。由于存儲器單元CELLll的存儲元件為復位狀態(tài)，電阻例如為100 Kfl lMft，所以位線的電壓幾乎沒有變化，仍比基準電壓VREF大。 之后，使讀出放大器激活信號SA_EN從"L"變?yōu)?H"，并放大位線BL1 與基準電位VREF的電位差。結果，向數(shù)據(jù)總線RDATAO輸出"0"。
在本實施例中，Vreset例如是1.5V， Vset是l.OV，Vread是0,5V， 基準電壓VREF是0.2V。
通過上面的動作，可以防止在通電時電流流向存儲元件，從而可 防止數(shù)據(jù)破壞。
在電源斷開時同樣，通過強制性地使全部字線為接地電位、成為 非選擇狀態(tài)，可防止數(shù)據(jù)破壞。圖8中示出電源斷開時的動作波形。通常動作中，如圖7中已說明的那樣，斷電時(POWER OFF)外部 電源電壓VDD從"H"變?yōu)?L"后，檢測電路PRVNT—OFF檢測出該情 況，信號PRV_OFF變?yōu)?H"。由此，N溝道型MOS晶體管(MN2， MN3)導通，全部字線被強制性地變?yōu)榻拥仉娢唬兂煞沁x擇狀態(tài)。 之后，按信號Creset、信號Cset、信號Cread的順序變?yōu)?L"電平， 從輸出電壓低的電源電路開始依次斷開。通過以上動作，在電源斷開 時，在斷開全部的電源電路之前，強制性地使全部字線WL為接地電 位、成為非選擇狀態(tài)，從而可以防止電流向存儲元件流入，可防止數(shù) 據(jù)破壞。
<電源電路方式〉
用圖 9說明電源電路。在本實施例中，電壓為 Vreset>VDD>Vset>Vread的大小關系，復位用電源電路PSreset由升 壓電路構成，設置用電源電路PSset和讀出用電源電路PSread由降壓 電路構成。從電源電壓檢測電路PRVNT分別向復位用電源電路 PSreset連接控制信號Creset，向設置用電源電路PSset連接控制信號 Cset，向讀出用電源電路PSread連接控制信號Cread。另外，分別由 復位用電源電路PSreset向存儲器陣列ARRAY供給電壓Vreset，由 設置用電源電路PSset向存儲器陣列ARRAY供給電壓Vset,由讀出 用電源電路PSread向存儲器陣列ARRAY供給電壓Vread。
復位用電源電路PSreset是由充電泵電路CP、環(huán)型振蕩器OSC、 基準電壓產(chǎn)生電路Vref (reset)、比較電路CMP0構成的升壓電路。 另外，在環(huán)型振蕩器OSC上連接N溝道型MOS晶體管MN4，通過 連接于柵電極上的信號Creset來使環(huán)型振蕩器導通*截止。本電路比 較輸出電壓Vreset和產(chǎn)生基準電壓Vref( reset)，在輸出電壓比基準 電壓小時，提高環(huán)型振蕩器OSC的速度，在輸出電壓比基準電大時， 降低速度。環(huán)型振蕩器OSC的輸出連接于充電泵CP，生成升壓電壓 Vreset。在電源電壓VDD上升時，通過使信號Creset為"L",環(huán)型振 蕩器OSC截止，輸出電壓Vreset變?yōu)榻拥仉娢弧?br> 設置用電源電路PSset由基準電壓產(chǎn)生電路Vref (set 比較電路CMP1、作為輸出緩沖器的P溝道型MOS晶體管MP0構成。另外， 在MPO的柵電極上連接P溝道型MOS晶體管MP1，利用連接于MP1 的柵電極上的信號Cset,使P溝道型MOS晶體管MPO的柵電極變成 電源電壓VDD或浮動。本電路比較輸出電壓Vset和生成的基準電壓 Vref (set)，根據(jù)其結果，控制輸出緩沖器P溝道型MOS晶體管 MPO的柵電極。電源電壓VDD上升時，通過使信號Cset為"L"， P 溝道型MOS晶體管MPO截止，輸出電壓Vset變?yōu)榻拥仉娢弧?br> 讀出用電源電路PSread由基準電壓產(chǎn)生電路Vref (read)、比 較電路CMP1、作為輸出緩沖器的P溝道型MOS晶體管MP2構成。 另外，在MP2的柵電極上連接P溝道型MOS晶體管MP3，利用連 接于MP3的柵電極上的信號Cread，使P溝道型MOS晶體管MP2 的柵電極變成電源電壓VDD或浮動。本電路比較輸出電壓Vread和 生成的基準電壓Vref (read)，根據(jù)其結果，控制輸出緩沖器P溝道 型MOS晶體管MP2的柵電極。電源電壓VDD上升時，通過使信號 Cread變成"L，，， P溝道型MOS晶體管MP2截止，輸出電壓Vread 變成接地電位。
上述實例是電壓為Vreset>VDD>Vset>Vread的情況，但除此之 外的大小關系的情況如圖IO所示，以內(nèi)部電路的動作電壓VDD或輸 入輸出端子的動作電壓VDDQ為基礎，由升壓電路或降壓電路生成電 壓Vreset、 Vset、 Vread。本實施例相當于圖10的才莫式3。
由于復位需要大的電流，所以期望使用電源電壓VDD。另外， 由于升壓電路的面積大，所以期望盡可能使用降壓電路。因而，模式 2、 9、 15、 16是理想的。
<其他的實施例>
圖ll變更了圖3示出的存儲器陣列的一部分。不是在通電時強 制性地使字線WL成為接地電位，而是連接位線BL和源極線SL的 方式。在控制陣列PRV一ARY中行狀地配置有N溝道型MOS晶體管。 N溝道型MOS晶體管MN5是連接位線BLO和源極線SL的晶體管， 由控制信號PRV控制。在通電時，PRV變成"H"，強制性地連接位線BL和源極線SL， 可以防止電流流過存儲元件，從而防止數(shù)據(jù)破壞。有時源極線SL也 會連接于接地電位，但即使在接地電位產(chǎn)生噪聲的情況下，在存儲元 件中也沒有電流流過，可防止數(shù)據(jù)破壞。
源極線SL可以為與接地電位相同的電位，也可以按適當?shù)膯挝?設置源極線驅動電路來進行控制。在使源極線SL為接地電位時，通 過在存儲器單元陣列上配置成面狀，可提高耐噪聲性能。通過按適當 的單位來設置源極線驅動電路，可進行極為細致的控制。
圖12是適用于系統(tǒng)LSI(ICI)的情況。ICI由輸入輸出電路IO、 中央處理裝置CPU、存儲器模塊MEM_MOD、存儲器控制電路 MEM—CNT 、電源電路PSU構成。CPU分別向存儲器模塊MEM_MOD 提供地址ADD,向存儲器控制電路MEM—CNT提供寫入數(shù)據(jù)WD、 寫入許可信號WE、讀出許可信號RE。另外，讀出數(shù)據(jù)RD和作為可 訪問信號的RE AD Y信號從存儲器控制電路MEM_CNT向CPU輸出。 存儲器控制電路MEM—CNT中包含計測設置時間的TIMER一SET、計 測復位時間的TIMER—RESET電路和電源電壓檢測電路PRVNT。
電源電壓上升后，電源電壓檢測電路PRVNT檢測出該情況，使 控制信號PRV為"H"，字線WL為接地電位，同時開始測量設置時間。 在經(jīng)過設置時間后，使控制信號PRV為"L"，從接地電位斷開字線 WL,可執(zhí)行通常的動作。在"^殳置時間的計測過程中，設置于電源電 路PSU中的電源電路(PSreset、 PSset、 PSread)接通。另外，在使 PRV為"L"時，同時輸出作為可訪問CPU的信號的READY信號，并 傳送可訪問這一情況。
在相變存儲器中，由于電流流過相變元件幾ns后，數(shù)據(jù)被破壞， 所以在電源電壓檢測電路從存儲器陣列分離的情況下，強制性地斷開 字線的信號發(fā)生延遲，從而數(shù)據(jù)被破壞的可能性變高。因此，研究出 圖13中示出的方式。周13變更了圖12的一部分，有多個電源電壓檢 測電路PRVNT，按每2個存儲器陣列ARRAY有1個電源電壓檢測 電路PRVNT的比例來設置。例如，電源電壓檢測電路PRVNTO控制存儲器陣列ARRAYOO和ARRAYOl。這樣，通過在存儲器模塊 MEM_MOD內(nèi)部嵌入電源電壓檢測電路PRVNT，可縮短電流因通電 時的噪聲而流向存儲元件的時間，從而可防止數(shù)據(jù)破壞。
圖14是通電時連接字線WL和源極線SL的存儲器陣列 ARRAY3。例如，在字線WLO上連接字驅動器WDR_0和連接用N 溝道型MOS晶體管MN7的漏電極，在源極線SL上連接源極線驅動 SDR—0和MN7的源電極。在通電時，信號PRV變?yōu)?H"，字線WL 和源極線SL被連接。結果，存儲器單元CELL中使用的N溝道型 MOS晶體管MN的柵極-源極間電壓變?yōu)?V，所以電流不流過存儲 元件PCM，可以防止數(shù)據(jù)破壞。
<連續(xù)讀出導致的數(shù)據(jù)破壞>
發(fā)明人發(fā)現(xiàn)，在對同一相變元件進行連續(xù)讀出時，會產(chǎn)生因流過 元件的電流而發(fā)熱、復位元件(非晶狀態(tài))設置化(結晶化)的問題。為減 少讀出時的發(fā)熱，在讀出時降低施加于元件上的電壓、縮短施加的時 間是有效的。若降低電壓，則讀出速度劣化。為了縮短施加的時間， 必須縮短位線，因此面積的開銷(overhead,才一 戸一 '7卜')變大。 在本實施例中，提出在對同一存儲器單元進行連續(xù)讀出動作時，通過 在不實際訪問存儲器單元的情況下輸出數(shù)據(jù)，來降低發(fā)熱溫度的方法。
圖15是表示本實施例的圖，但除掉一部分外與圖3相同，僅說 明不同的部分。字驅動器WD由"與非"電路NAND和反相器INV構 成，輸入來自解碼器電路ADEC的解碼信號和訪問許可信號EN。
檢測連續(xù)讀出的電路SRD由地址緩沖器ABUF和比較電路 COMP構成，地址緩沖器ABUF保存每個周期地址ADD,并在下一 周期中輸出到ABUF—OUT，通過比較電路COMP與下一周期的地址 ADD進行比較，輸出結果作為訪問許可信號EN。
下面，用圖16來說明動作。由于寫入與圖7中敘述的方法相同， 所以僅說明讀出。分別向存儲器單元CELL00中寫入數(shù)據(jù)"l"，向存 儲器單元CELL11中寫入數(shù)據(jù)"0",開始在周期READ0中讀出 CEIX00的數(shù)據(jù)。
21變化地址ADD，字線WLO和控制信號YSRO被選擇。將該地址 保存在地址緩沖器ABUF中。使預充電控制信號PCO從"H"變?yōu)?L，，， 使位線BLO預充電到讀出用電壓Vread。另外，同時使控制信號 PC一AMP也從"H"變?yōu)?L"，對讀出放大器電路SA的內(nèi)部節(jié)點也進行 預充電。之后，使控制信號PCO從"L"變?yōu)?H"，電流從位線BLO通 過存儲器單元CELLOO流向接地電位。由于存儲器單元CELLOO的存 儲元件是設置狀態(tài)，電阻例如是1KQ~10K11，所以位線的電壓下降 較快，變得比基準電壓VREF小。之后，使讀出放大器激活信號SA一EN 從"L"變?yōu)?H"，放大位線BLO和基準電位VREF的電位差。結果， 向數(shù)據(jù)總線RDATAO輸出"1"。
在本動作中未執(zhí)行讀出的位線BL1仍為接地電位，另外，未執(zhí) 行讀出的字線WL1也仍為接地電位。結果，電流僅流過執(zhí)行讀出的 單元CELLOO的存儲元件，就未執(zhí)行讀出的單元而言，不用說連接于 未被選擇的字線的單元，即便是在連接于被選擇的字線WLO的單元 CELL01中，電流也不流過該存儲元件，不會發(fā)生劣化。
在下一周期READ1中也執(zhí)行基于同一地址的讀出。通過比較電 路COMP比較作為前一周期地址的ABUF—OUT的值和新的地址 ADD的值。由于這時一致，所以使訪問許可信號EN為"L"，不論字 線WL還是控制信號YSR都不選擇。另外，位線也不進行預充電。 讀出放大器激活信號SA—EN為"H"，原樣輸出前一數(shù)據(jù)。因此，在全 部的存儲器單元中都不流過電流，可輸出數(shù)據(jù)，并可防止破壞存儲元 件的值。
在下一周期READ2中，從存儲器單元CELL11中讀出數(shù)據(jù)"0"。 變化地址ADD,將該地址保存在地址緩沖器ABUF沖。通過比較電 路COMP比較作為前一周期地址的ABUF—OUT的值和新地址ADD 的值。由于這時不一致，所以使訪問許可信號EN為"H"，選擇字線 WL1和控制信號YSR1。使預充電控制信號PC0從"H"變?yōu)?L"，使 位線BL1預充電到讀出用電壓Vread。另外，同時使讀出放大器激活 信號SA—EN為"L",控制信號PC—AMP也從"H"變?yōu)?L"，對讀出放大器電路SA的內(nèi)部節(jié)點也進行預充電。之后，使控制信號PC1從"L" 變?yōu)?H"，電流從位線BLO通過存儲器單元CELL 11流向接地電位。 由于存儲器單元CELL11的存儲元件是復位狀態(tài)，電阻例如是 100KQ~ lMft,所以位線的電壓幾乎未變化，仍比基準電壓VREF大。 之后，讀出放大器激活信號SA—EN從"L"變?yōu)?H"，放大位線BL1和 基準電位VREF的電位差。結果，向數(shù)據(jù)總線RDATAO輸出"0"。
通過如上的動作，電流僅流過執(zhí)行讀出的存儲器單元的存儲元 件，可使對存儲元件的值的破壞為最小限度。另外，在連續(xù)訪問同一 元件時，由于電流不必實際流過元件，所以可防止破壞存儲元件的值。
在本實施例中，在讀出放大器電路SA中保持并輸出數(shù)據(jù)，但也 可在鎖存電路等中保持數(shù)據(jù)。另外，期望從時鐘的上升沿開始形成使 字線WL下降的信號等內(nèi)部信號，以便在頻率改變的情況下也保持恒 定。由此，在降低頻率時，還可抑制發(fā)熱、提高可靠性。
另外，通過持有多個地址緩沖器ABUF、按順序使用，還可進一 步減少實際對存儲器單元的訪問數(shù)。
<糾錯電路>
由于因讀出導致的發(fā)熱或溫度上升，在同一地址中產(chǎn)生l位使復 位元件(非晶狀態(tài))被設置(結晶)的數(shù)據(jù)破壞時，很有可能也破壞 其他單元。因此，在讀出時通過糾錯電路ECC檢測出l位的錯誤時， 再次寫回全部數(shù)據(jù)是有效的。下面就此詳細地敘述。
圖17是表示本實施例的圖，但除掉一部分外與圖3相同，僅說 明不同的部分。將讀出的數(shù)據(jù)RDATA連接于糾錯電路ECC，另夕卜， 糾錯電路ECC還與寫入數(shù)據(jù)WDATA連接。從糾錯電路ECC輸出錯 誤檢測信號ERR一DET。在存儲器單元陣列MEM一ARY中除了通常的 存儲器單元，還設置奇偶校驗位。
下面，使用圖18說明動作。通常的寫入與圖6中敘述的方法相 同，所以僅說明讀出。向存儲器單元CELLOO中寫入數(shù)據(jù)"0"，讀出 CEIXOO的數(shù)據(jù)。
變化地址ADD，字線WLO和控制信號YSRO被選擇。使預充電出用電壓 Vread。另外，同時使控制信號PC—AMP也從"H"變?yōu)?L"，對讀出 放大器電路SA的內(nèi)部節(jié)點也進行預充電。之后，使控制信號PCO從 "L"變?yōu)?H"，電流從位線BLO通過存儲器單元CELLOO流向接地電 位。存儲器單元CELLOO的存儲元件為復位狀態(tài)、電阻例如是 100KQ 1MQ， 4旦由于劣化電阻下降到以下，此時位線的電 壓下降較快，變得比基準電壓VREF小。之后，使讀出放大器激活信 號SA—EN從"L，，變?yōu)?H，，，并放大位線BLO和基準電位VREF的電位 差。結果，向數(shù)據(jù)總線RDATA0輸出"1"。通過糾錯電路ECC正確地糾正讀出的數(shù)據(jù)。在產(chǎn)生錯誤時，錯 誤檢測信號ERR—DET變成"H"，僅對以同 一地址寫入了數(shù)據(jù)"0"的存 儲器單元再次進行寫入。由于控制信號YSWO被選擇、并寫入了數(shù)據(jù)"0",所以向位線供 給電壓Vreset。在使存儲元件復位所需的足夠長時間內(nèi)施加電壓之后， 斷開字線WLO，結束寫入動作。發(fā)明人發(fā)現(xiàn)，在相變存儲器中，由于電源接通或斷開時的噪聲或 因同一存儲器單元的連續(xù)讀出而流過存儲元件的電流所導致的熱應力 引起了向使復位成非晶狀態(tài)的元件結晶的方向的數(shù)據(jù)破壞，但相反， 不會使復位成結晶狀態(tài)的元件變成非結晶。即，由于通常僅復位元件 引起對設置狀態(tài)的破壞，所以錯誤檢測后的寫入只要僅復位(寫入數(shù) 據(jù)"0")即可。與設置時間或讀出時間相比，復位時間比較短，所以在 讀出動作之后進行，通常對周期幾乎沒有影響，可隱蔽在同一讀出周 期內(nèi)。另外，若在通電時一次讀出數(shù)據(jù)、寫回被破壞的數(shù)據(jù)，則對進一 步提高可靠性是有效的。另外，如果這時故意地減小余量、不進行讀 出，則可以在劣化程度小時檢測出數(shù)據(jù)破壞，所以是有效的。在減小 余量后進行讀出時，延遲讀出放大器激活信號SA一EN的定時。由此， 可檢測出復位狀態(tài)的元件的電阻降低。另外，通過增大讀出放大器的 基準電壓VREF的電壓，可減小余量、進行讀出。只要不脫離本發(fā)明的宗旨，可進行各種變更。例如，對代替相變 元件、使用通過電流改寫存儲信息的存儲元件的存儲裝置是特別有效 的。
權利要求
1、一種半導體裝置，其特征在于，具有電源供給端子；存儲器陣列，包含沿第1方向延伸的多條字線、與所述多條字線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線與所述多條位線的交點處的多個存儲器單元；多個字驅動器電路，分別連接在所述多條字線上；多個讀出電路和寫入電路，連接在所述多條位線上；和電源電路，對供給所述電源供給端子的電源進行變換后供給內(nèi)部電路，其中，具有檢測電源電位發(fā)生變動的電路，所述多個存儲器單元分別被構成為具有在所述多條位線中相對應的1條位線與源極之間串聯(lián)連接的選擇元件和存儲元件，所述選擇元件的控制電極連接在所述多條字線中相對應的1條字線上，所述存儲元件與電阻值相對應地存儲信息，通過流過電流來改寫信息，在利用用以檢測所述電源電位發(fā)生變動的電路檢測出電源電位發(fā)生變動的情況下，連接所述位線和所述源極線，從而使流向所述存儲元件的電流迂回。
2、 根據(jù)權利要求l所述的半導體裝置，其特征在于檢測所述電源電位發(fā)生變動的電路將向所述電源供給端子接通 電源檢測為電源電位的變動，連接所述位線和所述源極線，從而使流 向所述存儲元件的電流迂回。
3、 根據(jù)權利要求l所述的半導體裝置，其特征在于電位小于或等于規(guī)定電位，連接所述位線和所述源極線，從而使流向 所述存儲元件的電流迂回。
4、 根據(jù)權利要求l所述的半導體裝置，其特征在于所述多個電源電路包含用于向所述存儲器單元寫入數(shù)據(jù)的電壓 產(chǎn)生電路。
5、 根據(jù)權利要求l所述的半導體裝置，其特征在于，具有為了向所述存儲元件寫入第1電平的數(shù)據(jù)而產(chǎn)生第1電壓 的第1電源電路；為了向所述存儲元件寫入第2電平的數(shù)據(jù)而產(chǎn)生第 2電壓的第2電源電路；和產(chǎn)生用于讀出存儲在所述存儲元件中的數(shù) 據(jù)的第3電壓的第3電源電路，所述第2電壓比所述第1電壓小，比所述第3電壓大。
6、 根據(jù)權利要求l所述的半導體裝置，其特征在于 為了向所述存儲元件寫入第1電平數(shù)據(jù)，使用施加在所述電源供給端子上的第1電源電壓，所述多個電源電路具有為了向所述存儲元件寫入第2電平的數(shù) 據(jù)而產(chǎn)生第2電源電壓的第2電源電路；和產(chǎn)生用于讀出存儲在所述 存儲元件中的數(shù)據(jù)的第3電源電壓的第3電源電路，所述第2電壓比所述第1電源電壓小，比所述第3電壓大。
7、 根據(jù)權利要求l所述的半導體裝置，其特征在于 所述選擇元件是n溝道型MOS晶體管。
8、 根據(jù)權利要求l所述的半導體裝置，其特征在于 所述存儲元件是相變元件。
9、 一種半導體裝置，根據(jù)地址訪問存儲器單元，其特征在于 所述地址包含^f亍地址和列地址， 所述半導體裝置具有存儲器陣列，包含沿第l方向延伸的多條字線、與所述多條字線 交叉并沿第2方向延伸的多條位線、和配置在所述多條字線和所述多 條位線的交點處的多個存儲器單元；多個字驅動器電路，分別連接在所述多條字線上；列選擇電路，連接在所述多條位線上，選擇所述多條位線的一部 分后使之連接在多個讀出電路和多個寫入電路上；地址保持電路，存儲與前一次訪問周期有關的行地址和列地址；和地址比較電路，其中，所述字線對所述行地址進行解碼后被選擇，所述列選擇電 路對所述列地址進行解碼后被選擇，所述地址比較電路將與本次訪問周期有關的行地址和列地址與所述多個存儲器單元分別被構成為具有在所述多條位線中相對 應的1條位線上相互串聯(lián)連接的選擇元件和存儲元件，所述選擇元件 的控制電極連接在所述多條字線中相對應的1條字線上，所述存儲元件通過電阻值的變化來存儲數(shù)據(jù)，在連續(xù)的讀出訪問周期中，在所述地址比較電路檢測出與本次訪 問周期有關的行地址和列地址都和與前次訪問周期有關的行地址和列 地址相等的情況下，不接通所述字線。
10、 根據(jù)權利要求9所述的半導體裝置，其特征在于 還具有預充電電路，所述預充電電路對由所述列選擇電路選擇的所述位線進行預充 電，對所述存儲器陣列內(nèi)的其他位線不進行預充電。
11、 根據(jù)權利要求9所述的半導體裝置，其特征在于在連續(xù)的讀出訪問周期中，在所述地址比較電路檢測出與本次訪二二分別相等的情況下，所述半導;裝置輸:;述讀出電路的值。
12、 根據(jù)權利要求l所述的半導體裝置，其特征在于 所述存儲元件是相變元件。
13、 一種半導體裝置，其特征在于，具有存儲器陣列，包含沿第l方向延伸的多條字線、與所述多條字 線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線與所述 多條位線的交點處的多個存儲器單元；多個字驅動器電路，分別連接在所述多條字線上； 多個讀出電路和寫入電路，連接在所述多條位線上；和糾錯電路，所述多個存儲器單元分別被構成為具有在所述多條位線中相對 應的1條位線上相互串聯(lián)連接的選擇元件和存儲元件，所述選擇元件 的控制電極連接在所述多條字線中相對應的l條字線上，所述存儲元件通過電阻值的變化來存儲數(shù)據(jù)，在利用所述糾錯電路檢測出錯誤位時，寫入由所述糾錯電路糾正 后的數(shù)據(jù)。
14、 根據(jù)權利要求13所述的半導體裝置，其特征在于 所述存儲元件是相變元件。
15、 根據(jù)權利要求14所述的半導體裝置，其特征在于在利用所述糾錯電路檢測出錯誤位時，僅執(zhí)行所述相變元件的非 結晶化。
16、 根據(jù)權利要求13所述的半導體裝置，其特征在于 用于所述糾錯的讀出以比通常讀出小的余量來執(zhí)行。
17、 根據(jù)權利要求13所述的半導體裝置，其特征在于 所述復位動作在通常的訪問周期中被隱蔽。
全文摘要
本發(fā)明提供了一種半導體裝置，為提高相變元件的可靠性，必須使無用的電流不流過元件。該半導體裝置具有通過利用所施加的溫度使狀態(tài)變化來存儲信息的存儲器單元和輸入輸出電路，在通電時，在電源電路上升之前斷開字線。根據(jù)本發(fā)明，可以防止無用的電流流過元件，從而可防止數(shù)據(jù)的破壞。
文檔編號G11C16/02GK101661794SQ20091017850
公開日2010年3月3日 申請日期2005年12月30日 優(yōu)先權日2005年1月5日
發(fā)明者河原尊之, 長田健一 申請人:株式會社瑞薩科技