專利名稱：一種相變隨機(jī)存儲器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種非易失性半導(dǎo)體存儲器裝置，具體涉及一種相變隨機(jī)存儲
o
背景技術(shù)：
相變隨機(jī)存儲器(PCRAM)是一種非易失性半導(dǎo)體存儲器，當(dāng)電源供給中斷時(shí)仍然 保存已存儲的數(shù)據(jù)。它利用了相變材料(例如Ge2Sb2Te5)能夠在晶態(tài)、非晶態(tài)之間發(fā)生可 逆轉(zhuǎn)變的特性，用材料在這兩種穩(wěn)定狀態(tài)下呈現(xiàn)的不同電阻值來區(qū)分相變存儲單元的邏輯值。圖1示出了一個(gè)存儲元件10的結(jié)構(gòu)圖，它包括上電極層11、絕緣層12、相變層13 和下電極層14，其中相變材料用作根據(jù)所產(chǎn)生溫度而變化的可變電阻器，它響應(yīng)于通過相 變存儲元件的電流在相變材料上所產(chǎn)生的焦耳熱。SET電流作用于相變材料，使其轉(zhuǎn)變?yōu)榈?阻晶態(tài)；RESET電流作用于相變材料，使其轉(zhuǎn)變?yōu)楦咦璺蔷B(tài)。其相變層采用了 T型結(jié)構(gòu)， 相變層13的小孔內(nèi)區(qū)域?yàn)橛行嘧儏^(qū)。圖2示出了相變存儲器件的一個(gè)相變存儲單元20的電路圖。相變存儲單元20包 括串聯(lián)在位線BL和地之間的存儲元件21、選擇元件22。其中，元件21和22的位置可以互 換。具體實(shí)施時(shí)，選擇元件可采用NM0S晶體管N1，其具有連接到字線WL的柵極。當(dāng)向字線 WL施加選通高電平時(shí)，N1導(dǎo)通，位線BL上的電流流經(jīng)存儲元件21，對其進(jìn)行讀寫操作。圖3示出了常規(guī)相變存儲器件的另一相變存儲單元30的電路圖，相變存儲單元 30包括串聯(lián)在位線BL和字線WL之間的存儲元件31、選擇元件32。具體實(shí)施時(shí)，可利用二 極管作為選擇元件。PNP型雙極型晶體管基極連接字線WL，其發(fā)射結(jié)作為選擇二極管。當(dāng) PNP管的發(fā)射結(jié)上正向電壓差超過其閾值電壓時(shí)，發(fā)射結(jié)導(dǎo)通，存儲元件31通過位線接收 電流。圖4示出了對存儲元件進(jìn)行讀寫期間的電流及溫度特性圖。41表示RESET電流 對相變材料溫度的影響，在短時(shí)間內(nèi)提供高脈沖，相變材料被加熱到其熔點(diǎn)T2以上后快速 淬火，其變?yōu)榉蔷B(tài)，存儲數(shù)據(jù)“0”。42表示SET電流對相變材料溫度的影響，在較長時(shí)間 內(nèi)提供中等脈沖，相變材料被加熱到高于結(jié)晶溫度、低于熔點(diǎn)T2，其變?yōu)榫B(tài)，存儲數(shù)據(jù) “1”。43表示讀電流對相變材料溫度的影響，低脈沖作用于相變材料，需保證相變材料的溫 度低于結(jié)晶溫度，不影響存儲位的狀態(tài)。相變存儲器芯片組成類似于傳統(tǒng)半導(dǎo)體隨機(jī)存儲器，包括寫入單元、讀出單元、邏 輯控制單元、地址譯碼器、輸入輸出緩沖、存儲陣列。完全晶態(tài)和完全非晶態(tài)相變材料的電阻率差值高達(dá)幾個(gè)數(shù)量級，給讀出和測試造 成極大困難，故寫入時(shí)要通過調(diào)節(jié)SET或RESET電流的幅值和脈寬來控制相變材料的晶化 程度。相變材料的晶化不是一個(gè)突變過程，故文中所提到的“晶態(tài)”和“非晶態(tài)”是一個(gè) 相對概念，指兩種狀態(tài)的晶化程度不同，并不指完全的晶化和非晶化。寫入電流脈沖的幅值和持續(xù)時(shí)間的改變，或是所選用的相變材料的改變，都會造成“0”和“ 1，，狀態(tài)的電阻值的較 大變化。一種“0”、“1”值電阻范圍可調(diào)的讀出放大器可以廣泛運(yùn)用于相變隨機(jī)存儲器中。外圍電路的制造是基于集成電路的CMOS制造工藝，可以直接將電路數(shù)據(jù)送往 foundry流片。而存儲元件的制造涉及一種新材料相變材料，需要在外圍電路基礎(chǔ)上增加 若干步常規(guī)光刻、鍍膜工藝制成。一塊完整的相變隨機(jī)存儲器芯片要保證這兩步的有效結(jié)
口 o實(shí)現(xiàn)外圍電路中的各個(gè)單元模塊及與其同時(shí)制造的存儲陣列的選擇元件、存儲陣 列中的存儲元件這兩者的有效結(jié)合，制造完整的相變隨機(jī)存儲器芯片，正確實(shí)現(xiàn)其存儲位 的隨機(jī)選擇與正確讀寫，是一個(gè)有待進(jìn)一步完善的新課題。
發(fā)明內(nèi)容本實(shí)用新型的目的在于提供一種相變隨機(jī)存儲器，該存儲器能夠?qū)崿F(xiàn)相變存儲單 元的隨機(jī)選擇，以及存儲元件的電阻值和電平信號間的有效可逆轉(zhuǎn)換。本實(shí)用新型提供的相變隨機(jī)存儲器，其特征在于它包括相變存儲單元陣列、字線 譯碼器、邏輯控制模塊、寫入模塊、讀出模塊和輸入輸出端口控制模塊；邏輯控制模塊分別接收來自于外部提供的芯片選通信號和芯片讀寫信號，經(jīng)電路 轉(zhuǎn)換得到寫使能信號和讀使能信號，并將寫使能信號輸出至寫入模塊，將讀使能信號輸出 至輸入輸出端口控制模塊；字線譯碼器用于實(shí)現(xiàn)讀寫單元的選擇；它分別接收外部的芯片選通信號和字線 地址，將字線地址進(jìn)行譯碼處理，通過選通的字線將字線選通信號輸出至相變存儲單元陣 列；令m為正整數(shù)，表示位線地址的位數(shù)，n為正整數(shù)，表示字線地址的位數(shù)，相變存儲 單元陣列包括2mX 2n個(gè)相變存儲單元；所述選通的字線上的2m位相變存儲單元作為選中的 寫單元或讀單元，；輸入輸出端口控制模塊根據(jù)接收到的讀使能信號確定I/O接口的信號流動方向， 當(dāng)讀使能信號為低電平時(shí)，通過I/O接口接收來自于外部的帶有存儲信息的信號Din，并輸 出至寫入模塊；當(dāng)讀使能信號為高電平時(shí)，接收讀出模塊輸出的帶有存儲陣列中存儲信息 的信號Dout ；寫入模塊的二個(gè)接收端分別與外部的第一、第二偏置電阻相連，寫入模塊根據(jù)寫 使能信號，二個(gè)偏置電阻的電阻值，以及外部的帶有存儲信息的信號Din，產(chǎn)生幅值和脈寬 不同的電流，并將該電流輸入至所選中的寫單元；讀出模塊分別與外部的第三偏置電阻和相變存儲單元陣列連接，將選中的讀單 元的電阻值轉(zhuǎn)換成電平信號輸出，轉(zhuǎn)換后的電平信號為帶有存儲陣列中存儲信息的信號 Douto本實(shí)用新型存儲器的相變存儲單元陣列，以新型相變材料的電阻特性為基礎(chǔ)制成 存儲元件；邏輯控制單元，協(xié)調(diào)讀寫邏輯；譯碼器；寫入模塊，產(chǎn)生幅值和脈寬可調(diào)的電流； 讀出模塊，其中，對應(yīng)輸出“0”和“1”邏輯的相變存儲單元電阻范圍可調(diào)；輸入輸出端口控 制模塊，決定數(shù)據(jù)端口處數(shù)據(jù)傳輸方向。本實(shí)用新型存儲器能夠?qū)崿F(xiàn)相變存儲單元的隨機(jī) 選擇，以及電阻值和電平信號間的有效可逆轉(zhuǎn)換，并且各個(gè)模塊電路結(jié)構(gòu)簡單實(shí)用，讀出延時(shí)小，性能良好。
圖1為存儲元件結(jié)構(gòu)示意圖。圖2為相變隨機(jī)存儲器的相變存儲單元的示例的電路圖。圖3為相變隨機(jī)存儲器的相變存儲單元的另一個(gè)示例的電路圖。圖4為RESET電流、SET電流、讀出電流工作期間的溫度特性示意圖。圖5為根據(jù)本實(shí)用新型相變隨機(jī)存儲器的一種結(jié)構(gòu)示意圖；其中圖5(a)為僅含有 字線譯碼器的單譯碼讀寫方式；圖5(b)為含有字線譯碼器和位線譯碼器的雙譯碼讀寫方 式；圖6為根據(jù)本實(shí)用新型實(shí)施例的如圖5所示的邏輯控制模塊的電路圖。圖7 (a)為根據(jù)本實(shí)用新型實(shí)施例的如圖5所示為寫入模塊示意圖，圖7(b)為寫 入單元電路圖。圖8 (a)為根據(jù)本實(shí)用新型實(shí)施例的如圖5所示為讀出模塊示意圖，圖8(b)為讀 出單元電路圖。圖9為讀出單元能識別為“0”的最小電阻和能識別為“1”的最大電阻隨偏置電阻 Rbias_sa變化的關(guān)系圖。圖10(a)為根據(jù)本實(shí)用新型實(shí)施例的如圖5所示的輸入輸出端口控制模塊，圖 10(b)為輸入輸出控制單元電路圖。圖11為相變存儲單元陣列示意圖。
具體實(shí)施方式
以下結(jié)合附圖對本實(shí)用新型作進(jìn)一步詳細(xì)的說明。如圖5(a)所示，本實(shí)用新型提供的相變隨機(jī)存儲器包括相變存儲單元陣列51、字 線譯碼器52、邏輯控制模塊53、寫入模塊54、讀出模塊55、輸入輸出端口控制模塊56。邏輯控制模塊53分別接收來自于外部的芯片選通信號CSB和芯片讀寫信號RD_ WRL，經(jīng)電路轉(zhuǎn)換得到寫使能信號WRP和讀使能信號RDP，并將寫使能信號WRP輸出至寫入模 塊54，將讀使能信號RDP輸出至輸入輸出端口控制模塊56。字線譯碼器52用于實(shí)現(xiàn)讀寫單元的選擇。它分別接收外部的芯片選通信號CSB 和字線地址，將字線地址進(jìn)行譯碼處理，輸出字線選通信號至相變存儲單元陣列51。n位字 線地址可以實(shí)現(xiàn)2n條的字線的選擇，n為正整數(shù)，表示字線地址的位數(shù)。相變存儲單元陣列51包括至少一個(gè)相變存儲單元，相變存儲單元可以采用如圖2 或圖3所示的結(jié)構(gòu)，其中的存儲元件可以采用如圖1所示的T型結(jié)構(gòu)或H型和L型等結(jié)構(gòu)， 但相變存儲單元的結(jié)構(gòu)并不局限于此。許多水平方向上的有時(shí)被稱作字線的導(dǎo)線字線WL1、字線WL2、字線WL3……和垂 直方向上的有時(shí)被稱作位線的導(dǎo)線位線BL1、位線BL2、位線BL3……。每個(gè)字線和位線的交 叉處與一個(gè)單獨(dú)的相變存儲單元相關(guān)聯(lián)。為了在大規(guī)模制造中實(shí)現(xiàn)低成本，陣列中的每個(gè) 相變存儲單元可以采用相同的單元結(jié)構(gòu)。它根據(jù)字線選通信號確定選通的字線WL，該字線 WL上的相變存儲單元作為選中的寫單元或讀單元。[0038]輸入輸出端口控制模塊56根據(jù)接收到的讀使能信號RDP確定I/O接口的信號流 動方向，當(dāng)讀使能信號RDP為低電平時(shí)，通過I/O接口接收來自于外部的帶有存儲信息的信 號Din，并輸出至寫入模塊54 ；當(dāng)讀使能信號RDP為高電平時(shí)，接收讀出模塊55輸出的帶有 存儲陣列中存儲信息的信號Dout。寫入模塊54的二個(gè)接收端分別與外部的第一、第二偏置電阻相連，它根據(jù)寫使能 信號WRP，二個(gè)偏置電阻的電阻值RbiasCKRbiasl，以及外部的帶有存儲信息的信號Din，產(chǎn) 生幅值和脈寬不同的電流，并將該電流輸入至所選中的寫單元。讀出模塊55分別與外部的第三偏置電阻Rbias_sa和相變存儲單元陣列51連接， 將選中的讀單元的電阻值轉(zhuǎn)換成電平信號輸出，存儲陣列中不同阻值分別對應(yīng)高、低電平， 轉(zhuǎn)換后的電平信號即帶有存儲陣列中存儲信息的信號Dout。通過調(diào)節(jié)第三偏置電阻的電阻 值Rbias_sa，可以調(diào)整相變存儲單元陣列51中相變存儲單元對應(yīng)高、低電平的阻值范圍。圖5(b)為本實(shí)用新型的另一個(gè)實(shí)施例，在圖5(a)的基礎(chǔ)上增加了位線譯碼器57， 位線地址輸入到位線譯碼器57，輸出位線選通信號連接到相變存儲單元陣列51的位線BL， 電路只對同時(shí)選中字線WL、位線BL的相變存儲單元進(jìn)行讀寫。芯片選通信號輸入位線譯 碼器57，只有芯片選通時(shí)譯碼器才工作。m位位線地址可以實(shí)現(xiàn)2-條位線的選擇，m為正 整數(shù)，表示位線地址的位數(shù)。讀操作中選中的單元為讀單元，寫操作中選中的單元稱為寫單兀。相變存儲單元陣列51的容量為2mX 2n，即包括2mX 2n個(gè)相變存儲單元。下面通過借助實(shí)施例更加詳細(xì)地說明本實(shí)用新型，但以下實(shí)施例僅是說明性的， 本實(shí)用新型的保護(hù)范圍并不受這些實(shí)施例的限制。如圖6所示，邏輯控制模塊53包括第一至第四反相器INVi-INl，以及第一、第二 與非門NANDp NAND2。第一反相器INA的輸入端接芯片讀寫信號RD_WRL，其輸出端與第一 與非門NANA的一個(gè)輸入端相連，第一與非門NANDi的另一個(gè)輸入端與第二與非門NAND2的 一個(gè)輸入端以及第二反相器INV2的輸出端相連，第一與非門NANDi的輸出端與第三反相器 INV3的輸入端相連，第二反相器INV2的輸入端接芯片選通信號CSB，第二與非門NAND2的另 一個(gè)輸入端接芯片讀寫信號RD_WRL，其輸出端與第四反相器INV4的輸入端相連，第三反相 器INV3輸出寫使能信號WRP，第四反相器INV4輸出讀使能信號RDP。邏輯控制模塊53將芯片選通信號CSB和讀寫信號RD_WRL轉(zhuǎn)化為寫入模塊和讀出 模塊的控制命令信號，即寫使能信號WRP和讀使能信號RDP，讀、寫使能信號都是高電平有 效。RD_WRL經(jīng)反相器INVi得到RD_WRL, CSB經(jīng)反相器INV2得到—。RD_WRL和—面輸 入到與非門NANDi，其輸出再經(jīng)反相器INV3反向得到寫使能信號WRP。RD_WRL和—輸入到 與非門NAND2，其輸出再經(jīng)反相器INV4反向得到讀使能信號RDP。當(dāng)CSB輸入高電平時(shí)，經(jīng) 反相器1附2將低電平作用于與非門NANDi、NAND2的輸入端，從而輸出兩個(gè)高電平，再經(jīng)過反 相器INV2、INV3得到邏輯值WRP = 0、RDP = 0，芯片不工作。CSB和RD_WRL均為低電平時(shí)， 得到邏輯值WRP = 1、RDP = 0，執(zhí)行寫操作；當(dāng)CSB輸入低電平且RD_WRL輸入高電平時(shí)，得 到邏輯值WRP = 0、RDP = 1，執(zhí)行讀操作。本實(shí)用新型中所涉及到邏輯值0均表示低電平、 邏輯值1均表示高電平。相變存儲單元陣列51的一個(gè)實(shí)例采用增強(qiáng)型NM0S晶體管作為選擇元件。電路中 將NM0S的漏極連接裸露在芯片表面的電極窗口，該電極窗口將在后續(xù)工藝中與存儲元件的下電極相連。字線譯碼器52采用傳統(tǒng)譯碼電路，地址位數(shù)隨著陣列大小而改變。外部字線地址 信號施加到譯碼器上，當(dāng)芯片選通信號CSB為有效低電平時(shí)，實(shí)現(xiàn)一條字線的高電平選通， 其余字線為低電平。CSB為高電平時(shí)譯碼器不工作，所有字線均為低電平，芯片不工作。寫入模塊54、讀出模塊55、輸入輸出端口控制模塊56都是2m個(gè)并行的，其中m為 位線地址位數(shù)。以8個(gè)并行為例，寫入模塊54包括8個(gè)寫入單元，讀出模塊55包括8個(gè)讀 出單元、輸入輸出端口控制模塊包括8個(gè)輸入輸出控制單元。寫入單元的實(shí)質(zhì)是一個(gè)電流發(fā)生器，如圖7(b)所示，該電流發(fā)生器的結(jié)構(gòu)包括復(fù) 位(RESET)電流產(chǎn)生支路71、置位(SET)電流產(chǎn)生電路72及控制部分。寫入單元中的VDD 可以單獨(dú)接一個(gè)引腳出來，用外部恒壓源提供高電壓，避免當(dāng)位線BL端所接單元電阻很大 時(shí)PM0S管P6處于截止工作狀態(tài)。寫入單元的控制部分包括第五反相器INV5、第三至第四與非門NAND3、NAND4。第五 反相器的輸入端和第四與非門的一個(gè)輸入端接外部的帶有存儲信息的信號Din，第五反相 器的輸出端接第三與非門的一個(gè)輸入端，第三、四與非門器的另一個(gè)輸入端接寫使能信號 WRP。復(fù)位(RESET)電流產(chǎn)生支路71由第三至第四NM0S晶體管N3、N4、第四至第六PM0S 晶體管P4、P5、P6組成。NM0S晶體管N3源極接地、漏極和柵極接外偏置電阻RbiasO ；NM0S晶 體管N4源極接地，隊(duì)、隊(duì)柵極相連；PM0S晶體管P4的漏極與隊(duì)漏極相連、柵極接第三與非門 NAND3的輸出信號；PM0S晶體管P5源極接VDD、漏極和柵極接P4的源極；PM0S晶體管P6源極 接VDD、柵極接P5的柵極、漏端接相變存儲單元的位線BL。置位(SET)電流產(chǎn)生電路72由第一至第二 NM0S晶體管N:、N2,以及第一至第三 PM0S晶體管PpPpPy NM0S晶體管&源極接地、漏極和柵極接外偏置電阻Rbiasl ；NM0S晶 體管N2源極接地，&、隊(duì)柵極相連；PM0S晶體管Pi的漏極與隊(duì)漏極相連、柵極接第四與非門 NAND4的輸出信號；PM0S晶體管P2源極接VDD、漏極和柵極接Pi的源極；PM0S晶體管P3源極 接VDD、柵極接P2的柵極、漏端接相變存儲單元的位線BL。寫入單元的主要作用是根據(jù)寫數(shù)據(jù)原理，寫“0”時(shí)，給所選中相變存儲單元輸入高 幅值窄脈寬的RESET電流；寫“1”時(shí)，給所選中相變存儲單元輸入適中幅度適中脈寬的SET 電流。輸入數(shù)據(jù)Din經(jīng)反相器INV5反向后，和寫使能信號WRP經(jīng)與非門NAND3端得到 RESET控制信號，并將該信號輸入到邏輯控制管P4的柵極。NM0S晶體管N3的漏源電流為 RESET基準(zhǔn)電流，基準(zhǔn)電流的幅值由RbiasO調(diào)整，RbiasO增大則基準(zhǔn)電流減小，RbiasO減 小則基準(zhǔn)電流增大。隊(duì)和隊(duì)組成電流鏡結(jié)構(gòu)，放大RESET基準(zhǔn)電流；P5、P6組成電流鏡結(jié)構(gòu)， 進(jìn)一步調(diào)整電流脈沖并將其作用于相變存儲單元。當(dāng)輸入信號Din = 0且寫使能信號WRP =1時(shí)，晶體管&導(dǎo)通，則產(chǎn)生的RESET電流作用于相變存儲單元，其脈寬由寫使能信號WRP 持續(xù)時(shí)間來控制。輸入數(shù)據(jù)Din和寫使能信號WRP經(jīng)與非門NAND4端得到SET控制信號，并將該信號 輸入到邏輯控制管Pi的柵極。NM0S晶體管&的漏源電流為SET基準(zhǔn)電流，基準(zhǔn)電流的幅 值由Rbiasl調(diào)整，Rbiasl增大則基準(zhǔn)電流減小，Rbiasl減小則基準(zhǔn)電流增大。隊(duì)和N2組 成電流鏡結(jié)構(gòu)，放大SET基準(zhǔn)電流；P2、P3組成電流鏡結(jié)構(gòu)，進(jìn)一步調(diào)整電流脈沖并將其作用于相變存儲單元。當(dāng)輸入信號Din = 1且寫使能信號WRP = 1時(shí)，晶體管&導(dǎo)通，則產(chǎn)生 的SET電流作用于相變存儲單元，其脈寬由寫使能信號WRP持續(xù)時(shí)間來控制。讀出單元如圖8(b)所示，第五NM0S晶體管N5的柵漏相連，其源極接地、漏極接第 三外偏置電阻Rbias_sa。第六至第八NM0S晶體管N6、N7、N8源極接地，柵極均和NM0S晶體 管N5的柵極相連，組成三個(gè)電流鏡結(jié)構(gòu)。第七PM0S晶體管P7的柵漏相連，P7和N6漏極相 連，PM0S晶體管P7和第十PM0S晶體管P1(1柵極相連，P7和P1(1的源極均接VDD組成電流鏡 結(jié)構(gòu)。PM0S晶體管P8的柵漏相連，其漏極連接N7漏極，其源極連接VDD ；第八、第九PM0S管 P8和P9柵極相連，P9源極接P1(1漏極，P9漏極接N8漏極，P9和P8組成電流鏡結(jié)構(gòu)。第十一 PM0S管Pn的柵源相連，其源極接相變存儲單元陣列的位線BL，其漏極接P9的源極；第六反 相器的輸入端接P9的漏極，輸出信號Dout。讀出單元在讀使能信號及讀電壓或電路的控制下，向PCRAM相變存儲單元輸入較 小量值的電流或電壓，然后測量相變存儲單元上的電壓值，因?yàn)榇鎯υ淖柚挡灰粯訒r(shí)， 會造成讀出來的電壓不一樣，所以可以通過比較讀出電壓判斷存儲元件電阻，從而判定相 變存儲單元存儲的信息。為了防止相變存儲單元上的存儲狀態(tài)受到影響，讀出電流要限制 在PA數(shù)量級。NM0S晶體管％源極接地、漏極接外偏置電阻Rbias_sa，產(chǎn)生基準(zhǔn)電流，基準(zhǔn) 電流的幅值由Rbias_sa調(diào)整，Rbias_sa增大則基準(zhǔn)電流減小，Rbias_sa減小則基準(zhǔn)電流增 大。當(dāng)相變單元處于高阻非晶態(tài)時(shí)，PM0S管P9的源極電壓值較高，使得晶體管P9導(dǎo)通，又 通過設(shè)置晶體管N8、P9的寬長比，使得兩管分壓適當(dāng)，匪05管隊(duì)漏極電壓處于反相器高電 平輸入范圍內(nèi)，輸出邏輯低電平；當(dāng)相變單元處于低阻晶態(tài)時(shí)，PM0S管P9的源極電壓較低， 故晶體管P9截止，NM0S管N8漏極電壓處于反相器低電平輸入范圍內(nèi)，輸出邏輯高電平。圖9示出了在不同外偏置電阻Rbias_sa下輸出電平隨存儲元件電阻值的變化，圖 中可以看出讀出放大器能識別為“0”的最小電阻和能識別為“1”的最大電阻值。讀出放大 器的外偏置電阻Rbias_sa可以調(diào)節(jié)讀出放大器識別0、1信號的電阻范圍。91為偏置電阻 Rbias_sa取95K歐姆時(shí)的曲線，92為偏置電阻Rbias_sa取100K歐姆時(shí)的曲線，93為偏置 電阻Rbias_sa取105K歐姆時(shí)的曲線，94為偏置電阻Rbias_sa取110K歐姆時(shí)的曲線。當(dāng) Rbias_sa增大時(shí)，NM0S管N5的柵極電壓減小，則其鏡像管N7的柵極電壓也減小，響應(yīng)于支 路電流減小PM0S管P8的柵極電壓增大，故使得PM0S管P8導(dǎo)通所需要提供的源電壓值增 大，即輸出0信號對應(yīng)的相變材料電阻值增大。如圖10(b)所示，輸入輸出控制單元包括第七至第九反相器、第一或非門、第五與 非門、第十二 PM0S晶體管P12和第九NM0S晶體管N9。第五與非門NAND5的一個(gè)輸入端和第 七反相器INV7的輸入端接讀使能信號RDP，第五反相器NAND5的另一個(gè)輸入端和第一或非門 NOR:的一個(gè)輸入端接Dout，第五反相器NAND5的輸出端接PM0S晶體管的P12柵極；第七反 相器INV7的輸出端接第一或非門而禮的另一個(gè)輸入端；第一或非門而禮的輸出端接NM0S 晶體管的N9柵極；P12源極接VDD，其漏極和N9的漏極相連，N9的源極接地；N9的漏極和第八 反相器INV8的輸入端接1/0接口 ；第八反相器INV8的輸出端接第九反相器INV9的輸入；第 九反相器INV9的輸出信號即為Din。輸入輸出控制單元的功能是控制端口處數(shù)據(jù)傳送方向。讀使能信號RDP和輸出數(shù) 據(jù)Dout經(jīng)與非門NAND5作用，輸出邏輯控制信號到PM0S管P12柵極上。RDP經(jīng)反相器INV7 反向得到讀使能信號的反信號而？，RDP和Dout經(jīng)或非門而禮得到NM0S管N9的邏輯控制信號。當(dāng)讀使能信號RDP = 1時(shí)，與非門NAND5、或非門而隊(duì)都相當(dāng)于反相器的作用，帶有存 儲陣列中存儲信息的信號Dout同時(shí)作用于NM0S管N9和PM0S管P12的柵極，則N9、P12總有 一個(gè)打開而另一個(gè)截止，從而實(shí)現(xiàn)了數(shù)據(jù)從芯片內(nèi)輸出。當(dāng)RDP = 0時(shí)，經(jīng)與非門NAND5輸 出高電平，使P12截止；RDP信號經(jīng)反相器INV7得到1信號，再經(jīng)或非門NOR:輸出低電平，使 N9截止。故數(shù)據(jù)不能讀出，此時(shí)，外部數(shù)據(jù)從I/O接口經(jīng)兩級反相器INV8、INV9緩沖輸入芯 片內(nèi)部。 以上所述為本實(shí)用新型的較佳實(shí)施例而已，但本實(shí)用新型不應(yīng)該局限于該實(shí)施例 和附圖所公開的內(nèi)容。所以凡是不脫離本實(shí)用新型所公開的精神下完成的等效或修改，都 落入本實(shí)用新型保護(hù)的范圍。
權(quán)利要求一種相變隨機(jī)存儲器，其特征在于它包括相變存儲單元陣列(51)、字線譯碼器(52)、邏輯控制模塊(53)、寫入模塊(54)、讀出模塊(55)和輸入輸出端口控制模塊(56)；邏輯控制模塊(53)分別接收來自于外部提供的芯片選通信號和芯片讀寫信號，經(jīng)電路轉(zhuǎn)換得到寫使能信號和讀使能信號，并將寫使能信號輸出至寫入模塊(54)，將讀使能信號輸出至輸入輸出端口控制模塊(56)；字線譯碼器(52)用于實(shí)現(xiàn)讀寫單元的選擇；它分別接收外部的芯片選通信號和字線地址，將字線地址進(jìn)行譯碼處理，通過選通的字線將字線選通信號輸出至相變存儲單元陣列(51)；令m為正整數(shù)，表示位線地址的位數(shù)，n為正整數(shù)，表示字線地址的位數(shù)，相變存儲單元陣列(51)包括2m×2n個(gè)相變存儲單元，所述選通的字線上的2m位相變存儲單元為選中的寫單元或讀單元；輸入輸出端口控制模塊(56)分別與寫入模塊(54)和讀出模塊(55)電連接；寫入模塊(54)的二個(gè)接收端分別與外部的第一、第二偏置電阻相連，寫入模塊(54)根據(jù)寫使能信號，二個(gè)偏置電阻的電阻值，以及外部的帶有存儲信息的信號，產(chǎn)生幅值和脈寬不同的電流，并將該電流輸入至所選中的寫單元；讀出模塊(55)分別與外部的第三偏置電阻和相變存儲單元陣列(51)連接，將選中的讀單元的電阻值轉(zhuǎn)換成電平信號輸出，轉(zhuǎn)換后的電平信號為帶有存儲陣列中存儲信息的信號。
2.根據(jù)權(quán)利要求1所述的相變隨機(jī)存儲器，其特征在于該相變隨機(jī)存儲器還包括位 線譯碼器(57)，位線譯碼器(57)接收位線地址，輸出位線選通信號至相變存儲單元陣列 (51)的位線。
3.根據(jù)權(quán)利要求1或2所述的相變隨機(jī)存儲器，其特征在于邏輯控制模塊(53)包 括第一至第四反相器，以及第一、第二與非門；第一反相器的輸入端接芯片讀寫信號，其輸 出端與第一與非門的一個(gè)輸入端相連，第一與非門的另一個(gè)輸入端與第二與非門的一個(gè)輸 入端以及第二反相器的輸出端相連，第一與非門的輸出端與第三反相器的輸入端相連；第 二反相器的輸入端接外部提供的芯片選通信號，第二與非門的另一個(gè)輸入端接芯片讀寫信 號，其輸出端與第四反相器的輸入端相連，第三反相器輸出寫使能信號，第四反相器輸出讀 使能信號。
4.根據(jù)權(quán)利要求1或2所述的相變隨機(jī)存儲器，其特征在于寫入模塊(54)包括至少 一個(gè)寫入單元，寫入單元為電流發(fā)生器，該電流發(fā)生器包括復(fù)位電流產(chǎn)生支路(71)和置位 電流產(chǎn)生電路(72)及控制部分；復(fù)位電流產(chǎn)生支路(71)包括第三、第四NMOS晶體管、第四至第六PMOS晶體管；第三 NMOS晶體管和第四NMOS晶體管組成電流鏡結(jié)構(gòu)，第五PMOS晶體管和第六PMOS晶體管組成 電流鏡結(jié)構(gòu)；置位電流產(chǎn)生電路(72)包括第一至第二 NMOS晶體管，以及第一至第三PMOS晶體管、 第一 NMOS晶體管和第二 NMOS晶體管組成電流鏡結(jié)構(gòu)，第二 PMOS晶體管和第三PMOS晶體 管組成電流鏡結(jié)構(gòu)；所述控制部分包括第五反相器、第三與非門和第四與非門；第五反相器的輸入端和第四與非門的一個(gè)輸入端接外部的帶有存儲信息的信號，第五反相器的輸出端接第三與非門的一個(gè)輸入端，第三與非門和第四與非門的另一個(gè)輸入端接 寫使能信號；第三NMOS晶體管源極接地、柵漏相連、漏極接外部的第一偏置電阻；第四NMOS晶體管 源極接地，第三、第四NMOS晶體管的柵極相連；第四PMOS晶體管的漏極與第四NMOS晶體管 漏極相連，第四PMOS晶體管的柵極接第三與非門的輸出信號；第五PMOS晶體管源極接電 源、柵漏相連、漏極接第四PMOS晶體管的源極；第六PMOS晶體管源極接電源，柵極接第五 PMOS晶體管的柵極，漏端接相變存儲單元的位線；第一 NMOS晶體管源極接地、柵漏相連、漏極接外部的第二偏置電阻；第二 NMOS晶體管 源極接地，第一、第二 NMOS晶體管柵極相連；第一 PMOS晶體管的漏極與第二 NMOS晶體管漏 極相連，柵極接第四與非門的輸出信號；第二 PMOS晶體管源極接電源，柵漏相連、漏極接第 一PMOS晶體管的源極；第三PMOS晶體管源極接電源、柵極接第二PMOS晶體管的柵極、漏端 接相變存儲單元的位線。
5.根據(jù)權(quán)利要求3所述的相變隨機(jī)存儲器，其特征在于寫入模塊(54)包括至少一個(gè) 寫入單元，寫入單元為電流發(fā)生器，該電流發(fā)生器包括復(fù)位電流產(chǎn)生支路(71)和置位電流 產(chǎn)生電路(72)及控制部分；復(fù)位電流產(chǎn)生支路(71)包括第三、第四NMOS晶體管、第四至第六PMOS晶體管；第三 NMOS晶體管和第四NMOS晶體管組成電流鏡結(jié)構(gòu)，第五PMOS晶體管和第六PMOS晶體管組成 電流鏡結(jié)構(gòu)；置位電流產(chǎn)生電路(72)包括第一至第二 NMOS晶體管，以及第一至第三PMOS晶體管第 一 NMOS晶體管和第二 NMOS晶體管組成電流鏡結(jié)構(gòu)，第二 PMOS晶體管和第三PMOS晶體管 組成電流鏡結(jié)構(gòu)；所述控制部分包括第五反相器、第三與非門和第四與非門；第五反相器的輸入端和第四與非門的一個(gè)輸入端接外部的帶有存儲信息的信號，第五 反相器的輸出端接第三與非門的一個(gè)輸入端，第三與非門和第四與非門的另一個(gè)輸入端接 寫使能信號；第三NMOS晶體管源極接地、柵漏相連、漏極接外部的第一偏置電阻；第四NMOS晶體管 源極接地，第三、第四NMOS晶體管的柵極相連；第四PMOS晶體管的漏極與第四NMOS晶體管 漏極相連，第四PMOS晶體管的柵極接第三與非門的輸出信號 ’第五PMOS晶體管源極接電 源、柵漏相連、漏極接第四PMOS晶體管的源極；第六PMOS晶體管源極接電源，柵極接第五 PMOS晶體管的柵極，漏端接相變存儲單元的位線；第一 NMOS晶體管源極接地、柵漏相連、漏極接外部的第二偏置電阻；第二 NMOS晶體管 源極接地，第一、第二 NMOS晶體管柵極相連；第一 PMOS晶體管的漏極與第二 NMOS晶體管 漏極相連，柵極接第四與非門的輸出信號；第二 PMOS晶體管源極接電源，柵漏相連、漏極接 第一 PMOS晶體管的源極；第三PMOS晶體管源極接電源、柵極接第二 PMOS晶體管的柵極、漏 端接相變存儲單元的位線。
6.根據(jù)權(quán)利要求1或2所述的相變隨機(jī)存儲器，其特征在于讀出模塊(55)包括至少 一個(gè)讀出單元，各讀出單元的結(jié)構(gòu)為第五NMOS晶體管的柵極、漏極相連，其源極接地，漏極接外部的第三偏置電阻；第六至 第八NMOS晶體管源極接地，柵極均和第五NMOS晶體管的柵極相連，組成三個(gè)電流鏡結(jié)構(gòu)；第七PM0S晶體管柵漏相連，第七PM0S晶體管和第六NM0S晶體管漏極相連，第七PM0S晶體 管的柵極和第十PM0S晶體管的柵極相連，二者的源極均接電源組成電流鏡結(jié)構(gòu)；第八PM0S 晶體管的柵極與漏極相連，漏極連接第七NM0S晶體管漏極，其源極連接電源；第八、第九PM0S管柵極相連，第九PM0S管源極接第十PM0S晶體管漏 極，第八、第九PM0S管組成電流鏡結(jié)構(gòu)，第十一 PM0S管的柵源相連，其源極接相變存儲單元 陣列的位線，其漏極接第九PM0S管的源極；第六反相器的輸入端接第九PM0S管的漏極，輸 出帶有存儲陣列中存儲信息的信號。
7.根據(jù)權(quán)利要求5所述的相變隨機(jī)存儲器，其特征在于讀出模塊(55)包括至少一個(gè) 讀出單元，各讀出單元的結(jié)構(gòu)為第五NM0S晶體管的柵極、漏極相連，其源極接地，漏極接外部的第三偏置電阻；第六至 第八NM0S晶體管源極接地，柵極均和第五NM0S晶體管的柵極相連，組成三個(gè)電流鏡結(jié)構(gòu)； 第七PM0S晶體管柵漏相連，第七PM0S晶體管和第六NM0S晶體管漏極相連，第七PM0S晶 體管的柵極和第十PM0S晶體管的柵極相連，二者的源極均接電源組成電流鏡結(jié)構(gòu)；第八 PM0S晶體管的柵極與漏極相連，漏極連接第七NM0S晶體管漏極，其源極連接電源；第八、第 九PM0S管柵極相連，第九PM0S管源極接第十PM0S晶體管漏極，第八、第九PM0S管組成電 流鏡結(jié)構(gòu)，第十一 PM0S管的柵源相連，其源極接相變存儲單元陣列的位線，其漏極接第九 PM0S管的源極；第六反相器的輸入端接第九PM0S管的漏極，輸出帶有存儲陣列中存儲信息 的信號。
8.根據(jù)權(quán)利要求1或2所述的相變隨機(jī)存儲器，其特征在于輸入輸出端口控制模塊 由輸入輸出控制單元組成，輸入輸出控制單元包括第七至第九反相器，第一或非門，第五與 非門，第十二 PM0S晶體管和第九NM0S晶體管；第五與非門的一個(gè)輸入端和第七反相器的輸 入端接讀使能信號，第五反相器的另一個(gè)輸入端輸出端和第一或非門的一個(gè)輸入端接帶有 存儲陣列中存儲信息的信號，第五反相器的輸出端接第十二 PM0S晶體管的柵極；第七反相 器的輸出端接第一或非門的另一個(gè)輸入端；第一或非門的輸出端接第九NM0S晶體管柵極； 第十二 PM0S晶體管源極接電源，其漏極和第九NM0S晶體管的漏極相連，且接I/O接口，第 九NM0S晶體管的源極接地；其漏極和第八反相器的輸入端接I/O接口 ；第八反相器的輸出 端接第九反相器的輸入；第九反相器的輸出外部的帶有存儲信息的信號。
9.根據(jù)權(quán)利要求7所述的相變隨機(jī)存儲器，其特征在于輸入輸出端口控制模塊由輸 入輸出控制單元組成，輸入輸出控制單元包括第七至第九反相器，第一或非門，第五與非 門，第十二 PM0S晶體管和第九NM0S晶體管；第五與非門的一個(gè)輸入端和第七反相器的輸入 端接讀使能信號，第五反相器的另一個(gè)輸入端輸出端和第一或非門的一個(gè)輸入端接帶有存 儲陣列中存儲信息的信號，第五反相器的輸出端接第十二 PM0S晶體管的柵極；第七反相器 的輸出端接第一或非門的另一個(gè)輸入端；第一或非門的輸出端接第九NM0S晶體管柵極；第 十二 PM0S晶體管源極接電源，其漏極和第九NM0S晶體管的漏極相連，且接I/O接口，第九 NM0S晶體管的源極接地；其漏極和第八反相器的輸入端接I/O接口 ；第八反相器的輸出端 接第九反相器的輸入；第九反相器的輸出外部的帶有存儲信息的信號。
專利摘要本實(shí)用新型公開了一種相變隨機(jī)存儲器，包括相變存儲單元陣列、譯碼器、邏輯控制模塊、寫入模塊、讀出模塊和輸入輸出端口控制模塊；相變存儲單元陣列包括多個(gè)相變存儲單元，每個(gè)相變存儲單元由選擇元件和相變存儲單元組成；寫入模塊和讀出模塊適應(yīng)于相變材料存儲特性，譯碼器和邏輯控制模塊能夠協(xié)調(diào)存儲器正常工作。本實(shí)用新型實(shí)現(xiàn)了相變隨機(jī)存儲器芯片的電路設(shè)計(jì)，能正確完成對相變存儲單元的隨機(jī)選擇、讀出和寫入，并且本實(shí)用新型各個(gè)模塊電路結(jié)構(gòu)簡單實(shí)用，性能良好。
文檔編號G11C16/06GK201655330SQ20092028973
公開日2010年11月24日 申請日期2009年12月31日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者王嘉慧, 繆向水, 韓武豪 申請人:華中科技大學(xué)