專利名稱：以nand為基礎(chǔ)的nmos nor閃存單元,以nand為基礎(chǔ)的nmos nor閃存陣列及該單元和該陣 ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非揮發(fā)性內(nèi)存陣列結(jié)構(gòu)和操作，尤其涉及一種以NAND為基礎(chǔ)的 NOR閃存的組件結(jié)構(gòu)和操作。
背景技術(shù)：
非揮發(fā)性內(nèi)存是本技術(shù)領(lǐng)域的現(xiàn)有技術(shù)。非揮發(fā)性內(nèi)存的類型包括只讀存儲(chǔ)器 (ROM)、電子可編程只讀存儲(chǔ)器(EPROM)、電子可擦除可編程只讀存儲(chǔ)器(EEPROM) ,NOR閃存 和NAND閃存。目前，在諸如個(gè)人數(shù)字助手、手機(jī)、筆記本電腦和可攜式計(jì)算機(jī)、錄音機(jī)以及 全球定位系統(tǒng)等的應(yīng)用中，閃存已成為更普遍的非揮發(fā)性內(nèi)存之一。閃存具有高密度、硅面 積小、低成本的優(yōu)點(diǎn)，并且能在使用單一的低電壓的情況下重復(fù)地編程和擦除?，F(xiàn)有技術(shù)已知的閃存結(jié)構(gòu)使用譬如電荷儲(chǔ)存和電荷擷取的電荷保存結(jié)構(gòu)。在非揮 發(fā)性浮柵內(nèi)存里，電荷儲(chǔ)存結(jié)構(gòu)中代表數(shù)字?jǐn)?shù)據(jù)的電荷儲(chǔ)存在組件的浮柵上。被儲(chǔ)存的電 荷會(huì)改變浮柵內(nèi)存單元的臨界電壓以確定數(shù)字?jǐn)?shù)據(jù)被儲(chǔ)存起來。在硅氧氮氧硅(SONOS)或 者金氧氮氧硅(M0N0Q型單元里的電荷擷取結(jié)構(gòu)中，電荷是在雙絕緣層之間的電荷擷取層 擷取。在SONOS與MONOS組件中，電荷擷取層具有同硅氮化物(SiNx) —樣相對(duì)高的介電常 數(shù)(k)。目前的非揮發(fā)性內(nèi)存分為兩大類產(chǎn)品快隨機(jī)存取異步NOR非揮發(fā)性閃存和較慢 的串行存取同步NAND非揮發(fā)性閃存。目前所設(shè)計(jì)的NOR非揮發(fā)性閃存為有多個(gè)外接地址 和數(shù)據(jù)引腳以及適當(dāng)?shù)目刂菩盘?hào)引腳的大引腳數(shù)內(nèi)存。該NOR非揮發(fā)性閃存的一個(gè)缺點(diǎn)是 當(dāng)記憶密度加倍時(shí)，由于增加一外部地址引腳將會(huì)引起所需的外接針腳數(shù)目的增加。相反， NAND閃存的優(yōu)點(diǎn)是比NOR的引腳數(shù)少而且無地址輸入引腳。當(dāng)密度增加時(shí)，NAND閃存引腳 數(shù)量始終保持不變。作為當(dāng)今生產(chǎn)中的兩個(gè)主流，NAND和NOR閃存的單元結(jié)構(gòu)均使用一次 充電保留(電荷存儲(chǔ)或電荷擷取)晶體管內(nèi)存單元，用于把一位數(shù)據(jù)當(dāng)作電荷儲(chǔ)存，由此其 亦通常被稱作單層編程單元(SLC)。所述NAND和NOR閃存的單元結(jié)構(gòu)分別稱作一位/單晶 體管NAND單元或NOR單元，用以在單元內(nèi)存儲(chǔ)單層被編程的數(shù)據(jù)。所述NAND和NOR非揮發(fā)性閃存的優(yōu)點(diǎn)是可在系統(tǒng)內(nèi)編程和擦除并且具有至少 十萬次的忍耐周期。此外，因?yàn)閱卧叽缈筛叨葦U(kuò)展，單芯片NAND和NOR閃存都能提供千兆 位密度。例如，目前一位/單晶體管NAND單元尺寸大約保持在4λ2(λ是半導(dǎo)體工藝中最 小的特性尺寸)，而NOR單元尺寸大約是10 λ2。又，除用兩個(gè)臨界電壓(VtO和Vtl)的單 層電位編程單元儲(chǔ)存數(shù)據(jù)之外，單晶體管NAND和NOR閃存能夠在一實(shí)體的單元中有四個(gè)多 電位臨界電壓(VtO、Vtl、Vt2*Vt3)時(shí)，至少可在每一單元內(nèi)儲(chǔ)存兩位或者每一晶體管儲(chǔ) 存兩位。目前，一單芯片雙層多晶硅柵NAND非揮發(fā)性閃存的最高容量是64(ib。相比 之下，一雙層多晶硅柵NOR非揮發(fā)性閃存有2( 的容量。NAND閃存和NOR閃存之間容 量的大差距是由于NAND閃存單元的擴(kuò)展性比NOR閃存單元的擴(kuò)展性優(yōu)越。一 NOR閃存單元的從漏極到源極之間的電壓(Vds)必須要5. OV方能保持高電流通道熱電子 (Channel-Hot-Electron, CHE)的編程操作。相反地，一 NAND閃存單元進(jìn)行低電流福勒-諾 德海姆Fowler-Nordheim)穿隧效應(yīng)編程操作時(shí)只須要其漏極到源極之間的電壓為0. 0V。 上述的結(jié)果使得一位/單晶體管NAND單元的尺寸僅是一位/單晶體管NOR單元的一半，這 使得NAND閃存適用于需要巨大數(shù)據(jù)儲(chǔ)存的應(yīng)用上，而NOR閃存則廣泛地被用作需要少量數(shù) 據(jù)儲(chǔ)存但要求快速和異步的隨機(jī)讀取的編程代碼儲(chǔ)存內(nèi)存上。雙晶體管NOR閃存單元由兩個(gè)NMOS晶體管形成，它的構(gòu)造相當(dāng)于一單層編程單 元。該晶體管NOR單元中上部的晶體管是一浮柵晶體管而底部的晶體管是一常用的NMOS 選擇晶體管。僅僅上部的晶體管NAND單元有能力儲(chǔ)存數(shù)據(jù)。雙晶體管NOR閃存單元僅有 一個(gè)晶體管可保存數(shù)據(jù)，在該NOR閃存單元中，每一 NAND單元對(duì)應(yīng)一選擇晶體管。美國(guó)專利第7，263, 003號(hào)(Edahiro等人)描述一雙晶體管閃存使用一復(fù)制單元 陣列來控制主要的單元陣列的預(yù)先充電/放電和感應(yīng)放大器電路。美國(guó)專利第5，596，523號(hào)(Endoh等人)提供了一 NOR單元型EEPROM內(nèi)存單元陣 列中的一段。每?jī)蓚€(gè)相鄰的NOR單元連接到一相對(duì)應(yīng)的位線，其中一內(nèi)存單元晶體管的漏 極和另一單元晶體管的源極共同接連至該位線。其它單元晶體管的源極和漏極共同連接到 一源極線。該源極線由一選擇晶體管來提供。美國(guó)專利第6，765，825號(hào)(kott)描述了一包括雙浮柵晶體管的差分NOR內(nèi)存單 元。每一晶體管的漏極終端耦接到一相應(yīng)的差分位線。該雙晶體管的源極終端耦接到一共 享的電流源極或下沉極。每一控制柵終端耦接到一相應(yīng)的字符線，該字符線可以與其它控 制終端所連接的相應(yīng)的字符線相同或者不同。該浮柵晶體管可以是五終端組件，其包括一 增加的井終端，在該情況下，用來編程EEPROM內(nèi)存單元的組位線與用來讀取EEPROM內(nèi)存單 元的組位線不同。當(dāng)漏極終端耦接到差分讀取位線時(shí)，每一井終端耦接到一相對(duì)應(yīng)的差分 編程位線。美國(guó)專利申請(qǐng)第2006/0181925號(hào)(Specht等人)是一種非揮發(fā)性內(nèi)存單元的排 列。其中內(nèi)存晶體管被排成行和列。第一列的內(nèi)存晶體管的源極與漏極終端耦接到與第二 列的內(nèi)存晶體管的第一源極與漏極終端不同的金屬面的導(dǎo)線。按這種方法才可能使內(nèi)存里 相鄰列的內(nèi)存晶體管互相靠近。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種NOR非揮發(fā)性閃存，其既有NAND非揮發(fā)性閃存的小尺寸 和低電流編程操作的特點(diǎn)，又有NOR非揮發(fā)性閃存的快速和異步隨機(jī)讀取操作的特點(diǎn)。為了達(dá)到前述目的，NOR非揮發(fā)性閃存電路的一實(shí)施例包括把多個(gè)電荷保存晶體 管串連成一 NAND串。最上層的電荷儲(chǔ)存晶體管的漏極連接到與所述串連電荷保存晶體管 有關(guān)的一位線，同時(shí)最底層的電荷儲(chǔ)存晶體管的源極連接到與所述串連電荷保存晶體管有 關(guān)的一源極線。在每一行上的多個(gè)電荷保存晶體管的每一控制柵連接到同一字符線。所述 串連電荷保存晶體管在一第一類導(dǎo)電型井之內(nèi)形成(P型三重井)。該第一類導(dǎo)電型井在一 第二類導(dǎo)電型井(深N型井)之內(nèi)形成。該第二類導(dǎo)電型深井又在一第一類導(dǎo)電型的基板 (P型基板)中形成。所述電荷保存晶體管的編程操作和擦除操作是靠福勒-諾德海姆(Fowler-Nordheim)穿隧效應(yīng)操作。為將所述電荷保存晶體管中一被選擇的電荷儲(chǔ)存晶 體管作為一單層編程單元來進(jìn)行編程操作，一大約+15. OV到大約+20. OV的電壓以逐漸增 大的方式施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和電荷儲(chǔ)存晶體管的體內(nèi)區(qū)域(bulk region)之間。那些未被選擇的電荷保存晶體管被一施加于該未被選擇的電荷儲(chǔ)存晶體管 的控制柵和體內(nèi)區(qū)域之間的一少于+10. OV的中間電壓所抑制。該NOR閃存電路布局的尺 寸大約是制造NOR閃存電路制程技術(shù)的最小的特性尺寸的四倍。為了擦除被選擇的電荷儲(chǔ)存晶體管，一大約+15. OV到大約+20. OV的高電壓被施 加于被選擇的電荷儲(chǔ)存晶體管的體內(nèi)區(qū)域和控制柵之間。藉由對(duì)未被選擇的電荷保存晶體 管上施加偏壓使得所述未被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之間的電壓大約 在0. 0V，從而可以抑制所述未被選擇的電荷保存晶體管。當(dāng)從所述以單層編程單元進(jìn)行編程操作的多個(gè)電荷保存晶體管中讀取一被選擇 的電荷儲(chǔ)存晶體管時(shí)，源極線連接到一電壓跟隨感應(yīng)電路。該被選擇的電荷儲(chǔ)存晶體管的 柵極和漏極的電壓被設(shè)定到一電壓源(VDD)的電位，大約1.8V或者大約3. OV0在所述電荷 保存晶體管里所有未被選擇的電荷保存晶體管的柵極的電壓均被設(shè)定于一大于6. OV的第 一高讀取電壓。若NOR閃存電路未被選擇執(zhí)行讀取操作，所述電荷保存晶體管里未被選擇 的電荷保存晶體管的控制柵的電壓被設(shè)定到接地參考電壓以關(guān)閉該電荷保存晶體管。所述 電壓跟隨感應(yīng)電路是一比較電路，其參考端連接到參考電壓源。該參考電壓源被設(shè)定在大 約2. OV以區(qū)別第一邏輯水平(0)的臨界電壓和第二邏輯水平(1)的臨界電壓。當(dāng)從所述以多層編程單元進(jìn)行編程操作的電荷保存晶體管中讀取一被選擇的電 荷儲(chǔ)存晶體管時(shí)，源極線連接到一電壓跟隨感應(yīng)電路。該被選擇的電荷儲(chǔ)存晶體管的柵極 和漏極的電壓被設(shè)定到大約4. OV的中高電位。在電荷保存晶體管內(nèi)所有未被選擇的電荷 保存晶體管的柵極的電壓均設(shè)定于一大于7. OV的第二高讀取電壓。該電壓跟隨感應(yīng)電路 包括多個(gè)比較電路，其數(shù)目等于代表存儲(chǔ)于電荷儲(chǔ)存晶體管之內(nèi)數(shù)據(jù)的臨界電壓的數(shù)目減 一。每一比較電路的參考端連接到一組參考電壓源的其中之一。該參考電壓源被設(shè)定到在 每一臨界電壓之間的一電壓，以區(qū)別存儲(chǔ)于電荷儲(chǔ)存晶體管中的臨界電壓所代表的數(shù)據(jù)。在另一實(shí)施例中，一 NOR非揮發(fā)性閃存包括一 NOR非揮發(fā)性閃存電路的陣列，其中 NOR閃存電路的電荷保存晶體管排列成列和行。每一 NOR閃存電路包括一在一列上被連續(xù) 串連成一 NAND串的多個(gè)電荷保存晶體管。每一 NOR閃存電路中最上端的電荷儲(chǔ)存晶體管 的漏極連接到與NOR閃存電路所在的列相對(duì)應(yīng)的一本地的位線。每一 NOR閃存電路中的最 下端的電荷儲(chǔ)存晶體管的源極連接到與每一 NOR閃存電路相對(duì)應(yīng)的一本地的源極線。每一 行上的電荷保存晶體管的每一控制柵共同連接到一字符線。NOR非揮發(fā)性閃存包括一列電壓控制電路。該列電壓控制電路連接到與每一電荷 保存晶體管的列相對(duì)應(yīng)的本地的位線和源極線，并且提供控制信號(hào)到與每一電荷保存晶體 管的列有關(guān)的本地位線(local bit line)和源極線。每一本地位線透過一位線選擇晶體 管連接到多個(gè)全域位線(Global bit line)之一，同時(shí)每一本地的源極線透過一源極線選 擇晶體管連接到多個(gè)全域的源極線之一所述全域的位線和全域的源極線連接到列電壓控 制電路以傳輸控制信號(hào)到被選擇的本地的位線和被選擇本地的源極線，以對(duì)NOR非揮發(fā)性 閃存電路內(nèi)被選擇的電荷保存晶體管執(zhí)行讀取操作、編程操作和擦除操作。所述NOR非揮發(fā)性閃存包括一行電壓控制電路。該行電壓控制電路連接到與每一電荷保存晶體管的行相對(duì)應(yīng)的字符線，并且提供控制信號(hào)到與每一電荷保存晶體管的行相 關(guān)的字符線，同時(shí)本地的位線選擇晶體管和源極線選擇晶體管的柵極連接到每一本地的位 線。該行控制電路為了讀取、編程和擦除NOR閃存電路中被選擇的電荷保存晶體管而傳輸 控制信號(hào)到字符線。該行電壓控制電路也傳輸控制信號(hào)到被選擇的位線選擇晶體管和被選 擇的源極線晶體管，以將位線和源極線控制信號(hào)從列電壓控制電路傳輸?shù)奖贿x擇的本地的 位線和被選擇本地的源極線。多個(gè)電荷保存晶體管的編程和擦除依靠一福勒-諾德海姆穿隧效應(yīng)執(zhí)行。將所 述多個(gè)電荷保存晶體管中被選擇的電荷保存晶體管作為單層電位編程單元進(jìn)行編程時(shí)，該 行電壓控制電路提供一施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之間的編程 電壓到字符線，該編程電壓大約為+15. OV到大約+20. 0V。該行電壓控制電路提供一小于 +10. OV的中間電壓，該中間電壓被施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之 間以抑制未被選擇的多個(gè)電荷保存晶體管。所述NOR閃存電路的布局要求是每一 NOR閃存 電路的尺寸大約是NOR閃存電路制造工藝技術(shù)最小的特性尺寸的四倍。將所述多個(gè)電荷保存晶體管中一被選擇的電荷保存晶體管作為一多層電位編程 單元進(jìn)行編程時(shí)，行電壓控制電路在被選擇的電荷保存晶體管的控制柵和電荷保存晶體管 的體內(nèi)區(qū)域之間以逐漸增大地方式施加一大約+15. OV到大約+20. OV的編程電壓到被選擇 的電荷保存晶體管的字符線。在每一次增大該編程電壓時(shí)檢驗(yàn)所讀取的被選擇的電荷保存 晶體管的數(shù)據(jù)，一直達(dá)到正確的臨界電壓。所述多個(gè)電荷保存晶體管中未被選擇的晶體管 被一施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之間的小于+10. OV的中高電壓 所抑制。為擦除被選擇的電荷保存晶體管，該行電壓控制電路施加一大約+15. OV到大約 +20. OV的正極的擦除電壓到被選擇的電荷儲(chǔ)存晶體管的體內(nèi)區(qū)域和控制柵之間。該行電壓 控制電路在未被選擇的電荷保存晶體管上施加一偏壓使得控制柵和體內(nèi)區(qū)域之間有一大 約0. OV電壓，以抑制電荷保存晶體管中未被選擇的晶體管。將被選擇的NOR閃存電路的所述多個(gè)電荷保存晶體管中一被選擇的電荷保存晶 體管作為單層電位編程單元進(jìn)行讀取操作時(shí)，源極線連接到列電壓控制電路內(nèi)的一電壓跟 隨感應(yīng)電路。該行電壓控制電路設(shè)置被選擇的電荷保存晶體管的字符線，也就是控制柵的 電壓到大約1. 8V或者大約3. OV的電壓源的電壓(VDD)。該行電壓控制啟動(dòng)本地的位線選 擇晶體管連接至與被選擇的電荷保存晶體管相對(duì)應(yīng)的全域的位線和本地的位線。之后，該 列電壓控制電路設(shè)定全域的位線的電壓，也就是連接到被選擇的電荷儲(chǔ)存晶體管的漏極的 本地的位線的電壓到電壓源(VDD)的電壓，該電壓源的電壓大約為1.8V或者大約3. OV0該 行電壓控制電路設(shè)置字符線和被選擇的NOR閃存電路中所述多個(gè)電荷保存晶體管中所有 未被選擇的電荷保存晶體管的控制柵的電壓為一大于6. OV的第一讀取電壓。電壓跟隨感 應(yīng)電路為在列電壓控制電路之內(nèi)的一比較電路，其一參考端連接到參考電壓源。該參考電 壓源的電壓被設(shè)定到大約2. 0V，以區(qū)別代表第一邏輯水平(0)的臨界電壓和代表第二邏輯 水平⑴的臨界電壓。該行電壓控制電路設(shè)定字符線的電壓，也就是未被選擇的NOR閃存電 路內(nèi)多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓為接地參考電壓， 從而關(guān)閉該電荷保存晶體管。讀取以多層電位編程單元進(jìn)行編程操作的所述電荷保存晶體管中一被選擇的電荷儲(chǔ)存晶體管時(shí)，源極線連接到一電壓跟隨感應(yīng)電路。柵極和被選擇的電荷儲(chǔ)存晶體管的 漏極的電壓被設(shè)定到大約為4. OV的一適中的高電壓。在多個(gè)電荷保存晶體管中所有未被 選擇的電荷保存晶體管的柵極的電壓被設(shè)定到一大于7. OV的第二高讀取電壓。該電壓跟 隨感應(yīng)電路中有多個(gè)比較電路，其數(shù)目等于代表存儲(chǔ)于電荷儲(chǔ)存晶體管之內(nèi)數(shù)據(jù)的臨界電 壓的數(shù)目減一。每一比較電路的一參考端連接到一參考電壓源組中之一。該參考電壓源被 設(shè)定到在每一臨界電壓之間的一電壓，以區(qū)別存在電荷儲(chǔ)存晶體管的臨界電壓所代表的數(shù) 據(jù)。在另一實(shí)施例中，形成一 NOR非揮發(fā)性閃存的方法包括提供一基板；在基板上 設(shè)定一 NOR非揮發(fā)性閃存電路的陣列，并使得NOR閃存電路的電荷保存晶體管被排列成行 和列。每一 NOR閃存電路是把一列上的電荷保存晶體管串連成一 NAND串而形成的。每一 NOR閃存電路中最上端的電荷儲(chǔ)存晶體管的漏極連接到與NOR閃存電路所在的列相對(duì)應(yīng)的 一本地的位線。每一 NOR閃存電路中最下端的電荷儲(chǔ)存晶體管的源極連接到與NOR閃存電 路相對(duì)應(yīng)的一本地的源極線。每一行上的電荷保存晶體管的每一控制柵共同連接到一字符 線。形成一 NOR閃存的方法包括形成一列電壓控制電路。該列電壓控制電路用于提供 控制信號(hào)到與每一電荷保存晶體管的列相對(duì)應(yīng)的本地的位線和源極線。每一本地的位線透 過一位線選擇晶體管連接到多個(gè)全域位線中之一，且每一本地的源極線透過一源極線選擇 晶體管連接到多個(gè)全域源極線中之一。為了讀取、編程和擦除NOR非揮發(fā)性閃存電路之內(nèi) 被選擇的電荷保存晶體管，全域的位線和全域的源極線連接到列電壓控制電路，以傳輸控 制信號(hào)到被選擇的本地的位線和被選擇的本地的源極線。形成NOR閃存的方法包括形成一行電壓控制電路。該行電壓控制電路用于提供控 制信號(hào)到與每一電荷保存晶體管的行相對(duì)應(yīng)的字符線以及與每一本地的位線相連的本地 的位線選擇晶體管和源極線選擇晶體管的柵極。為了讀取、編程和擦除NOR非揮發(fā)性閃存 電路之內(nèi)被選擇的電荷保存晶體管，該行控制電路傳輸控制信號(hào)到字符線。該行電壓控制 電路也將控制信號(hào)傳輸給被選擇的位線選擇晶體管和被選擇的源極線晶體管，以把位線和 源極線控制信號(hào)從列電壓控制電路傳輸?shù)奖贿x擇的本地的位線和被選擇本地的源極線。對(duì)所述多個(gè)電荷保存晶體管進(jìn)行編程操作和擦除操作依靠一福勒-諾德海姆穿 隧效應(yīng)來完成。將多個(gè)電荷保存晶體管中被選擇的電荷保存晶體管作為單層電位編程單元 進(jìn)行編程時(shí)，所述行電壓控制電路提供一大約15. OV到大約20. OV的高的電壓到字符線，該 電壓被施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之間。該行電壓控制電路提供 一小于+10. OV的中間電壓，該中間電壓被施加于被選擇電荷儲(chǔ)存晶體管的控制柵和體內(nèi) 區(qū)域區(qū)之間從而抑制多個(gè)未被選擇的電荷保存晶體管。NOR閃存電路布局的尺寸大約是制 造NOR閃存電路工藝技術(shù)的最小的特性尺寸的四倍。將多個(gè)電荷保存晶體管中一被選擇的電荷保存晶體管作為一多層電位編程單元 進(jìn)行編程時(shí)，該行電壓控制電路在被選擇的電荷保存晶體管的控制柵和電荷保存晶體管的 體內(nèi)區(qū)域之間以逐漸增大地方式施加一大約+15. OV到大約+20. OV的編程電壓到被選擇的 電荷保存晶體管的字符線。在每一次逐漸增大該編程電壓時(shí)檢驗(yàn)所讀取的被選擇的電荷保 存晶體管的數(shù)據(jù)，一直到達(dá)到正確的臨界電壓。所述多個(gè)電荷保存晶體管中未被選擇的晶 體管被施加于被選擇的電荷儲(chǔ)存晶體管的控制柵和體內(nèi)區(qū)域之間的一小于+10. OV的中間高電壓所抑制。為擦除被選擇的電荷保存晶體管，該行電壓控制電路施加一大約+15. OV到大約 +20. OV的正極高的擦除電壓到被選擇的電荷儲(chǔ)存晶體管的體內(nèi)區(qū)域和控制柵之間。該行電 壓控制電路還在未被選擇的電荷保存晶體管上施加一偏壓使得未被選擇的保存晶體管的 控制柵和體內(nèi)區(qū)域之間有一大約0. OV的電壓，從而抑制多個(gè)電荷保存晶體管中未被選擇 的晶體管。讀取一 NOR閃存電路的多個(gè)電荷保存晶體管中一作為單層電位編程單元的被選 擇的電荷保存晶體管時(shí)，源極線連接到列電壓控制電路內(nèi)的一電壓跟隨感應(yīng)電路。所述行 電壓控制電路設(shè)置被選擇的電荷保存晶體管的字符線即控制柵的電壓為大約1. 8V或者大 約3. OV的電壓源(VDD)。該行電壓控制電路啟動(dòng)本地的位線選擇晶體管，以將與被選擇的 電荷保存晶體管相對(duì)應(yīng)的全域的位線和本地的位線相連。之后，所述列電壓控制電路設(shè)定 全域的位線的電壓即連接到被選擇的電荷儲(chǔ)存晶體管的漏極的本地的位線的電壓到電壓 源(VDD)，該電壓源為大約1.8V或者大約3.0V。該行電壓控制電路還設(shè)置字符線和被選擇 NOR閃存電路之內(nèi)所述多個(gè)電荷保存晶體管中所有未被選擇的電荷保存晶體管的控制柵的 電壓到一大于6. OV的第一讀取電壓。該行電壓控制電路設(shè)置字符線的電壓即未被選擇的 NOR閃存電路的所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓到 接地參考電壓，以關(guān)閉電荷保存晶體管。該電壓跟隨感應(yīng)電路為在列電壓控制電路之內(nèi)的 一比較電路，其具有一參考端連接到參考電壓源。該參考電壓源的電壓被設(shè)定到大約2. 0V, 以區(qū)別代表第一邏輯水平(0)的臨界電壓和代表第二邏輯水平(1)的臨界電壓。讀取多個(gè)電荷保存晶體管中以多層電位編程單元進(jìn)行編程的一被選擇的電荷儲(chǔ) 存晶體管時(shí)，源極線連接到一電壓跟隨感應(yīng)電路。柵極和被選擇的電荷儲(chǔ)存晶體管的漏極 的電壓被設(shè)定到大約4. OV的一適中的高電壓。在多個(gè)電荷保存晶體管中所有未被選擇的 電荷保存晶體管的柵極的電壓被設(shè)定到一大于7. OV的第二讀取電壓。電壓跟隨感應(yīng)電路 包括多個(gè)比較電路，其數(shù)目等于代表存儲(chǔ)于電荷儲(chǔ)存晶體管之內(nèi)數(shù)據(jù)的臨界電壓的數(shù)目減 一。每一比較電路的一參考端連接到一參考電壓源組中之一。參考電壓源被設(shè)定到在每一 臨界電壓水平之間的一電壓，以區(qū)別存儲(chǔ)于電荷儲(chǔ)存晶體管的臨界電壓所代表的數(shù)據(jù)。


圖Ia是一單晶體管浮柵NMOS NAND快閃單元的俯視圖；圖Ib是一單晶體管浮柵NMOS NAND快閃單元的剖視圖；圖Ic是一單晶體管浮柵NMOS NAND快閃單元的示意圖；圖Id是具有一負(fù)極擦除電平和一正極單編程電平的一單晶體管浮柵NMOS NAND 快閃單元兩個(gè)臨界電壓的分配圖；圖Ie是具有一負(fù)極擦除電平和三個(gè)正極單編程電平的一單晶體管浮柵NMOS NAND快閃單元四個(gè)臨界電壓的分配圖；圖加是一單晶體管浮柵NMOS NOR快閃單元的俯視圖；圖2b是一單晶體管浮柵NMOS NOR快閃單元的剖視圖；圖2c是一單晶體管浮柵NMOS NOR快閃單元的示意圖；圖2d是具有一正極擦除電平和一正極單編程電平的一單晶體管浮柵NMOS NOR快閃單元兩個(gè)臨界電壓的分配圖；圖2e是具有一正極擦除電平和三個(gè)正極單編程電平的一單晶體管浮柵NMOS NOR 快閃單元四個(gè)臨界電壓的分配圖；圖3a是現(xiàn)有技術(shù)中具漏極接觸連接的一雙晶體管浮柵NMOS NOR快閃單元的俯視 圖；圖北是現(xiàn)有技術(shù)圖3a中的雙晶體管浮柵NMOS NOR快閃單元的剖視圖；圖3c是現(xiàn)有技術(shù)圖3a中的雙晶體管浮柵NMOS NOR快閃單元的示意圖；圖3d是具有一正極擦除電平和一正極單編程電平的一雙晶體管浮柵NMOS NOR快 閃單元兩個(gè)臨界電壓的分配圖；圖!Be是具有一正極擦除電平和三個(gè)正極單編程電平的一雙晶體管浮柵NMOS NOR 快閃單元四個(gè)臨界電壓的分配圖；圖如是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元的一實(shí)施例的示意圖；圖4b_l、圖4b_2、圖如_1和圖如-2是本發(fā)明雙晶體管浮柵匪OS NOR快閃單元的 一實(shí)施例的俯視圖和剖視圖；圖5a_圖k是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元陣列中的一段的連接示意 圖；圖6a-圖6d是本發(fā)明單晶體管浮柵NMOS NOR快閃單元各實(shí)施例的臨界電壓圖；圖7a_圖7d是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元其它各實(shí)施例的臨界電壓 圖；圖8是一包含本發(fā)明各實(shí)施例中雙晶體管浮柵NMOS NOR快閃單元的NOR非揮發(fā) 性閃存組件的示意圖；圖9是圖8中NOR非揮發(fā)性閃存的行電壓控制電路的電路圖；圖10是圖8中NOR非揮發(fā)性閃存的列電壓控制電路的電路圖；圖Ila是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元中的一單層電位編程電壓跟隨 感應(yīng)電路的示意圖；圖lib是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元中單層電位編程讀取偏壓表；圖Ilc是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元中一多層電位編程電壓跟隨感 應(yīng)電路的示意圖；圖Ild是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元中多層電位編程讀取偏壓表；圖12a-圖12e是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元的擦除偏壓表；圖13a-圖1 是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元的編程偏壓表；圖14a-圖14b是形成NOR非揮發(fā)性閃存組件的流程圖；以及圖15是本發(fā)明多晶體管浮柵NMOS NOR快閃單元的一實(shí)施例的示意圖。
具體實(shí)施例方式圖Ia是一匪OS NAND快閃浮柵晶體管10的俯視圖。圖Ib是該匪OS NAND快閃 浮柵晶體管10的剖視圖。圖Ic是該NMOS NAND快閃浮柵晶體管10的示意圖。在由NMOS NAND快閃浮柵晶體管10形成的NAND單元串的普通結(jié)構(gòu)中，NMOS NAND快閃浮柵晶體管10 的漏極15或源極20不需要觸點(diǎn)。在現(xiàn)有技術(shù)的NAND單元串中，最上層的晶體管連接到一頂端的選擇晶體管，而最低層的晶體管連接到一底端的選擇晶體管。頂端的選擇晶體管的 漏極和底端的選擇晶體管的源極的觸點(diǎn)連接到位線(Bitline，BL)和源極線。這種現(xiàn)有技 術(shù)的NAND單元串的結(jié)構(gòu)使得NMOS NAND快閃浮柵晶體管10的尺寸在非揮發(fā)性閃存結(jié)構(gòu)中 是最小的。該NMOS NAND快閃浮柵晶體管10在P型基板(PSUB) 40的最上層形成。一 N型材 料擴(kuò)散在P型基板40的表層形成一深N井(de印N-well，DNW)35。然后一 P型材料擴(kuò)散在 深N井；35的表層形成一 P井30( —般稱之為三重P井，triple P-well TPW)。然后一 N型 材料擴(kuò)散到P井30的表層中形成漏極(D) 15和源極(S) 20。一第一多晶硅層在P井30上、 漏極15和源極20之間的體內(nèi)區(qū)域上方形成浮柵45。一第二多晶硅層在浮柵45的上方形 成，以形成NMOS NAND快閃浮柵晶體管10的控制柵(G) 25。該NMOS NAND快閃浮柵晶體管 10的柵長(zhǎng)度是漏極15和源極20之間的P井30的體內(nèi)區(qū)域的通道。該NMOS NAND快閃浮 柵晶體管10的通道寬度由漏極15和源極20的N擴(kuò)散的寬度決定。該NMOS NAND快閃浮柵 晶體管10 —般的單元尺寸大約是4 λ 2，其中X軸長(zhǎng)2 λ以及Y軸長(zhǎng)2λ。尺寸Lambda(X) 是制造內(nèi)所能達(dá)到幾何特性的最小尺寸。該浮柵層45內(nèi)儲(chǔ)存電子電荷，以改變NMOS NAND快閃浮柵晶體管10的臨界電壓。 P型基板40在操作中被連接到接地參考電壓源(GND)。深N井35連接到電壓源(VDD)。在 目前NMOS NAND快閃浮柵晶體管10的設(shè)計(jì)中，電源電壓是1.3V或者3. 0V。三重P井30在 正常讀取操作中連接到接地參考電壓源。該NMOS NAND快閃浮柵晶體管10在陣列中排列成行和列。第二多晶硅層即NMOS NAND快閃浮柵晶體管10的控制柵25延伸以形成一字符線，該字符線連接陣列行上的每一 NMOS NAND快閃浮柵晶體管10。一隧道氧化物50在漏極15和源極20之間的通道區(qū)32的上方和浮柵45之間被
形成。該隧道氧化物50—般的厚度是100人。電子在福勒-諾德海姆O^owler-Nordheim)
通道編程和福勒-諾德海姆通道擦除期間穿過隧道氧化物50。福勒-諾德海姆通道擦除在 現(xiàn)有技術(shù)的NAND操作中，儲(chǔ)存的電子從浮柵45被射出并穿過隧道氧化物50到單元通道區(qū) 32，最后進(jìn)入三重P井30中。圖Id是一單晶體管浮柵NMOS NAND快閃單元的編程電位和擦除電位的雙臨界電 壓分配表。浮柵45在擦除操作之后，電子電荷減少使得NMOS NAND快閃浮柵晶體管10的臨 界電壓降低。正常情況下，NMOS NAND快閃浮柵晶體管10在被擦除操作后，其臨界電壓大約 是-2. 0V。相比之下，在福勒-諾德海姆通道編程過程中，電子被吸到浮柵45處，使得NMOS NAND快閃浮柵晶體管10的臨界電壓增加到大約+2. OV0習(xí)慣上，擦除操作后大約_2. OV的 臨界電壓(VtO)被指定為邏輯數(shù)據(jù)值“1”，編程后+2. OV的臨界電壓(Vtl)被指定為的邏輯 數(shù)據(jù)值“0”。電子的移除較難控制，因此在一陣列中，福勒-諾德海姆通道擦除過程中從浮 柵中移除電子電荷一般是以一頁(512B)或者一扇區(qū)(64KB)的單位集體執(zhí)行并且擦除 臨界電壓(VtO)有一較寬的分布。相反地，編程操作時(shí)把電子按照一可控制的方法注射 到浮柵中并且在一位一位的基礎(chǔ)上執(zhí)行(透過連接到漏極15的位線一次一 NMOS NAND 快閃浮柵晶體管10執(zhí)行)，如此編程臨界電壓(Vtl)的分布是小于擦除臨界電壓(VtO) 的分布并且被控制在0.5V之內(nèi)。由于每一 NAND單元所儲(chǔ)存的擦除狀態(tài)寬分布的臨界電壓(VtO)和編程狀態(tài)窄分布的臨界電壓(Vtl)是兩個(gè)明顯不同的臨界電壓，NMOS NAND快閃浮柵晶體管10若僅儲(chǔ)存一二進(jìn)制數(shù)據(jù)的位，則被稱為一單層電位編程或者 SLC(Single-Level-Cell) ；NMOS NAND快閃浮柵晶體管10儲(chǔ)存一位數(shù)據(jù)，則被稱為單位單 晶體管(single-bit-one-transistor，IblT)NMOS NAND 快閃浮柵單元。圖Ie是一單晶體管浮柵NMOS NAND快閃單元的具有一擦除電位和三個(gè)編程電位 的四個(gè)臨界電壓分配表?，F(xiàn)有技術(shù)中，透過改變編程條件，根據(jù)NMOS NAND快閃浮柵晶體管 10中浮柵45的電荷的數(shù)量可形成超過兩個(gè)臨界電壓，一般指的是NMOS NAND快閃浮柵單元 的多層電位編程或者M(jìn)LC (multi-level cell)。在該實(shí)施例中，有四個(gè)臨界電壓能被編程 在NMOS NAND快閃浮柵晶體管10。最負(fù)極的臨界電壓VtO是擦除電壓，其有_2. OV的一標(biāo) 準(zhǔn)值(nominal value)，用以儲(chǔ)存一邏輯數(shù)據(jù)值“ 11”。由于最負(fù)極的臨界電壓VtO是唯一 的擦除狀態(tài)，即移去電子電荷，因此該最負(fù)極的臨界電壓VtO在臨界電壓(VtO、Vtl、Vt2和 Vt3)中有最寬闊的分布。由于其它三個(gè)臨界電壓(Vtl、Vt2和Vt!3)從擦除狀態(tài)以更可控 制的方式增加電子到浮柵上，它們?cè)诰幊虪顟B(tài)有比較狹窄的分布。三個(gè)正極、狹窄的編程臨 界電壓被充分地分開而被檢測(cè)。在該實(shí)施例中，三個(gè)臨界電壓的第一個(gè)Vt 1具有大約+1. OV 的一標(biāo)準(zhǔn)值((nominal value)，用以儲(chǔ)存一邏輯數(shù)據(jù)值“ 10”。三個(gè)臨界電壓的第二個(gè)Vt2 具有大約+2. OV的一標(biāo)準(zhǔn)值，用以儲(chǔ)存一邏輯數(shù)據(jù)值“01”。三個(gè)臨界電壓的第三個(gè)Vt3具 有大約+3. OV的一標(biāo)準(zhǔn)值，用以儲(chǔ)存一邏輯數(shù)據(jù)值“00”。因?yàn)槊恳?NMOS NAND快閃浮柵晶 體管10均儲(chǔ)存四個(gè)明顯的臨界電壓狀態(tài)，每一 NMOS NAND快閃浮柵晶體管10還均儲(chǔ)存兩 個(gè)二進(jìn)制數(shù)據(jù)位并且被稱為兩位單晶體管NMOS NAND快閃單元Qb/IT)。匪OS NAND快閃浮柵晶體管10的臨界電壓(VtO、Vtl、Vt2和Vt3)的標(biāo)準(zhǔn)值可在 不同的設(shè)計(jì)中有超過1. OV的變化。在不同的NMOS NAND快閃浮柵單元設(shè)計(jì)之間也可變化 二位的數(shù)據(jù)值與四臨界電壓狀態(tài)之間的分布。例如，一些NMOS NAND快閃浮柵單元設(shè)計(jì)將 邏輯數(shù)據(jù)值“01”分配給第一正極臨界電壓Vtl、邏輯數(shù)據(jù)值“10”分配給第二正極的臨界電 壓Vt2，或者負(fù)值擦除臨界電壓VtO可分配到邏輯數(shù)據(jù)值“00”、第三正極的臨界電壓Vt3可 分配到邏輯數(shù)據(jù)值“11”。圖加是一匪OS NOR快閃浮柵晶體管110的俯視圖。圖2b是該匪OS NOR快閃浮 柵晶體管110的剖視圖。圖2c是該NMOS NOR快閃浮柵晶體管110的示意圖。該NMOS NOR 快閃浮柵晶體管110在三重P型基板140的最上的表層中形成。一 N型材料擴(kuò)散到P型基 板140的表層中以形成一深N井135。然后，一 P型材料擴(kuò)散到深N井135的表層中以形 成P井130 ( —般被稱為三重P井)。然后，N型材料被擴(kuò)散到P井130的表層中以形成漏 極(D)115和自我對(duì)準(zhǔn)源極(S) 120。第一多晶硅層在P井130上、漏極115和源極120之間 的體內(nèi)區(qū)域上方形成浮柵145。在浮柵145上方形成一第二多晶硅層，以形成NMOS NOR快 閃浮柵晶體管110的控制柵(G) 125。自我對(duì)準(zhǔn)源極120在兩個(gè)NMOS NOR快閃浮柵晶體管 110的兩控制柵125的相鄰的兩個(gè)第二多晶硅層之間自我對(duì)準(zhǔn)形成。自我對(duì)準(zhǔn)源極120 — 般用于減少NMOS NOR快閃浮柵晶體管110源極線的間距。NMOS NOR快閃浮柵晶體管110的柵長(zhǎng)度等于P井130上、漏極115和源極120之 間的體內(nèi)區(qū)域的通道區(qū)132。NMOS NOR快閃浮柵晶體管110的通道寬度由漏極115和源極 120的N擴(kuò)散的寬度決定。NMOS NOR快閃浮柵晶體管110 —般的單元尺寸大約是10λ2，其 中X軸長(zhǎng)2. 5 λ以及Y軸長(zhǎng)4 λ。
浮柵145儲(chǔ)存電子電荷以改變NMOS NOR快閃浮柵晶體管110的臨界電壓。P型 基板140在操作中連接到接地參考電壓源(GND)。深N井135在讀取和編程操作中連接到 電壓源(VDD)，然，其在福勒-諾德海姆通道擦除操作中的電壓為+IOV左右。在目前NMOS NOR快閃浮柵晶體管110的設(shè)計(jì)中，電源電壓是1. 3V或者3. 0V。三重P井130在正常讀取 和編程操作中連接到接地參考電壓，然，其在擦除操作中的電壓大約為+10V。換句話說，在 福勒-諾德海姆通道擦除操作期間，深N井135和三重P井130有相同的偏電壓，其大約為 +10V，以避免深N井135和三重P井130之間P/N節(jié)點(diǎn)的前向漏電流。NMOS NOR快閃浮柵晶體管110在陣列中排列成行和列。第二多晶硅層即NMOS NOR快閃浮柵晶體管110的控制柵125延伸形成一字符線，該字符線連接到陣列行上的每一 NMOS NOR快閃浮柵晶體管110。一隧道氧化物150在漏極115和源極120之間的通道區(qū)132的上方和浮柵145之
間形成。隧道氧化物150—般的厚度是100人。電子電荷在高電流通道熱電子編程過程
和低電流的福勒-諾德海姆通道擦除過程中穿過隧道氧化物150。在現(xiàn)有技術(shù)的NOR操作 中，福勒-諾德海姆通道擦除操作把儲(chǔ)存的電子從浮柵145射出并穿過隧道氧化物150到 單元通道區(qū)132，最后進(jìn)入三重P井130中。在擦除操作后，儲(chǔ)存在浮柵145的電子電荷減少導(dǎo)致NMOS NOR快閃浮柵晶體管 110的第一臨界電壓(VtO)減少到大約小于2. 5V。相比之下，在通道熱電子編程操作中，電 子被吸入到浮柵145，以致NMOS NOR快閃浮柵晶體管110的第二臨界電壓(Vtl)被設(shè)定到 大約大于4. OV0擦除狀態(tài)下的第一臨界電壓(VtO)的寬分布和編程狀態(tài)下的第二臨界電壓 (Vtl)的窄分布皆被設(shè)置到正極，以避免任何由于NMOS NOR快閃浮柵晶體管110具有負(fù)極 的臨界電壓所引起的誤讀取操作。圖2d是具有單層編程電位的一單晶體管浮柵NMOS NOR快閃單元的雙臨界電壓分 配表。浮柵145在擦除操作之后，電子電荷減少使得NMOS NOR快閃浮柵晶體管110的臨界 電壓降低。正常情況下，NMOS NOR快閃浮柵晶體管110在被擦除后，其臨界電壓的最大值大 約是+2.5V。相比之下，在通道熱電子編程中，電子被吸入到浮柵145，以致NMOS NOR快閃 浮柵晶體管110的臨界電壓增加到至少大約+4. 0V。習(xí)慣上，擦除操作后的大約+2. 5V的 臨界電壓(VtO)被指定為邏輯數(shù)據(jù)值“1”，編程操作后的+4. OV的臨界電壓(Vtl)被指定為 邏輯數(shù)據(jù)值“0”。與NMOS NAND快閃浮柵晶體管相同，儲(chǔ)存單位數(shù)據(jù)的NMOS NOR快閃浮柵 晶體管110被稱為單位單晶體管NMOS NOR快閃浮柵單元(IblT)。圖2e是具有一個(gè)擦除電位和三個(gè)編程電位的一單晶體管浮柵NMOS NOR快閃單元 的四個(gè)臨界電壓分配表。在現(xiàn)有技術(shù)中，透過變化編程條件，并根據(jù)NMOS NOR快閃浮柵晶 體管110中浮柵145上電荷的數(shù)量，可形成超過兩個(gè)的臨界電壓，一般被稱為NMOS NOR快 閃浮柵單元的多層電位編程或者多層電位編程單元。本實(shí)施例中，有四個(gè)臨界電壓能被編 程在NMOS NOR快閃浮柵晶體管110。最小的正極寬分布臨界電壓VtO是擦除電壓，其有一 最大值+2. 5V，用以儲(chǔ)存一邏輯數(shù)據(jù)值“ 11 ”。其它三個(gè)正極窄分布編程臨界電壓被充分地 分開而允許被正確檢測(cè)。本實(shí)施例中，三個(gè)臨界電壓中的第一個(gè)Vtl有一大約+3. 5V的標(biāo) 準(zhǔn)值，用以儲(chǔ)存一邏輯數(shù)據(jù)值“10”。三個(gè)臨界電壓中的第二個(gè)Vt2有一大約+4. 5V的標(biāo)準(zhǔn) 值，用以儲(chǔ)存一邏輯數(shù)據(jù)值“01”。三個(gè)臨界電壓的第三個(gè)Vt3有一大約+5. 5V的標(biāo)準(zhǔn)值，用 以儲(chǔ)存一邏輯數(shù)據(jù)值“00”。由于每一 NMOS NOR快閃浮柵晶體管110儲(chǔ)存了四個(gè)明顯不同的正極臨界電壓狀態(tài)，每一 NMOS NOR快閃浮柵晶體管110儲(chǔ)存了兩個(gè)二進(jìn)制數(shù)據(jù)位，故被 稱為雙位單晶體管NMOS NOR快閃單元Qb/IT)。NMOS NOR快閃浮柵晶體管110的臨界電壓Vtl和Vt2的標(biāo)準(zhǔn)值可在不同的設(shè)計(jì)中 有超過1. OV的變化。臨界電壓VtO和Vt3的標(biāo)準(zhǔn)值可以有一較寬的臨界電壓分布。例如， 第一臨界電壓VtO可在大約1.0V到大約2. 5V之間變化。第四臨界電壓Vt3可有較寬的分 布，但它必須大于大約4. 5V以保證NMOS NOR快閃浮柵晶體管110在一非傳導(dǎo)狀態(tài)下。如 前所述的匪OS NAND快閃浮柵單元，對(duì)應(yīng)四個(gè)臨界電壓狀態(tài)的二位數(shù)據(jù)值的分布也可在不 同的NMOS NOR快閃浮柵單元設(shè)計(jì)之間變化。"Intel StrataFlash Memory Technology Overview，，，Atwood等發(fā)表，英特爾技 術(shù)期刊，第 1 卷第 2 期，Q41997, www. intel. com, 2007 年 4 月 23 日，"Intel StrataFlash Memory Technology Development and Implementation，，，F(xiàn)azio 等發(fā)表于英特爾技術(shù)期 刊，第 1 卷第 2 期，Q4 1997，www. intel. com, 2009 年 4 月 21 日，“ΕΤ0Χ Flash Memory Technology :Scaling and Integration Challenges”,Fazio等發(fā)表于英特爾技術(shù)期干丨J,第 6卷第2期，2002年5月，m intel. com, 2009年4月21日，討論了一浮柵ΕΤ0Χ 快閃記 憶晶體管，其結(jié)構(gòu)可形成如圖3a-;3e所示的NMOS NOR快閃單元。圖3a是一雙晶體管浮柵 NMOS NOR快閃單元的俯視圖。圖北是該雙晶體管浮柵NMOS NOR快閃單元的剖視圖。圖 3c是該雙晶體管浮柵NMOS NOR快閃單元的示意圖。該雙晶體管浮柵NMOS NOR快閃單元 210在P型基板240最上面的表層中形成。一 N型材料擴(kuò)散到P型基板MO的表層中，以 形成雙浮柵晶體管20fe、205b的漏極(D)215a、2Kb和自我對(duì)準(zhǔn)源極(S) 220。自我對(duì)準(zhǔn)源 極(S) 220被雙浮柵晶體管20 和20 所共有。一第一多晶硅層在漏極21 和21 與 自我對(duì)準(zhǔn)源極220之間的體內(nèi)區(qū)域230a和230b上方形成浮柵Mfe和對(duì)恥。一第二多晶 硅層在浮柵Mfe和對(duì)釙上方形成雙浮柵晶體管20 和20 的控制柵(G) 225a和225b。 自我對(duì)準(zhǔn)源極220在一對(duì)雙浮柵晶體管20 和20 的兩個(gè)控制柵22 和22 中相鄰的 兩個(gè)第二多晶硅層之間自我對(duì)準(zhǔn)形成。自我對(duì)準(zhǔn)源極220 —般用在NMOS NOR快閃浮柵晶 體管210中，以減少源極線的間距。每一漏極21 和215b分別有一金屬觸點(diǎn)250a和250b。該兩金屬觸點(diǎn)250a和 250b共同連接到一金屬位線255。圖3d是該雙晶體管浮柵NMOS NOR快閃單元210具有一單層編程電位的雙臨界電 壓分配表。浮柵245在擦除操作之后電子電荷減少，使得雙浮柵晶體管20 和20 的臨 界電壓降低。相反，在通道熱電子編程過程中，電子被吸入到浮柵Mfe和對(duì)恥，以致雙浮 柵晶體管20 和20 的臨界電壓增加。習(xí)慣上，擦除后的臨界電壓(VtO)被指定為邏輯 數(shù)據(jù)值“1”編程后的臨界電壓(Vtl)被指定為邏輯數(shù)據(jù)值“0”。該雙浮柵晶體管20 和 205b儲(chǔ)存兩位數(shù)據(jù)，被稱為雙位雙晶體管NM0SN0R快閃浮柵單元。圖!Be是具有一個(gè)擦除電位和三個(gè)編程電位的雙晶體管浮柵NMOS NOR快閃單元 210的四個(gè)臨界電壓分配表?，F(xiàn)有技術(shù)中，透過變化編程條件，并根據(jù)雙晶體管浮柵NMOS NOR快閃單元210中浮柵245上電荷的數(shù)量，可形成超過兩個(gè)的臨界電壓，一般被指為雙晶 體管浮柵NMOS NOR快閃單元210的多層電位編程或者多層電位編程單元。在本實(shí)施例中， 有四個(gè)臨界電壓能在雙浮柵晶體管20 和20 被編程。最小的正極臨界電壓VtO是擦除 電壓，用以儲(chǔ)存一邏輯數(shù)據(jù)值“ 11 ”。其它三個(gè)正極編程臨界電壓為了允許被正確檢測(cè)而被充分地分開。本實(shí)施例中，三個(gè)臨界電壓中的第一個(gè)電壓Vtl儲(chǔ)存一邏輯數(shù)據(jù)值“10”。三 個(gè)臨界電壓的第二個(gè)電壓Vt2儲(chǔ)存一邏輯數(shù)據(jù)值“01”。三個(gè)臨界電壓的第三個(gè)電壓Vt3儲(chǔ) 存一邏輯數(shù)據(jù)值“00”。由于每一雙晶體管浮柵NMOS NOR快閃單元210儲(chǔ)存有四個(gè)明顯不 同的臨界電壓狀態(tài)，每一雙晶體管浮柵NMOS NOR快閃單元210儲(chǔ)存有二進(jìn)制數(shù)據(jù)雙位，故 被稱為雙位單晶體管NMOS NOR快閃單元(2b/lT)。雙晶體管浮柵NMOS NOR快閃單元210的臨界電壓Vtl和Vt2的標(biāo)準(zhǔn)值在不同的 設(shè)計(jì)中也可變化。臨界電壓Vto和Vt3的標(biāo)準(zhǔn)值能有一較寬的臨界電壓分布。如前所述的 NMOS NAND快閃浮柵單元，對(duì)應(yīng)四個(gè)臨界電壓狀態(tài)的二位數(shù)據(jù)值的分布也可在不同的NMOS NOR快閃浮柵單元設(shè)計(jì)之間變化。圖4a是本發(fā)明一 NMOS NOR閃存單元400的示意圖。圖4b_l和圖如_1是NMOS NOR閃存單元400的俯視圖。圖4b-2和圖如_2是NMOS NOR閃存單元400的剖視圖。浮 柵型NMOS NOR閃存單元400在P型基板440的最上面的表層上形成。一 N型材料擴(kuò)散到 P型基板440的表層中以形成深N井435。然后，一 P型材料擴(kuò)散到深N井435的表層中以 形成P井430 ( 一般被稱為三重P井)。然后，N型材料擴(kuò)散到P井430的表層中，以形成 NMOS NAND快閃浮柵晶體管40 的漏極(D) 415、NMOS NAND快閃浮柵晶體管40 的源極 和自我對(duì)準(zhǔn)源極/漏極(S/D) 420。源極/漏極420為NMOS NAND快閃浮柵晶體管40 的 源極和NMOS NAND快閃浮柵晶體管40 的漏極。一第一多晶硅層在P井430的NMOS NAND 快閃浮柵晶體管40 的漏極415和源極420以及NMOS NAND快閃浮柵晶體管40 的漏極 420和源極422之間的體內(nèi)區(qū)域上方形成浮柵44 和44恥。第二多晶硅層在浮柵44 和 445b上方形成NMOS NAND快閃浮柵晶體管40 和40 的控制柵(G) 42 和42釙。自我 對(duì)準(zhǔn)源極/漏極420在NMOS NAND快閃浮柵晶體管40 和40 的兩控制柵42 和42 所相鄰的第二多晶硅層之間自我對(duì)準(zhǔn)形成。自我對(duì)準(zhǔn)源極420共同用于NMOS NAND快閃浮 柵晶體管40 和40 ，以減少源極線的間距。NMOS NAND快閃浮柵晶體管405a和40 的柵極長(zhǎng)度為P井430里NMOS NAND快 閃浮柵晶體管40 的漏極415和源極420以及NMOS NAND快閃浮柵晶體管40 及40 的 漏極420和源極422之間體內(nèi)區(qū)域的通道。NMOS NOR快閃浮柵晶體管410的通道寬度由漏 極415、源極422和源極/漏極420N擴(kuò)散的寬度決定。雙晶體管NMOS NOR閃存單元400的 一般單元尺寸在大約12 λ 2到大約14 λ 2之間故，一位的NOR單元的有效尺寸是大約6 λ 2。 該一位的NOR單元的有效尺寸(6 λ2)比現(xiàn)有技術(shù)的一 NAND單元尺寸稍大。然，該一位的 NOR單元的有效尺寸比現(xiàn)有技術(shù)中用大于50nm半導(dǎo)體制造技術(shù)的NOR單元尺寸(10 λ 2)小 很多。由于小于50nm半導(dǎo)體制造的擴(kuò)展因素，從而使得前述的NOR單元結(jié)構(gòu)尺寸預(yù)期增加 到15 λ 2。NMOS NOR閃存單元400的有效單位/單晶體管尺寸仍然保持大約6 λ 2的有效的 單元尺寸不變。不變的單元尺寸是由于其擴(kuò)展性與現(xiàn)有技術(shù)的NMOS NAND閃存單元的擴(kuò)展 相同。浮柵44 和44 分別儲(chǔ)存電子電荷以改變匪OS NAND快閃浮柵晶體管40 和 405b的臨界電壓。在所有諸如讀取操作、編程操作和擦除操作中，P型基板440永遠(yuǎn)連接到 接地參考電壓(GND)。深N井435在讀取操作和編程操作中連接到電源電壓(VDD)，然，其 在福勒-諾德海姆通道擦除操作過程中連接的電壓大約為+20V。在目前NMOS NOR閃存單 元400的設(shè)計(jì)中，電壓源是1. 8V或3. 0V。與深N井的偏壓條件相同，三重P井430在正常的讀取操作和編程操作中連接到接地參考電壓源，但是在福勒-諾德海姆通道擦除操作中 連接的電壓大約為+20V。NMOS NAND快閃浮柵晶體管40 和40 在其陣列中排列成列和行。第二多晶硅 層即NMOS NAND快閃浮柵晶體管40 及40 的控制柵42 及42 延伸形成一字符線， 該字符線連接到陣列里的一列上每一 NMOS NAND快閃浮柵晶體管40 及40恥。一隧道氧化物在NMOS NAND快閃浮柵晶體管40 的漏極415和源極420以及NMOS NAND快閃浮柵晶體管40 的漏極420和源極422之間的通道區(qū)43 和432b的上方和浮柵
44 和44 下方之間形成。隧道氧化物一般的厚度是100 λ。在福勒-諾德海姆通道編
程操作和擦除操作期間，電子電荷流經(jīng)隧道氧化物。在現(xiàn)有技術(shù)中的NOR操作中，福勒-諾 德海姆通道擦除操作把儲(chǔ)存的電子從浮柵44 和44 射出并穿過隧道氧化物到單元通道 區(qū)43 和432b，最后進(jìn)入三重P井430中。在擦除操作后，儲(chǔ)存在浮柵44 和44 的電子電荷減少導(dǎo)致NMOS NAND快閃浮柵 晶體管40 和40 的第一臨界電壓(VtO)降低。相比之下，在一福勒-諾德海姆通道編 程操作中，電子被吸入到浮柵44 和44 ，以致NMOS NAND快閃浮柵晶體管40 和40 第二臨界電壓水平(Vtl)被設(shè)定到相對(duì)高的電壓。圖fe-圖k為本發(fā)明雙晶體管浮柵NMOS NOR快閃單元串接所形成的陣列的其中 一段的線路連接的俯視圖。該段包含四行的雙晶體管NMOS NOR閃存單元400和十二列的 雙晶體管匪OS NOR閃存單元400，或者八行的匪OS NAND快閃浮柵晶體管40 和405b的 矩陣。每一 NMOS NOR閃存單元400有如圖4a、圖4b_l、圖4b_2、圖如_1和圖如_2所示的 N+擴(kuò)散漏極415、源極/漏極420和源極422?？刂茤?2 和42 連接在字符線Wi) 450a 和WJ 450b。位線45 和455b以及源極線460a和460b被形成做為圖4b_2和圖如_2的 第一層金屬(45 和460b)或者第二層金屬(4Mb和460a)。在圖釙中，本地的Metal 1位線到本地的Metal 2位線的連接和本地的Metal 1 源極線到本地的Metal 2源極線的連接是透過過孔(Vial)實(shí)現(xiàn)的。圖5c中，下一層的本 地的Metal 2位線到本地的Metal 3位線之間的連接和本地的Metal 2源極線到本地的 Metal 3源極線的連接是透過過孔(VIA2)實(shí)現(xiàn)的。圖5d中，再下一層的本地的Metal 3 位線到本地的Metal 4位線的連接和本地的Metal 3源極線連接到本地的Metal 4源極線 的連接是透過過過孔(VIA3)實(shí)現(xiàn)的。圖^中，又下一層的本地的Metal 4位線到本地的 Metal 5位線的連接和本地的Metal 4源極線到本地的Metal 5源極線的連接是透過過孔 (VIA4)實(shí)現(xiàn)的。十二條本地的位線455a、45^和十二條本地的源極線460a、460b的NMOS NOR閃存單元400的矩陣僅僅使用五層金屬與大約6 λ 2的一有效的單元尺寸即可成功地連 接在一起。每一全域的位線和每一全域的源極線分別地被兩條本地的位線45 和45 和 本地的源極線460a和460b所共享。在圖5a_圖k中所描述的結(jié)構(gòu)中，有五層金屬線產(chǎn)生一單元構(gòu)造以使得一單位元 晶體管NOR單元的有效尺寸大約是6 λ 2。金屬線之間的間距可在水平或者χ軸方向較大， 或者NAND串可包括三個(gè)或更多的浮柵晶體管，以使金屬層減少至五層以下。金屬層數(shù)與 NAND串?dāng)?shù)和在水平或χ軸方向的金屬線間距之間有一折衷的方案。NAND串?dāng)?shù)愈多并且在 χ軸方向愈松散則金屬層愈少。圖6a-圖6d是本發(fā)明雙晶體管浮柵NMOS NAND快閃單元的單晶體管的各實(shí)施例的臨界電壓圖。圖6a是圖4a、圖4b-l、圖牝-2、圖如-1和圖4c_2中的匪OS NAND快閃浮 柵晶體管40 和40 執(zhí)行編程操作和擦除操作的一實(shí)施例的臨界電壓水平示意圖。在該 實(shí)施例中，一正極編程臨界電壓(Vtl)具有一狹窄的分布，其代表邏輯數(shù)據(jù)“0”，一負(fù)極編 程臨界電壓(VtO)也具有一狹窄的分布，其代表邏輯數(shù)據(jù)“1”。VtO和Vtl在編程狀態(tài)有 較優(yōu)越的窄分布臨界電壓。在NMOS NAND快閃浮柵晶體管40 和40 的擦除操作中，一 +20V的電壓施加于NMOS NAND快閃浮柵晶體管40 和40 所在的三重P井430，并且接 地參考電壓(OV)被施加于被選擇的NMOS NAND快閃浮柵晶體管的被選擇的控制柵42 和 425b上，以在被選擇的NMOS NAND快閃浮柵晶體管405a和40 的被選擇控制柵42 和 425b和通道區(qū)43 和432b之間形成20V的電壓差，以產(chǎn)生負(fù)極的福勒-諾德海姆通道穿 隧效應(yīng)。由于NOR閃存陣列擦除操作習(xí)慣上是在NOR閃存陣列區(qū)塊里以64KB的單元執(zhí)行， 故負(fù)極的臨界電壓(VtO) —般被認(rèn)為是集體擦除狀態(tài)。在現(xiàn)有技術(shù)中，NAND閃存陣列的臨界電壓(VtO)具有一寬電壓分布。習(xí)慣上，負(fù) 極臨界電壓(VtO)有大約2. OV的一個(gè)電壓范圍，即在-2. OV到大約0. OV之間變化。臨界 電壓(Vtl)的編程電壓大約是+2. 5V，其在+2. OV到+3. OV之間變化。正極臨界電壓(Vtl) 在電路操作中不需要狹窄的0. 5V分布，只要在頁編程操作期間小于被選擇的NAND閃存陣 列區(qū)塊中未被選擇的字符線的6. OV的通過電壓即可。不同于一頁512位的NAND閃存陣列的同步緩慢的20us的線性讀取速度規(guī)范，NOR 閃存組件的迅速、隨機(jī)以及異步的讀取速度少于100ns。鑒于上述對(duì)NMOS NOR閃存單元400 的雙位/雙晶體管的速度須求，將NMOS NAND快閃浮柵晶體管40 和40 串接時(shí)，負(fù)極臨 界電壓(VtO)和正極臨界電壓(Vtl)的最理想的臨界電壓分布在大約0. 5V之內(nèi)。負(fù)極的臨 界電壓(VtO)有大約-0. 5V的標(biāo)準(zhǔn)電壓，正極的臨界電壓(Vtl)有大約+3. OV的標(biāo)準(zhǔn)電壓。 為了使負(fù)極的臨界電壓(VtO)和正極的臨界電壓(Vtl)有一狹窄的臨界電壓分布，負(fù)極的 臨界電壓(VtO)和正極的臨界電壓(Vtl)可透過使用一位一位的正極福勒-諾德海姆通道 編程操作來達(dá)到。NMOS NAND快閃浮柵晶體管40 和40 的負(fù)極的臨界電壓(VtO)狀態(tài) 可透過兩個(gè)步驟來達(dá)到。第一個(gè)步驟是在一頁或一區(qū)塊中用一較寬的負(fù)極臨界電壓(VtO) 分布執(zhí)行負(fù)極的福勒-諾德海姆通道集體擦除，第二個(gè)步驟是用正極的一位一位福勒-諾 德海姆通道編程而獲得一狹窄的負(fù)極臨界電壓(VtO)。根據(jù)集成電路制造過程，被選擇的 NMOS NAND快閃浮柵晶體管40 和40 的正極的臨界電壓(Vtl)可透過單一步驟而變窄， 即從大約+15. OV到大約+20V逐漸增大被選擇的控制柵42 和42 的編程電壓。對(duì)于 NMOS NAND快閃浮柵晶體管40 和40 ，負(fù)極的臨界電壓(VtO)和正極的臨界電壓(Vtl) 都有一分布在大約0. 5V的狹窄的編程狀態(tài)。圖乩是圖4a、圖4b-l、圖4b_2、圖如_1和圖4c_2中匪OS NAND快閃浮柵晶體管 40 和40 的編程操作和擦除操作的第二種實(shí)施例的臨界電壓圖。在該單電位單元(SLC) 實(shí)施例中，第一臨界電壓(VtO)和第二臨界電壓(Vtl)中全都是正極的，且具有大約0.5V 的臨界電壓分布。正極的第一臨界電壓(VtO)也透過兩步驟完成第一步驟是執(zhí)行負(fù)極的 福勒-諾德海姆通道集體擦除操作，第二步驟是執(zhí)行如圖6a所述的正極的福勒-諾德海姆 通道一位一位編程操作。第一臨界電壓(VtO)和第二臨界電壓(Vtl)皆是編程狀態(tài)而不是 一擦除狀態(tài)和一編程狀態(tài)。第一臨界電壓(VtO)被設(shè)定為正極，其具有一 0.5V的標(biāo)準(zhǔn)值和狹窄的0.5V分布，
24即從大約+0. 75V到大約+1.25V，用以儲(chǔ)存一邏輯數(shù)據(jù)“1”。第二臨界電壓(Vtl)為正極，其 具有一 3. OV的標(biāo)準(zhǔn)值和從大約+2. 75V到大約+3. 25V的狹窄的分布，用以儲(chǔ)存一邏輯數(shù)據(jù) “0”。在一些實(shí)施例中，NOR閃存根據(jù)有些應(yīng)用中的速度考慮，需要具有一從+2. 5V到+3. 5V 較寬闊的臨界電壓分布。圖6c是圖4a、圖4b_l、圖4b_2、圖如_1和圖4c_2中匪OS NAND快閃浮柵晶體管 40 和40 的編程操作和擦除操作的另一種實(shí)施方案的臨界電壓圖。該實(shí)施例是關(guān)于一 多電位單元(MLC)，其中所有的四個(gè)臨界電壓水平(VtO、VtU Vt2和Vt!3)不論是正極或者 負(fù)值皆有大約0.5V的狹窄分布。在該實(shí)施例中，第一臨界電壓(VTO)是負(fù)極并且也是透 過如前所述使用兩個(gè)步驟的寫的方法進(jìn)入編程狀態(tài)，意味著第一臨界電壓水平(VTO)有大 約0. 5V的標(biāo)準(zhǔn)值和從大約-0. 25V到大約-0. 75V之間變化的分布，用于儲(chǔ)存一邏輯數(shù)據(jù) “11”。第二臨界電壓(VTl)是儲(chǔ)存在NMOS NAND快閃浮柵晶體管40 和40 的第二種數(shù) 據(jù)狀態(tài)，其具有大約+l.Ov的標(biāo)準(zhǔn)值。第二臨界電壓(VTl)的分布在大約+0.75V到大約 +1.25V之間變化，并用于儲(chǔ)存一邏輯數(shù)據(jù)“10”。第三臨界電壓(Vt2)是NMOS NAND快閃浮 柵晶體管40 和40 的第三種數(shù)據(jù)狀態(tài)，具有大約+2. OV的標(biāo)準(zhǔn)值。第三臨界電壓(Vt2) 的分布從大約+1. 75V到大約+2. 25V之間變化，并用于儲(chǔ)存一邏輯數(shù)據(jù)“01”。第四臨界電 壓(VU)是NMOS NAND快閃浮柵晶體管40 和40 的第四種數(shù)據(jù)狀態(tài)，并且有大約+3. OV 的標(biāo)準(zhǔn)值。第四臨界電壓水平(Vt3)的分布在大約+2. 75V到大約+3. 25V之間變化，并用 于儲(chǔ)存邏輯數(shù)據(jù)“00”。圖6d是圖4a、圖4b_l、圖牝_2、圖如_1和圖4c_2中匪OS快閃浮柵晶體管40 和40 執(zhí)行編程操作和擦除操作的另一個(gè)實(shí)施例的臨界電壓圖。第一臨界電壓(VT0)、第 二臨界電壓(VTl)、第三臨界電壓(Vt2)和第四臨界電壓(Vt3)都是正極的并且臨界電壓分 布都相對(duì)比較狹窄。在該實(shí)施例中，第一臨界電壓(VTO)有大約+1.0V的標(biāo)準(zhǔn)值，并用于儲(chǔ) 存邏輯數(shù)據(jù)“11”。第一臨界電壓(VTO)的電壓分布在+0. 75V到+1.25V之間變化。第二臨 界電壓(VTl)有大約+2. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存一邏輯數(shù)據(jù)“10”。第二臨界電壓(VTl) 在大約+1. 75V到大約+2. 25V之間變化。第三臨界電壓(Vt2)有大約+3. OV的標(biāo)準(zhǔn)值，并 用于儲(chǔ)存一邏輯數(shù)據(jù)“01”第三臨界電壓(Vt2)的分布在大約+2.75V到大約+3.25V之間 變化。第四臨界電壓(Vt3)有大約3. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存一邏輯數(shù)據(jù)“00”。第四臨界 電壓(Vt3)的分布在大約+3. 75V到大約+4. 25V之間變化。圖7a_圖7d是本發(fā)明雙晶體管浮柵NMOS NOR快閃單元的其它實(shí)施例的臨界電壓 圖。圖6a-圖6d描述了圖4a、圖4b-l、圖牝-2、圖如-1和圖4c_2中匪OS NAND快閃浮柵 晶體管40 和40 執(zhí)行編程操作和擦除操作的常規(guī)的臨界電壓圖。圖7a-圖7d中描述與 圖6a-圖6d中相反的擦除和編程臨界電壓圖。在圖7a中，第一臨界電壓(VTO)和第二臨 界電壓(VTl)分別代表邏輯數(shù)據(jù)“0”和邏輯數(shù)據(jù)“1”，并分別具有大約-0. 5V和大約+3. OV 的標(biāo)準(zhǔn)值。同樣地，在圖7b中，第一臨界電壓(VTO)代表邏輯數(shù)據(jù)“0”，第二臨界電壓(VTl) 代表邏輯數(shù)據(jù)“1”，并分別具有大約+1. OV和大約+3. OV的標(biāo)準(zhǔn)值。在圖7c中，第一臨界電 壓(VTO)有大約-0. 5V的標(biāo)準(zhǔn)值，用于儲(chǔ)存邏輯數(shù)據(jù)“00”;第二臨界電壓(VTl)具有大約 +1. OV標(biāo)準(zhǔn)值，并用于儲(chǔ)存邏輯數(shù)據(jù)“10”；第三臨界電壓(Vt2)有大約+2. OV的標(biāo)準(zhǔn)值，并 用于儲(chǔ)存邏輯數(shù)據(jù)“01”；第四臨界電壓(Vt3)有大約+3. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存一邏輯 數(shù)據(jù)“00”。在圖7d中，第一臨界電壓(VTO)有大約+1. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存邏輯數(shù)據(jù)“00”;第二臨界電壓(VTl)有大約+2. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存邏輯數(shù)據(jù)“10”;第三臨界電 壓(Vt2)有大約+3. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存邏輯數(shù)值“01”；第四臨界電壓(Vt3)有大約 +4. OV的標(biāo)準(zhǔn)值，并用于儲(chǔ)存邏輯數(shù)據(jù)“00”。多層電位單元的最高的臨界電壓即第四臨界電壓(Vt3)的狀態(tài)或者單層電位單 元的第二臨界電壓(VtI)被指定作為擦除操作的狀態(tài)。單層電位單元的第一臨界電壓 (VtO)和多層電位單元的第一臨界電壓(VtO)、第二臨界電壓(Vtl)、第三臨界電壓(Vt2) 是編程狀態(tài)。擦除臨界電壓(多層電位單元的臨界電壓Vt3或者單層電位單元的臨界電壓 Vtl)是透過NOR非揮發(fā)性閃存組件上的一頁的正極福勒-諾德海姆通道穿隧效應(yīng)而獲得， 該NOR閃存組件施加大約+20. OV的電壓于圖4a、圖4b-l、圖仙-2、圖如-1和圖如_2中被 選擇的NMOS NAND快閃浮柵晶體管40 和40 的所選擇的控制柵42 和42 ，以及施 加一接地參考電壓(0. 0V)在被選擇的體內(nèi)區(qū)域。應(yīng)該注意的是，圖7c、圖7d中的多層電位 單元的第四臨界電壓(Vt3)和圖7a、圖7b的單層電位單元的第二臨界電壓(VTl)的擦除狀 態(tài)設(shè)定到可實(shí)現(xiàn)福勒-諾德海姆通道集體效應(yīng)的一電壓值。由于只要檢驗(yàn)擦除狀態(tài)臨界電 壓是否通過最小可接受的擦除狀態(tài)臨界電壓，而最大擦除狀態(tài)電壓不須注意，不需要檢驗(yàn)， 故，臨界電壓的分布變化更大。在擦除操作之后，透過一位一位福勒-諾德海姆邊界編程過程來編程那些待編程 的單元到其它邏輯數(shù)據(jù)狀態(tài)，在該過程中，施加一大約-10. OV的負(fù)極的電壓于NOR非揮發(fā) 性閃存組件中一頁的被選擇字符線和施加大約+5V到大約+IOV的電壓于被選擇的NMOS NAND快閃浮柵晶體管40 和40 的漏極。然后斷開被選擇的NMOS NAND快閃浮柵晶體管 405a和40 的源極到浮動(dòng)狀態(tài)。如前所述，NMOS NAND快閃浮柵晶體管40 和40 的編 程操作具有兩個(gè)步驟，其中第一個(gè)步驟是用正極的福勒-諾德海姆通道操作來擦除被選擇 的NOR閃存組件的區(qū)塊，第二個(gè)步驟是用一位一位福勒-諾德海姆邊界隧道編程操作把最 大臨界電壓修整成為期望的電壓。圖8是一包含本發(fā)明雙晶體管浮柵NMOS NOR快閃單元510的各實(shí)施例的NOR閃 存組件500的示意圖。NOR閃存組件500包括一排列成列和行的雙晶體管浮柵NMOS NOR 快閃單元510的陣列505。每一雙晶體管浮柵NMOS NOR快閃單元510包括兩個(gè)NMOS NAND 快閃浮柵晶體管51 和515b。兩個(gè)匪OS NAND快閃浮柵晶體管51 和51 的構(gòu)造和操 作如同圖4a、圖4b-l、圖4(；-2、圖如-1和圖4c_2中的匪OS NAND快閃浮柵晶體管40 和 40釙。NMOS NAND快閃浮柵晶體管51 的漏極連接到本地的位線520a、520b、...、520n_l 和520η之一。NMOS NAND浮柵晶體管515b的源極被連接到源極線530a、530b、...、530n_l 和530η之一。NMOS NAND快閃浮柵晶體管51 的源極連接到NMOS NOR快閃浮柵晶體管 515b的漏極。與鄰近列的雙晶體管浮柵NMOS NOR快閃單元510有關(guān)的本地的位線520a、 520b、...、520n-l和520η透過位線選擇晶體管560a、-,560η連接到全域的位線525a、…、 525η。與鄰近列雙晶體管浮柵NMOS NOR快閃單元510有關(guān)的本地的源極線530a、530b、…、 530n-l和530η透過源極線選擇晶體管56fe、-,565η被連接到全域的源極線MOa、…、 MOn。全域的位線52^1、…、525η以及全域的源極線MOa、...、Μ0η連接到列電壓控制電 路(column voltage control circuit, COLUMN VOLTAGE CTL) 555。列電壓控制電路 555 產(chǎn) 生適當(dāng)?shù)碾妷阂赃x擇性地讀取、編程和擦除雙晶體管浮柵NMOS NOR快閃單元510。
陣列505中每一行上的雙晶體管浮柵NMOS NOR快閃單元510的NMOS NAND快閃浮 柵晶體管51 和51 的每一控制柵連接到字符線Mfe、545b、…、545m中之一。在行電壓 控制電路(row voltage control circuit, ROW V CTL CKT) 550 中字符線 M5a、M^、…、 545m 連接到字符線電壓控制子電路(word line voltage control circuit, WORD LINE VOLTAGE CTL)5520位線選擇晶體管560a、…、560n的每一柵極連接到行電壓控制電路550內(nèi)的 位線選擇控制子電路(bit line select control sub-circuit, BL SEL CTL)551，以提 供選擇信號(hào)啟動(dòng)位線選擇晶體管560a、…、560η，從而將一被選擇的本地的位線520a、 520b、…、520n-l和520η連接到與其相對(duì)應(yīng)的全域的位線52^1、…、525η。源極線選擇晶 體管565a、…、565η的每一柵極連接到行電壓控制電路550之內(nèi)的源極線選擇控制子電路 (source line voltage control sub-circuit, SOURCE LINE VOLTAGE CTL)553，以將本地 的源極線530a、530b、...、530n_l和530n連接到與其相對(duì)應(yīng)的全域源極線540a、…、540η。源極線選擇晶體管565a、…、565η的每一柵極連接到行電壓控制電路550之內(nèi)的 源極線選擇控制子電路陽3，以提供選擇信號(hào)啟動(dòng)源極線選擇晶體管56fe、…、565η，從而 將一被選擇的本地的源極線530a、530b、->530n-l和530η連接到與其相對(duì)應(yīng)的全域的 源極線M0a、…、540η。源極線選擇晶體管56fe、…、565η的每一柵極連接到行電壓控制 電路550之內(nèi)的源極線選擇控制子電路553，以將本地的源極線530a、530b、->530n-l和 530η連接到與其相對(duì)應(yīng)的全域的源極線M0a、…、540η。圖9為行電壓控制電路550的示意圖。行電壓控制電路550包括一控制解碼器 (control decoder, CTRL DCDR) 605，用于接收編程時(shí)序和控制信號(hào)610、擦除時(shí)序和控制信 號(hào)615以及讀取時(shí)序和控制信號(hào)620。該控制解碼器605解碼編程時(shí)序和控制信號(hào)610、 擦除時(shí)序和控制信號(hào)615以及讀取時(shí)序和控制信號(hào)620以建立NOR閃存組件500的操作。 該行電壓控制電路550包括一地址解碼器(address decoder,ADDR DCDR) 625，用于接收和 解碼一地址信號(hào)630，以提供待被編程操作、擦除操作或者讀取操作的被選擇雙晶體管浮柵 NMOS NOR快閃單元510的位置。該位線選擇控制子電路551從控制解碼器605接收已被解碼的編程操作、擦除操 作和讀取操作的時(shí)序和控制信號(hào)，還從地址解碼器625接收已被解碼的地址。位線選擇控 制子電路551選擇位線選擇信號(hào)570a、*"、570n中的一個(gè)以啟動(dòng)位線選擇晶體管560a、···、 560η，以將已連接至NOR閃存組件500的本地的位線520a、520b、...、520n_l和520η連接 到相對(duì)應(yīng)的全域的位線52^1、…、525η。該源極線選擇控制子電路553從控制解碼器605接收已被解碼的編程操作、擦除 操作和讀取操作的時(shí)序和控制信號(hào)，還從地址解碼器625接收已被解碼的地址。該源極線 選擇控制子電路553選擇源極線選擇信號(hào)575a、…、575η中的一個(gè)以啟動(dòng)源極線選擇晶體 管565a、…、565η，以將已連接至NOR閃存組件500的本地的源極線530a、530b、...、530n_l 和530η連接到相對(duì)應(yīng)的全域的源極線M0a、…、540η。該字符線電壓控制子電路552包括一編程電壓產(chǎn)生器635、一擦除電壓產(chǎn)生器 640、一讀取電壓產(chǎn)生器645和一行選擇開關(guān)650。該編程電壓產(chǎn)生器635包括一脈沖增大 電壓產(chǎn)生器(Vrem) 636，以提供一從大約15. OV逐漸增大到大約+20. OV的脈沖電壓，從而可 以更精確穩(wěn)定地設(shè)置圖8中NMOS NAND浮柵晶體管51 和51 的臨界電壓值。第一實(shí)施例中，一正極編程電壓產(chǎn)生器(VreM+)637用于提供一大約+5. OV的電壓；第二實(shí)施例中，該 正極編程電壓產(chǎn)生器637則用于提供一大約+2. 5V的電壓，以防止圖8中未被選擇的NMOS NAND快閃浮柵晶體管51 和51 的編程操作被抑制。在第二實(shí)施例中，擦除和編程條件 如圖7a_圖7d所描述的被反轉(zhuǎn)。根據(jù)圖7a_圖7d中的電壓分配關(guān)系，負(fù)極編程電壓產(chǎn)生 器(VreM_)638提供大約-10. OV的負(fù)電壓以對(duì)圖8中未被選擇的NMOS NAND快閃浮柵晶體 管51 和51 進(jìn)行編程操作。一接地參考電壓源639用于使得所有位于一 NOR閃存組件 500之內(nèi)的雙NMOS NAND快閃浮柵晶體管51 和51 相互絕緣，以防止圖8中所述NMOS NAND快閃浮柵晶體管51 和51 中已建立的編程被損壞。該擦除電壓產(chǎn)生器640包括一正極擦除電壓產(chǎn)生器(VEKS+)642，用于提供必要的正 極電壓以擦除NOR非揮發(fā)性閃存組件500在第一實(shí)施例中未被選擇的字符線，從而防止圖8 中未被選擇的NMOS NAND快閃浮柵晶體管51 和51 中的編程被損壞。第二實(shí)施例中， 正極擦除電壓產(chǎn)生器642用于提供所需要的電壓以對(duì)圖8中的NMOS NAND快閃浮柵晶體管 51 和51 進(jìn)行擦除操作。在第一實(shí)施例中，該擦除電壓產(chǎn)生器640包括一負(fù)極擦除電壓 產(chǎn)生器(VEKS_)643，用于對(duì)圖8中NMOS NAND快閃浮柵晶體管51 和51 進(jìn)行擦除操作。 在第二實(shí)施例中，該未被選擇的字符線的電壓則被設(shè)定到接地參考電壓源644。為讀取單層單元數(shù)據(jù)，該讀取電壓產(chǎn)生器645包括一第一高讀取電壓產(chǎn)生器 (Vh) 646，該第一高讀取電壓產(chǎn)生器646用于提供必要的讀取電壓VH給圖8中NMOS NAND快 閃浮柵晶體管51 和51 的被選擇字符線控制柵。為讀取多層單元數(shù)據(jù)，該讀取電壓產(chǎn) 生器645還包括一第二和第三高讀取電壓產(chǎn)生器(Vm和Vhi) 647和648，該第二和第三高讀 取電壓產(chǎn)生器647和648分別用于提供必要的讀取電壓VHl和VH2給圖8中的NMOS NAND 快閃浮柵晶體管51 和51 的被選擇控制柵。該讀取電壓產(chǎn)生器645還提供一電壓源產(chǎn) 生器(Vdd) 649到圖8中的NMOS NAND快閃浮柵晶體管51 和51 的控制柵，以讀取單層 單元數(shù)據(jù)。該行電壓控制電路包括一行選擇開關(guān)，以傳輸編程電壓產(chǎn)生器635、擦除電壓產(chǎn)生 器640和讀取電壓產(chǎn)生器645的編程電壓、擦除電壓和讀取電壓到被選擇的字符線545a， 545b, ".,545m。參考圖10，其描述列電壓控制電路555。該列電壓控制電路555包括一控制解碼 器705，該控制解碼器705用于接收編程時(shí)序和控制信號(hào)710、擦除時(shí)序和控制信號(hào)715、讀 取時(shí)序和控制信號(hào)720。該控制解碼器705還用于對(duì)編程時(shí)序和控制信號(hào)710、擦除時(shí)序和 控制信號(hào)715、讀取時(shí)序和控制信號(hào)720進(jìn)行解碼，以對(duì)NOR閃存組件500進(jìn)行操作。該列 電壓控制電路555還包括一地址解碼器725，該地址解碼器725用于接收和解碼一地址信號(hào) 730,以提供選擇的雙晶體管浮柵NMOS NAND快閃單元510的地址，從而對(duì)其進(jìn)行編程、擦除 或讀取操作。該列電壓控制電路555還包括一編程電壓產(chǎn)生器735、一擦除電壓產(chǎn)生器740、 一讀取電壓產(chǎn)生器745及一列選擇開關(guān)750。該編程電壓產(chǎn)生器735包括一編程電壓源 (Vpgm) 736，第一實(shí)施例中，該編程電壓源736用于提供一大約+10. OV的編程抑制電壓給圖8 中未被選擇的NMOS NAND快閃浮柵晶體管51 和51 的漏極和源極，以抑制對(duì)該未被選 擇的NMOS NAND快閃浮柵晶體管51 和51 的編程操作。第二實(shí)施例中，在編程操作期 間，該編程電壓源736用于提供一大約+5. OV的電壓給圖8中被選擇的NMOS NAND快閃浮柵晶體管51 和51 的漏極。第一實(shí)施例中，在編程操作期間，一接地參考電壓源737還 被提供給圖8中被選擇的NMOS NAND快閃浮柵晶體管51 和51 的漏極和源極。對(duì)一些 圖8中未被選擇NMOS NAND快閃浮柵晶體管51 和51 ，該接地參考電壓源737還被提供 給未被選擇NMOS NAND快閃浮柵晶體管51 和515b，以抑制對(duì)其的編程操作。該擦除電壓產(chǎn)生器740包括一擦除電壓源(Veks) 742，該擦除電壓源742用于提供 必要的正極電壓，從而實(shí)現(xiàn)第一實(shí)施例中對(duì)NOR閃存組件500的擦除操作。圖8中未被選 擇的NMOS NAND快閃浮柵晶體管51 和51 的漏極和源極的電壓則被設(shè)定到接地參考電 壓源743。為讀取多層電位單元數(shù)據(jù)，該讀取電壓產(chǎn)生器745包括一適中的高讀取電壓源 (Vdd) 747，該適中的高讀取電壓源747用于提供必要的讀取電壓VHD給圖8中被選擇的NMOS NAND快閃浮柵晶體管51 和51 的漏極。為讀取單層單元數(shù)據(jù)，該讀取電壓產(chǎn)生器745 還包括一電壓源產(chǎn)生器，該電壓源產(chǎn)生器用于提供電壓給圖8中的NMOS NAND快閃浮柵晶 體管515a和515b的漏極。該列電壓控制電路555包括一列選擇開關(guān)750，該列選擇開關(guān)750用于將編程電壓 產(chǎn)生器735、擦除電壓產(chǎn)生器740和讀取電壓產(chǎn)生器745的編程電壓、擦除電壓和讀取電壓 傳送至被選擇的位線52fe、525b、...、525n以及源極線540a、540b、…、540η。圖Ila是圖如中NMOS NOR閃存單元400的各種實(shí)施例中單層電位編程電壓跟隨 感應(yīng)電路的示意圖。該示意圖描述在一列NMOS NAND快閃浮柵晶體管里的兩個(gè)NMOS NAND 快閃浮柵晶體管40 和40恥。該NAND快閃浮柵晶體管40 和40 中最上端的晶體管的 漏極415連接到本地的位線805之后透過位線選擇晶體管810被連接到全域位線815。該 全域位線815連接到圖8中的列電壓控制電路555。該位線選擇晶體管810的柵極連接到 圖8的位線選擇控制子電路551，以接收啟動(dòng)信號(hào)啟動(dòng)位線選擇晶體管810，從而使得最上 端的快閃浮柵晶體管40 的漏極415連接到電壓源VDD。最下端的NMOS NAND快閃浮柵晶體管40 的源極422連接到本地的源極線825。 該本地的源極線825透過源極線選擇晶體管830連接到全域的位線835。該全域的位線835 連接到圖10中的列電壓控制電路555中的感應(yīng)放大器755。該感應(yīng)放大器755包括一比 較電路850，該比較電路850的一端連接到全域的源極線835，另外一端連接到參考電壓源 855。該參考電壓源855的電壓被設(shè)定在代表邏輯“1”和邏輯“0”的臨界電壓之間。該源 極線選擇晶體管830的柵極連接到圖8中列電壓控制電路555中的源極線電壓控制子電路 5530該源極線電壓控制子電路553用于提供啟動(dòng)該源極線選擇晶體管830所必要的電壓， 從而將本地的源極線825連接到全域位線835，也就是NMOS NOR閃存單元400的源極422。 當(dāng)該NMOS NAND快閃浮柵晶體管40 和40 被啟動(dòng)時(shí)，其操作行為與電壓跟隨器相似。源 極線電容845的電壓等于電壓源減去NMOS NAND快閃浮柵晶體管40 或者40 的編程臨 界電壓(Vs = VDD-VtMSEL)。未被選擇的NMOS NAND快閃浮柵晶體管40 或者40 被驅(qū) 動(dòng)，其類似一電壓跟隨器。源極線電容845上的電壓等于電壓源減去被選擇的浮柵晶體管 405a或40 的編程臨界電壓(Vs = VDD-VtMSEL)。取決于該選擇的NMOS NAND快閃浮柵晶 體管40 或者40 的編程臨界電壓，該比較電路850的輸出電壓將代表編程臨界電壓所 代表的邏輯“1”或者邏輯“0”。參考圖11b，描述為了讀取NMOS NOR閃存單元400的單層編程的偏壓。為了讀取NMOS NAND快閃浮柵晶體管40 和40 中最上端晶體管的單層電位編程單元(SLC)儲(chǔ)存 值，第一字符線Wi) 450a的電壓被設(shè)定到電壓源VDD的電壓。該電壓源VDD的電壓為大 約+1. 8V或者大約+3. 0V。第二字符線450b的電壓則被設(shè)定到一大于+6. OV的較高 讀取電壓，以開啟NMOS NAND快閃浮柵晶體管40 。最上端的NMOS NAND快閃浮柵晶體管 405a的漏極的電壓透過本地的位線805和全域的位線815被設(shè)定到電壓源VDD的電壓。若 該NMOS NAND快閃浮柵晶體管40 被編程以具有第一臨界電壓VtO (從大約-0. 75V到大 約-0. 25V)，最下端的NMOS NAND快閃浮柵晶體管40 的源極422，也就是比較電路850的 第一輸入端的電壓值VSO大約等于電壓源VDD的電壓值。若浮柵晶體管40 被編程以具 有第二臨界電壓Vtl (大于+3. 0V)，該下端的NMOS NAND快閃浮柵晶體管40 的源極422， 也就是比較電路850的第一輸入端的電壓值VSl大約等于接地參考電壓(0.0V)的電壓值。 如此，該比較電路850的輸出端的邏輯值由最上端的NMOS NAND快閃浮柵晶體管40 所編 程的臨界電壓值指定。為了讀取該NMOS NAND快閃浮柵晶體管40 和40 中最下端的晶體管的SLC儲(chǔ) 存值，該第二字符線WLl 450b的電壓值被設(shè)定為電壓源VDD的電壓值。該第一字符線WLO 450a的電壓值被設(shè)定為一大于+6. OV的較高讀取電壓，以開啟該NMOS NAND快閃浮柵晶體 管40^1。最下端的NMOS NAND快閃浮柵晶體管40 的漏極的電壓透過最上端的NMOS NAND 快閃浮柵晶體管40 、全域的位線815和本地的位線805被設(shè)定為電壓源VDD。若最下端 的NMOS NAND快閃浮柵晶體管40 被編程以具有第一臨界電壓VtO (從大約-0. 75V到大 約-0. 25V)，最下端的NMOS NAND快閃浮柵晶體管40 的源極422，也就是比較電路850的 第一輸入端的電壓值VSO大約等于電壓源VDD的電壓值。由于該NMOS NAND快閃浮柵晶體 管40 的柵極電壓VDD小于Vtl，若NMOS NAND快閃浮柵晶體管40 被編程以具有第二臨 界電壓Vtl (大于+3. 0V)，最下端的NMOS NAND快閃浮柵晶體管的40 的源極422，也就是 比較電路850的第一輸入端的電壓值VSl大約等于接地參考電壓(0.0V)的電壓值。如此， 最下端的NMOS NAND快閃浮柵晶體管40 則處于一非傳導(dǎo)狀態(tài)，本地的位線805即無電壓 被傳遞到本地的源極線選擇晶體管830，故VSl =0V。如此，該比較電路850的輸出邏輯值 則由最下端的NMOS NAND快閃浮柵晶體管40 所編程的臨界電壓值指定。在匪OS NOR閃存單元400的一陣列中，若一匪OS NOR閃存單元400未被選擇讀 取而另一個(gè)NMOS NOR快閃記憶單元被選擇讀取時(shí)，該未被選擇的NMOS NOR閃存單元400 中的非被選擇的NMOS NAND快閃浮柵晶體管40 和40 的控制柵極的電壓被設(shè)定到接地 參考電壓，以關(guān)閉該電荷保存晶體管。圖Ilc是圖如中NMOS NOR閃存單元400的多層電位編程的電壓跟隨感應(yīng)電路的具體實(shí)施方式
的示意圖。如在圖Ila中所描述的一列NMOS NAND快閃浮柵晶體管，該示意 圖說明除全域的位線外，該兩NMOS NAND快閃浮柵晶體管40 和40 的電壓均被設(shè)定到 一第一較高的讀取電壓源VHD。在該具體實(shí)施例中，全域的位線835連接到圖10中的列電壓控制電路555中的感 應(yīng)放大器755。在該實(shí)施例中，該感應(yīng)放大器755包括三個(gè)比較電路860、870和880。該三 個(gè)比較電路860、870和880的每一個(gè)電路的第一輸入端均連接到全域的位線835，第二輸 入端連接到參考電壓源，其中第一比較電路860的第二輸入端連接到第一參考電壓源865 REFVO ；第二比較電路870的第二輸入端連接到第二參考電壓源875 REFVl ；第三比較電路
30880的第二輸入端連接到第三參考電壓源885 REFV2。該三個(gè)參考電壓源865、875和885的 電壓值設(shè)定在代表數(shù)據(jù)的邏輯值(“00”，“01”，“10”，“11”)的臨界電壓值之間。該源極線 選擇晶體管830的柵極連接到圖8中行電壓控制電路中的源極線電壓控制子電路553。該 源極線電壓控制子電路553用于提供必要的電壓，以使得該源極線選擇晶體管830連接到 本地的源極線825，也就是NMOS NOR閃存單元400的源極422連接到全域的位線835。當(dāng)該 NMOS NAND快閃浮柵晶體管40 和40 啟動(dòng)時(shí)，其類似一電壓跟隨器。在源極線電容845 上的電壓等于電壓源減掉被選擇的NMOS NAND快閃浮柵晶體管40 或40 的編程臨界電 壓(Vs = VDD-VtBEL)。該未被選擇的NMOS NAND快閃浮柵晶體管40 或40 被驅(qū)動(dòng)，以 使其具有最小的電壓降。根據(jù)選擇的NM0SNAND快閃浮柵晶體管40 或40 的編程臨界 電壓水平，該比較電路850的輸出電壓將以被編程臨界電壓代表數(shù)據(jù)邏輯值(“00”，“01”， “10”，“11”)。應(yīng)該注意的是，本實(shí)施例所描述的結(jié)構(gòu)適用于一個(gè)兩位多層單元?？梢岳斫?， 不脫于本發(fā)明精神，任何數(shù)目的數(shù)據(jù)邏輯值均可以被NMOS NAND快閃浮柵晶體管40 和 40 保存。圖Ild討論讀取NMOS NOR閃存單元400多層電位編程的偏壓。該第一字符線Wi) 450a的電壓被設(shè)定為第一較高讀取電壓VH0，以讀取該NMOS NAND快閃浮柵晶體管40 和 40 最上端的晶體管。該第一較高讀取電壓VHO大約為4. 0V。該第二字符線WLl 450b的 電壓被設(shè)定為一大于+7. OV的第二較高讀取電壓VH1，以開啟NMOS NAND快閃浮柵晶體管 40恥。該最上端的NMOS NAND快閃浮柵晶體管40 的漏極的電壓透過本地的位線805和 全域位線815被設(shè)定到一第三較高電壓源VHD ( > 4. 0V)。若NMOS NAND浮柵晶體管405a的電壓被設(shè)定為第一臨界電壓VtO (從大約-0. 75V 到大約-0. 25V)，則最下端的NMOS NAND快閃浮柵晶體管40 的源極422，也就是比較電路 850的第一輸入端的電壓VSO大約為第三高讀取電壓VHD。若NMOS NAND快閃浮柵晶體管 40 的電壓被編程以具有第二臨界電壓Vtl (大約+1. 0V)，最下端的NMOS NAND快閃浮柵晶 體管40 的源極422的電壓VS1，也就是比較電路850的第一輸入端的電壓為大約3. OV0 若NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第三臨界電壓Vt2 (大約2. 0V)，最 下端的NMOS NAND快閃浮柵晶體管40 的源極422的電壓VS2，也就是比較電路850的第 一輸入端的電壓大約為2. 0V。若NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第 二臨界電壓Vt3(大約+3. 0V)，最下端的NMOS NAND快閃浮柵晶體管40 的源極422的電 壓VS3，也就是比較電路850的第一輸入端的電壓大約為接地參考電壓(1.0V)。接著比較 電路850的輸出端設(shè)定由最上端的NMOS NAND快閃浮柵晶體管40 編程的臨界電壓所決 定的邏輯狀態(tài)。為了讀取該NMOS NAND快閃浮柵晶體管40 和40 中最下端的晶體管的多層電 位編程，該第二字符線WLl 450b的電壓被設(shè)定到VHD的電壓。該第一字符線Wi) 450a的 電壓被設(shè)定到一大于+6. OV的較高讀取電壓，以開啟該NMOS NAND快閃浮柵晶體管40fe。 被SLG[n]柵極控制的最下端的選擇晶體管的全域源極線的電壓GSL是透過最下端的NMOS NAND快閃浮柵晶體管40 、最上端的NMOS NAND快閃浮柵晶體管40 、本地的位線805、被 BLG[η]柵門控制的最上端選擇晶體管Msel、全域位線815而設(shè)定地。頂端和下端的選擇晶 體管的柵極電壓必須要耦合至高讀取電壓與臨界電壓之和(VHD+Vt)的水平，才能完全把 充足的VHD電壓從GBL傳遞到GSL。
若NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第一臨界電壓VtO (從 大約-0. 75V到大約-0. 25V)，最下端的NMOS NAND快閃浮柵晶體管40 的源極422的電 壓VS0，也就是比較電路850的第一輸入端的電壓大約等于一第三高讀取電壓源VHD。若該 NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第二臨界電壓Vtl (大約+1. 0V)，而且 VHD大約等于4. 0V,則最下端的NMOS NAND快閃浮柵晶體管40 的源極422的電壓VSl，也 就是比較電路850的第一輸入端的電壓大約等于3. 0V。若NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第三臨界電壓Vt2(大約2. 0V)，則最下端的NMOS NAND快閃浮柵晶體 管40 的源極422的電壓VS2，也就是比較電路850的第一輸入端的電壓大約為2. 0V。若 該NMOS NAND快閃浮柵晶體管40 的電壓被編程以具有第二臨界電壓Vt3 (大約+3. 0V)， 最下端的NMOS NAND快閃浮柵晶體管40 的源極422的電壓VS3，也是該比較電路850的 第一輸入端的電壓大約為1.0V。接著，比較電路850的輸出端設(shè)定由最下端的匪OS NAND 快閃浮柵晶體管40 所編程的臨界電壓所決定的邏輯狀態(tài)。在圖Ila和圖Ilc的NMOS NOR閃存單元400的讀取操作的兩個(gè)實(shí)施例中，圖4b_2 和圖如-2中的三重P井430連接到接地參考電壓(0. 0V)，深N井435則連接到電壓源VDD。在匪OS NOR閃存單元400的一陣列中，若一匪OS NOR閃存單元400未被選擇進(jìn) 行讀取操作，而另一個(gè)NMOS被選擇進(jìn)行讀取操作時(shí)，該未被選擇的NMOS NOR閃存單元400 中未被選擇的NMOS NAND快閃浮柵晶體管40 和40 的控制柵的電壓則被設(shè)定為接地參 考電壓，以關(guān)閉電荷保存晶體管。圖12a-圖12e是圖4a、4b-l、4b-2、4c_l和4c~2中雙晶體管浮柵NMOS NOR快閃 單元的擦除偏電壓表。參考圖12b-圖12e，該四個(gè)表格的擦除偏電壓用于提供一擦除條件 以使得圖4a、4b-l、4b-2、4c-l*k-2中漏極415、420和源極420、422之間的體內(nèi)區(qū)域通道 區(qū)43 和432b與控制柵42 或42 之間的電壓降在福勒-諾德海姆通道擦除期間被設(shè) 定為一大約+20. OV的電壓。圖12a中，被選擇的字符線450a或450b，也就是控制柵42 或42 的電壓被設(shè)定為一大約-10. OV的負(fù)極擦除電壓。該漏極415和420、源極420和 422、三重P井430和深N井435的電壓被設(shè)定為一大約+10. OV的正極擦除電壓。該未被 選擇的字符線450a或450b，也就是未被選擇的控制柵425a或42 的電壓則被設(shè)定為一大 約+10. OV的抑制擦除電壓。在圖12b中，該負(fù)極擦除電壓大約為-15. 0V，正極擦除電壓大約為+5. 0V，正極遮 蔽電壓大約為+5. 0V。在圖12c中，該負(fù)極擦除電壓大約為-20. 0V，正極擦除電壓大約為 0. 0V,正極抑制電壓大約為0. 0V。在圖12d中，電壓水平被反轉(zhuǎn)，該負(fù)極擦除電壓大約為 0. 0V，正極擦除電壓大約為+20. 0V。圖12a-圖12d中每一電壓產(chǎn)生一福勒-諾德海姆通道 穿隧效應(yīng)，以減少被選擇的NMOS NAND快閃浮柵晶體管40 或40 的臨界電壓。圖4a、圖4b_l、圖4b_2、圖如_1和圖4c_2中未被選擇的雙晶體管浮柵匪OS NAND 快閃單元不共享同一個(gè)三重P井430和深N井435。該未被選擇的字符線450a或450b，也 就是控制柵42 或42 、漏極415和420、源極420和422和三重P井430的電壓被設(shè)定 為大約等于接地參考電壓。該深N井435的電壓則被設(shè)定為電壓源極VDD的電壓。對(duì)于浮柵NMOS NAND快閃單元的一個(gè)陣列中的子陣列(經(jīng)常為512Kb或者4Kb的 區(qū)塊)，所述未被擦除的子陣列的深N井的電壓被設(shè)定為+20V，其字符線、漏極、源極和三重 P擴(kuò)散井的電壓則被設(shè)定為接地參考電壓。所述在不同深N擴(kuò)散井中未被選擇的子陣列的字符線、漏極、源極、三重P井和深N擴(kuò)散井的電壓則被設(shè)定為接地參考電壓。圖12e中討論另一擦除和編程臨界電壓被反轉(zhuǎn)時(shí)的擦除操作。在這種情況下，該 被選擇的字符線450a或450b，也就是控制柵42 或42 的電壓被設(shè)定為一大約+20. OV 的正極編程電壓。該控制柵42 或425b、漏極415和420、源極420和422、三重P井430 的電壓被設(shè)定為接地參考電壓(0.0V)。該深N井435的電壓被設(shè)定為電壓源的電壓。所 述設(shè)定擦除的臨界電壓到正極電壓的條件和設(shè)定編程的臨界電壓到負(fù)極電壓的條件如圖 7a-圖7d所示。圖13a和13b是對(duì)圖4a、圖4b_l、圖4b_2、圖如_1和圖如_2中雙晶體管浮柵NMOS NOR快閃單元進(jìn)行編程操作時(shí)的編程偏電壓表。在對(duì)圖4a、圖4b-l、圖仙-2、圖如-1和圖 4c-2中雙晶體管浮柵NMOS NAND快閃單元中被選擇的NMOS NAND快閃浮柵晶體管40 或 40 進(jìn)行編程操作之前，該單元必須如上面所述地被擦除。在如第8圖所示的一雙晶體管 浮柵NMOS NAND快閃單元的一陣列中，擦除操作是針對(duì)一頁或一區(qū)塊的單元進(jìn)行的。對(duì)圖4a、圖4b_l、圖4b_2、圖如_1和圖4c_2中被選擇的匪OS NAND快閃浮柵晶體 管40 或40 進(jìn)行編程操作時(shí)，該被選擇的字符線450a或450b，也就是控制柵42 或 425b的電壓被設(shè)定為一大約+15. OV至+20. OV的正極編程電壓。漏極415和420、源極420 和422、通道區(qū)43 和432b的電壓透過三重P井430被設(shè)定為接地參考電壓(0. 0V)。未 被選擇的NMOS NAND快閃浮柵晶體管40 或40 的字符線450a或450b與其控制柵42 或42 相連，以將其電壓設(shè)定為大約+5. OV的抑制編程電壓。如圖8中所示的一陣列內(nèi)， 位于被選擇的字符線450a或450b上的未被選擇的浮柵NMOS NAND快閃單元的漏極和源極 的電壓被設(shè)定為一從大約+7. OV到大約+10. OV的正極編程抑制電壓。如圖8中所示的一 陣列內(nèi)，具有正極抑制電壓的共享位線455a、45^和源極線460a、460b的未被選擇的浮柵 NMOS NAND快閃單元的字符線450a和450b的電壓被設(shè)定為+5. OV的正極抑制編程電壓。 所述字符線450a、450b或位線45如、45恥或源極線460a、460b中沒有與正極編程電壓或正 極編程抑制電壓相連的未被選擇浮柵NMOS NOR快閃單元的電壓則被設(shè)定為接地參考電壓 (0. 0V)?，F(xiàn)有技術(shù)已知，當(dāng)施加于控制柵42 或42 的正極編程電壓愈高，編程操作之后 的臨界電壓Vt也愈高。在編程操作期間，為了保持能精確控制NMOS NAND快閃單元的臨界 電壓，柵極被施加一從大約+15. OV到大約+16. OV的初始正極編程電壓。之后在每一次編 程操作時(shí)反復(fù)地小量遞增該正極編程電壓。上述的編程電壓適用于對(duì)單層電位單元或多層 電位單元進(jìn)行編程操作，其臨界電壓如圖6a-圖6d所示。隨著選擇的區(qū)塊中被選擇的編程單元的漏極電壓和浮動(dòng)源極的較佳固定的優(yōu)化 電壓逐漸小量的增加負(fù)柵極電壓，這是反復(fù)的編程操作和編程檢驗(yàn)步驟。例如，漏極(本地 的BL)電壓被耦和到固定的+5V且本地的SL處于浮動(dòng)狀態(tài)。圖8f為對(duì)選擇的單元MO進(jìn) 行編程操作的較佳偏壓條件。-IOV的柵極電壓施加于選擇的單元MO的Wi)上。該-IOV的 柵極電壓可以從-5V開始然后逐漸下降至-10V。換句話說，單元的電壓值Vt能精確地被控 制至期望的電壓值。參考圖13b，其描述如圖7a-圖7b所示的反轉(zhuǎn)編程和擦除條件的編程電壓。本實(shí) 施例中，選擇的NMOS NAND快閃浮柵晶體管40 或40 具有被設(shè)定到大約_10. OV的負(fù)編 程電壓的選擇的字符線450a或450b。漏極415和420的電壓逐漸下降到一大約+5. OV的 正漏極電壓。源極420的電壓則停止浮動(dòng)。該選擇的NMOS NOR快閃單元反復(fù)地被編程操作和被檢驗(yàn)，以使得在編程操作之后可精確地達(dá)到單元臨界電壓。本實(shí)施例中，編程條件是 基于福勒-諾德海姆邊界隧道編程操作。普遍的FN邊界編程操作被用于減少在編程之后 所選擇單元的電壓Vt0然而，被選擇的編程單元在FN邊界編程之后的最后電壓Vt —定要 為正值，以避免由于BL透過選擇的區(qū)塊中未被選擇的單元的滲漏而被誤讀。FN邊界發(fā)生在 本發(fā)明選擇的區(qū)塊中所選擇的NAND單元的漏極點(diǎn)和柵極點(diǎn)之間的邊界處。另外，負(fù)極編程電壓可以從大約-7. OV逐漸增加到大約-10. Ov。中間的正極漏極 電壓被固定在大約+5. 0V。本實(shí)施例中，每一反復(fù)步驟以大約0. 3V逐漸增大該負(fù)極編程電 壓。將未被選擇的字符線450a或450b的電壓設(shè)定到一大約+2. 5V的正極抑制電壓， 以抑制該未被選擇的NMOS NAND快閃浮柵晶體管40 或40 不被編程操作。該未被選擇 的NMOS NAND快閃浮柵晶體管40 或40 的漏極415和三重P井430的電壓被設(shè)定到接 地參考電壓(0. 0V)，該深N井435的電壓則被設(shè)定到電壓源VDD。該被選擇的浮柵NMOS NOR快閃單元的浮柵中的電子從浮柵44 或44 被驅(qū)逐。 因此被選擇的浮柵NMOS NOR快閃單元的臨界電壓能在單層單元和多層單元里十分精確地 被控制。圖14是應(yīng)用本發(fā)明形成一 NOR閃存組件的流程圖。浮柵晶體管的一陣列在一基 板上被形成(如方框905所示)。該浮柵晶體管被安排在一由行和列構(gòu)成的矩陣中。在一 列中串連連接至少兩個(gè)相鄰的浮柵晶體管，以形成一 NOR內(nèi)存單元的NAND串(方框910)。 在以NAND為基礎(chǔ)的NOR閃存單元的每一列中的最上端的浮柵晶體管的漏極連接到一相應(yīng) 的位線(方框915)。以NAND為基礎(chǔ)的NOR閃存單元的每一列中的最下端的浮柵晶體管的 源極連接到一相應(yīng)的源極線(方框920)。本地的位線透過一最上端的位線選擇晶體管被連接到一相應(yīng)的全域位線(方框 925)。該最上端的位線選擇晶體管的源極連接到本地的位線，該最上端的位線選擇晶體管 的漏極連接到全域位線。該本地的源極線透過一最下端的源極線選擇晶體管被連接到一相 應(yīng)的全域源極線(方框930)。該最下端的源極線選擇晶體管的源極連接到本地的源極線， 該最下端的源極線選擇晶體管的漏極連接到全域源極線。一位線柵極選擇控制線被連接到最上端的位線選擇晶體管的柵極(方框93 。一 源極線柵極選擇控制線被連接到下端的源極線選擇晶體管的柵極(方框940)。在以NAND為 基礎(chǔ)的NOR閃存陣列的每一行中，每一浮柵晶體管的控制柵極連接到一相應(yīng)的字符線(方 框94 。每一浮柵晶體管行中的每一字符線被連接到一字符線電壓控制器(方框950)，以 提供對(duì)以NAND為基礎(chǔ)的NOR閃存陣列進(jìn)行編程操作、擦除操作和讀取操作所需要的偏壓。 每一位線選擇控制線被連接到一位線選擇控制器(方框955)，以使得位線選擇晶體管可以 有選擇地連接一被選擇的本地的位線到一全域位線。同樣地，每一源極線選擇控制線被連 接到一源極線選擇控制器(方框960)，以使得源極線選擇晶體管可以有選擇地連接一被選 擇的本地的源極線到一全域源極線。每一全域位線和列位線被連接到一列電壓控制器(方框965)。如上所述，該字符 線電壓控制器和列電壓控制器用于提供適當(dāng)?shù)碾妷航o以NAND為基礎(chǔ)的NOR閃存單元，以對(duì) 該NOR閃存單元進(jìn)行編程操作、擦除操作和讀取操作。圖15是一以NAND為基礎(chǔ)的多晶體管浮柵NMOS NOR閃存陣列的一具體實(shí)施方式
的示意圖。在圖8以NAND為基礎(chǔ)的NM0SN0R閃存陣列中，每一浮柵匪OS NOR快閃單元包 括兩個(gè)浮柵晶體管。在圖15中，每一浮柵NMOS NOR快閃單元1005中浮柵晶體管1010a、 1010b、-UOlOn中的至少兩個(gè)相互串連連接，就如圖8所描述的雙晶體管串連的實(shí)施例。 最上端的浮柵晶體管IOlOa的漏極連接到本地的位線1015，最下端的浮柵晶體管IOlOn的 源極連接到本地的源極線1020。在以NAND為基礎(chǔ)的NMOS NOR閃存陣列里一相關(guān)的行上， 每一字符線1025a、1025b、…、1025η連接到浮柵晶體管1010a、1010b、...、1010n的控制 柵。單層單元在浮柵NMOS NOR快閃單元里所儲(chǔ)存的位數(shù)目是每一晶體管具有一位，如此浮 柵NMOS NOR快閃單元就可被指定為η位/n晶體管單元。在多層單元里，位數(shù)目取決于儲(chǔ) 存在每一浮柵晶體管1010a、1010b、-UOlOn中臨界電壓的數(shù)目。目前對(duì)NOR閃存組件技術(shù)的需求是讀取時(shí)間為大約20uS到大約IOOnS之間。晶 體管的數(shù)目確定了以NAND為基礎(chǔ)的NOR閃存單元的性能。例如圖4a、圖4b_l、圖4b_2、圖 4c-l和圖如-2中雙晶體管浮柵NMOS NOR快閃單元的實(shí)施例中，針對(duì)以從1( 到4( 容量 的NAND為基礎(chǔ)的匪OS NOR閃存陣列的讀取時(shí)間大約為100nS。另外，以1Mb到4Mb容量的 NAND為基礎(chǔ)的NMOS NOR閃存陣列的讀取時(shí)間為20ns到50ns。在一陣列中，隨機(jī)讀取操作 是以一字節(jié)(8位)、一字符(16位)或者一雙字符(32位)為單位進(jìn)行讀取操作；編程單 位是以一頁512字節(jié)或半頁256字節(jié)為單位進(jìn)行編程操作；擦除操作是以區(qū)段為單位執(zhí)行 (一小區(qū)段4K字節(jié)或一大區(qū)段64K字節(jié))。在其它實(shí)施例中，以NAND為基礎(chǔ)的NMOS NOR閃存單元有16個(gè)或32個(gè)晶體管相 串連。對(duì)一個(gè)容量從1( 到32( 的較長(zhǎng)的排列的陣列的讀取時(shí)間減少到大約20us。在該 實(shí)施例中，讀取操作是以半頁056字節(jié))或一頁(512字節(jié))的單位連續(xù)的讀取。同樣地， 編程操作的單位以全頁的512字節(jié)或半頁的256字節(jié)為單位進(jìn)行編程操作。擦除操作是以 一區(qū)段512字節(jié)χ 16(8K字節(jié))或512字節(jié)χ 32(16Κ字節(jié))為單位進(jìn)行擦除操作。在各實(shí)施例中，以NAND為基礎(chǔ)的浮柵NMOS NOR閃存單元如前所述可以包含任何 數(shù)目的晶體管。然而，為保證符合目前對(duì)浮柵NMOS NOR閃存單元性能的要求，一般在一以 NAND為基礎(chǔ)的浮柵NMOS NOR閃存單元中使用多達(dá)15個(gè)晶體管。如上所述，以NAND為基礎(chǔ)的NMOS NOR閃存單元包含浮柵晶體管，該浮柵晶體管用 于儲(chǔ)存電荷。在NOR閃存單元的每一 NAND串中以浮柵NMOS NOR閃存單元為基礎(chǔ)的NAND 均包括有S0N0S電荷擷取NAND晶體管。一包括以NAND為基礎(chǔ)的閃存單元陣列的集成電路可以包括一NAND閃存陣列和使 用本發(fā)明概念的以NAND為基礎(chǔ)的匪OS NOR閃存單元陣列。以NAND為基礎(chǔ)的匪OS NOR閃 存單元陣列可以更進(jìn)一步與易揮發(fā)性內(nèi)存結(jié)合以形成在單一集成電路上的記憶功能。更進(jìn) 一步，以NAND為基礎(chǔ)的匪OS NOR閃存單元可包括外圍的電路系統(tǒng)，以使以NAND為基礎(chǔ)的 NMOS NOR閃存單元適用于諸如編程邏輯組件(PLD)或現(xiàn)場(chǎng)可編程門陣列(FPGA)。綜上所述，本發(fā)明符合發(fā)明專利要件，故依法提出專利申請(qǐng)。以上所述僅為本發(fā)明 的較佳實(shí)施例，對(duì)于熟悉本領(lǐng)域的技術(shù)人員，在依本發(fā)明精神所作的等效修飾或變化，皆應(yīng) 涵蓋于以下權(quán)利要求保護(hù)范圍內(nèi)。
3權(quán)利要求
1.一種NOR非揮發(fā)性閃存電路，包括多個(gè)電荷保存晶體管串連成一 NAND串，其特征在于一最上端的電荷保存晶體管，其漏極連接到與所述串連的多個(gè)電荷保存晶體管有關(guān)的 一位線；一最下端的電荷保存晶體管，其源極連接到與所述串連的多個(gè)電荷保存晶體管有關(guān)的 一源極線；以及所述多個(gè)電荷保存晶體管的每一控制柵均連接到一字符線。
2.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，所述多個(gè)電荷保存晶體管 形成于一第一類導(dǎo)電型的井內(nèi)。
3.如權(quán)利要求2所述的NOR非揮發(fā)性閃存電路，其特征在于，該第一類導(dǎo)電型的井形成 于一第二類導(dǎo)電型的深井內(nèi)。
4.如權(quán)利要求3所述的NOR非揮發(fā)性閃存電路，其特征在于，該第二類導(dǎo)電型的深井形 成于一第一類導(dǎo)電型的基板中。
5.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，所述電荷保存晶體管采用 福勒-諾德海姆Fowler-Nordheim)穿隧效應(yīng)進(jìn)行編程操作和擦除操作。
6.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，通過在一被選擇的電荷 保存晶體管的控制柵和體內(nèi)區(qū)域之間以逐漸增加的方式施加一 +15. OV到+20. OV的編程 電壓，以將所述多個(gè)電荷保存晶體管中的一個(gè)被選擇的電荷保存晶體管編程為單層編程單兀。
7.如權(quán)利要求6所述的NOR非揮發(fā)性閃存電路，其特征在于，通過在所述多個(gè)電荷保存 晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一小于10. OV的 電壓，以抑制所述未被選擇的電荷保存晶體管。
8.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，該NOR閃存電路的布局要 求該NOR閃存電路的大小是制造NOR閃存電路的技術(shù)的最小的特性尺寸的四倍到六倍。
9.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，通過在被選擇的電荷保存 晶體管的體內(nèi)區(qū)域和控制柵之間施加一 +15. Ov到+20. OV的正極擦除電壓，以對(duì)該被選擇 的電荷保存晶體管進(jìn)行擦除操作。
10.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，通過在所述多個(gè)電荷 保存晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一 0. OV的偏 壓，以抑制所述未被選擇的電荷保存晶體管。
11.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，被編程為一單層編程單 元的所述多個(gè)電荷保存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該NOR閃存電路內(nèi)被選擇的電荷保存晶體管的漏極和柵極的電壓為電壓源的電壓；所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的柵極的電壓被設(shè)定為一第 一高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓與參考電壓源，該參考電壓源被設(shè)定 到2. 0V,以區(qū)分一在第一邏輯值的臨界電壓和一在第二邏輯值的臨界電壓。
12.如權(quán)利要求11所述的NOR非揮發(fā)性閃存電路，其特征在于，該第一高讀取電壓大于6.OV0
13.如權(quán)利要求11所述的NOR非揮發(fā)性閃存電路，其特征在于，該參考電壓源為2.OV0
14.如權(quán)利要求11所述的NOR非揮發(fā)性閃存電路，其特征在于，若NOR非揮發(fā)性閃存電 路未被選擇讀取操作，而當(dāng)另一 NOR非揮發(fā)性閃存電路被選擇讀取操作時(shí)，未被選擇的該 NOR閃存電路中的所述多個(gè)電荷保存晶體管中未被選擇的該電荷保存晶體管的控制柵的電 壓被設(shè)定為接地參考電壓，以關(guān)閉該電荷保存晶體管。
15.如權(quán)利要求1所述的NOR非揮發(fā)性閃存電路，其特征在于，被編程為一多層編程單 元的所述多個(gè)電荷保存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該被選擇的電荷保存晶體管的漏極和柵極的電壓為一中間的高電壓； 將所述多個(gè)電荷保存晶體管之內(nèi)所有未被選擇的電荷保存晶體管的柵極的電壓設(shè)定 為一第二高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和多個(gè)參考電壓源，以決定一臨界電 壓值用于代表儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)。
16.如權(quán)利要求15所述的NOR非揮發(fā)性閃存電路，其特征在于，該中間的高電壓是 +4. OV0
17.如權(quán)利要求15所述的NOR非揮發(fā)性閃存電路，其特征在于，該第二高讀取電壓大于7.OV0
18.如權(quán)利要求15所述的NOR非揮發(fā)性閃存電路，其特征在于，該參考電壓源被設(shè)定在 每一臨界電壓之間以區(qū)別儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)的臨界電壓。
19.如權(quán)利要求15所述的NOR非揮發(fā)性閃存電路，其特征在于，若NOR閃存電路未被選 擇讀取，而當(dāng)另一 NOR閃存電路被選擇讀取時(shí)，該未被選擇的NOR閃存電路中的所述多個(gè)電 荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓被設(shè)定到接地參考電壓，以關(guān) 閉該電荷保存晶體管。
20.一種NOR非揮發(fā)性閃存組件，包括一包括多個(gè)NOR非揮發(fā)性閃存電路的陣列，該陣列被安排成行和列，其特征在于，每一 非揮發(fā)性閃存電路包括每一列內(nèi)的多個(gè)電荷保存晶體管被串連接成一 NAND串；每一NOR閃存電路中最上端的電荷保存晶體管的漏極連接到與每一NOR閃存電路所在 的列相對(duì)應(yīng)的一本地的位線；每一NOR閃存電路中最下端的電荷保存晶體管的源極連接到與每一NOR閃存電路所在 的列相對(duì)應(yīng)的一本地的源極線；以及每一行上的電荷保存晶體管的每一控制柵共同地連接到一字符線。
21.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，該位線和源極線與該 NOR非揮發(fā)性閃存電路所在的列相對(duì)應(yīng)并且是平行的。
22.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，還包含一列電壓控制電 路，用于提供控制信號(hào)到與每一列電荷保存晶體管相對(duì)應(yīng)的本地的位線和源極線。
23.如權(quán)利要求22所述的NOR非揮發(fā)性閃存組件，其特征在于，每一本地的位線透過一位線選擇晶體管連接到多個(gè)全域位線中之一。
24.如權(quán)利要求23所述的NOR非揮發(fā)性閃存組件，其特征在于，每一本地的源極線透過 一源極線選擇晶體管連接到多個(gè)全域源極線中之一。
25.如權(quán)利要求M所述的NOR非揮發(fā)性閃存組件，其特征在于，該全域位線和全域源極 線連接到該列電壓控制電路，以傳輸控制信號(hào)到被選擇的本地的位線和被選擇的本地的源 極線，用于對(duì)NOR非揮發(fā)性閃存電路中被選擇的電荷保存晶體管進(jìn)行讀取操作、編程操作 和擦除操作。
26.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，還包含一行電壓控制電 路，用于提供控制信號(hào)到與每一行電荷保存晶體管相對(duì)應(yīng)的字符線。
27.如權(quán)利要求沈所述的NOR非揮發(fā)性閃存組件，其特征在于，該行控制電路傳輸控制 信號(hào)到字符線，以對(duì)該NOR非揮發(fā)性閃存電路中被選擇的電荷保存晶體管進(jìn)行讀取操作、 編程操作和擦除操作。
28.如權(quán)利要求25所述的NOR非揮發(fā)性閃存組件，其特征在于，還包含一位線選擇控制電路，連接本地的位線選擇晶體管的柵極；以及源極線選擇晶體管，所述源極線選擇晶體管連接到每一本地的位線。
29.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，該行控制電路用于傳輸 字符線控制信號(hào)到字符線，以對(duì)該NOR非揮發(fā)性閃存電路中被選擇的電荷保存晶體管進(jìn)行 讀取操作、編程操作和擦除操作，該行控制電路還用于分別傳輸位線選擇信號(hào)及源極線選 擇信號(hào)到被選擇的位線選擇晶體管以及被選擇的源極線晶體管，以將位線和源極線控制信 號(hào)從列電壓控制電路傳輸?shù)奖贿x擇的本地的位線和被選擇的本地的源極線。
30.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，所述多個(gè)電荷保存晶體 管采用一福勒-諾德海姆穿隧效應(yīng)進(jìn)行編程操作和擦除操作。
31.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，通過在所述多個(gè)電荷保 存晶體管中一被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一 +15. OV到+20. OV 的編程電壓，以將該被選擇的電荷保存晶體管編程為單層編程單元。
32.如權(quán)利要求31所述的NOR非揮發(fā)性閃存組件，其特征在于，通過在所述多個(gè)電荷 保存晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一小于10. OV 的電壓，以抑制所述未被選擇的電荷保存晶體管。
33.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，該NOR閃存電路布局要 求該NOR閃存電路的大小是制造NOR閃存電路技術(shù)的最小的特性尺寸的四倍到六倍。
34.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，通過在被選擇的電荷保 存晶體管的體內(nèi)區(qū)域和控制柵之間施加一 +15. OV到+20. OV的正極擦除電壓，以對(duì)該被選 擇的電荷保存晶體管進(jìn)行擦除操作。
35.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，通過在所述多個(gè)電荷保 存晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一 0. OV偏壓， 以抑制所述未被選擇的電荷保存晶體管。
36.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，被編程為一單層編程單 元的所述多個(gè)電荷保存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該NOR閃存電路內(nèi)被選擇的電荷保存晶體管的漏極和柵極的電壓為電壓源的電壓；將所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的柵極的電壓設(shè)定到第一 高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和參考電壓源，其中該參考電壓源被 設(shè)定到2. 0V,以區(qū)分一在第一邏輯值的臨界電壓和一在第二邏輯值的臨界電壓。
37.如權(quán)利要求36所述的NOR非揮發(fā)性閃存組件，其特征在于，該第一高讀取電壓大于6.OV0
38.如權(quán)利要求36所述的NOR非揮發(fā)性閃存組件，其特征在于，該參考電壓源為2.OV0
39.如權(quán)利要求36所述的NOR非揮發(fā)性閃存組件，其特征在于，字符線及未被選擇的 NOR閃存電路的多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓被設(shè) 定到接地參考電壓，以關(guān)閉電荷保存晶體管。
40.如權(quán)利要求20所述的NOR非揮發(fā)性閃存組件，其特征在于，被編程為一多層編程單 元的所述多個(gè)電荷保存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該被選擇的電荷保存晶體管的漏極和柵極的電壓為一中間的高電壓； 將所述電荷保存晶體管之內(nèi)所有未被選擇的電荷保存晶體管的柵極的電壓設(shè)定為一 第二高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和多個(gè)參考電壓源，以決定一臨界電 壓值用于代表儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)。
41.如權(quán)利要求40所述的NOR非揮發(fā)性閃存組件，其特征在于，該中間的高電壓是 +4. OV0
42.如權(quán)利要求40所述的NOR非揮發(fā)性閃存組件，其特征在于，該第二高讀取電壓大于7.OV0
43.如權(quán)利要求40所述的NOR非揮發(fā)性閃存組件，其特征在于，該參考電壓源被設(shè)定在 每一臨界電壓之間以區(qū)別儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)的臨界電壓。
44.如權(quán)利要求40所述的NOR非揮發(fā)性閃存組件，其特征在于，字符線及未被選擇的 NOR閃存電路的所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓被 設(shè)定到接地參考電壓，以關(guān)閉電荷保存晶體管。
45.一種形成NOR非揮發(fā)性閃存組件的方法，包括以下步驟 提供一基板；以及將多個(gè)NOR非揮發(fā)性閃存電路形成一包括行和列的陣列，其特征在于，所述NOR非揮發(fā) 性閃存電路的形成包括如下步驟形成多個(gè)電荷保存晶體管，而所述電荷保存晶體管放置成列和行； 串連列中的多個(gè)電荷保存晶體管以形成一 NAND串；連接每一NOR閃存電路中最上端的電荷保存晶體管的漏極到與每一NOR閃存電路所在 的列相對(duì)應(yīng)的一本地的位線；連接每一NOR閃存電路中最下端的電荷保存晶體管的源極到與每一NOR閃存電路所在 的列相對(duì)應(yīng)的一本地的源極線；以及連接每一行上的所述電荷保存晶體管的每一控制柵到一字符線。
46.如權(quán)利要求45所述的方法，其特征在于，還包括將每一列中NOR非揮發(fā)性閃存電路與所述的位線和源極線相關(guān)聯(lián)；以及將位線和源極線平行設(shè)置。
47.如權(quán)利要求45所述的方法，其特征在于，該NOR閃存電路布局要求該NOR閃存電路 的大小是制造NOR閃存電路技術(shù)的最小的特性尺寸的四倍到六倍。
48.如權(quán)利要求45所述的方法，其特征在于，還包括形成一列電壓控制電路；以及連接該列電壓控制電路，以提供控制信號(hào)到與每一列電荷保存晶體管相對(duì)應(yīng)的本地的 位線和源極線。
49.如權(quán)利要求48所述的方法，其特征在于，還包括將每一本地的位線透過一位線選擇晶體管連接到多個(gè)全域位線中之一。
50.如權(quán)利要求45所述的方法，其特征在于，還包括將每一本地的源極線透過一源極線選擇晶體管連接到多個(gè)全域源極線中之一。
51.如權(quán)利要求46所述的方法，其特征在于，還包括將全域位線和全域源極線連接到列電壓控制電路，以傳輸控制信號(hào)到被選擇的本地的 位線和被選擇的本地的源極線，用于對(duì)NOR閃存電路中被選擇的電荷保存晶體管進(jìn)行讀取 操作、編程操作以及擦除操作。
52.如權(quán)利要求46所述的方法，其特征在于，還包括形成一行電壓控制電路。
53.如權(quán)利要求52所述的方法，其特征在于，還包括連接該行電壓控制電路，以提供至少一控制信號(hào)到與每一行電荷保存晶體管相對(duì)應(yīng)的 字符線。
54.如權(quán)利要求52所述的方法，其特征在于，還包括連接本地的位線所選擇的晶體管的柵極和本地的源極線所選擇的與每一本地的位線 相連的晶體管的柵極。
55.如權(quán)利要求M所述的方法，其特征在于，還包括從該行電壓控制電路傳輸信號(hào)到字符線，以對(duì)NOR非揮發(fā)性閃存電路中被選擇的電荷 保存晶體管進(jìn)行讀取操作、編程操作和擦除操作。
56.如權(quán)利要求55所述的方法，其特征在于，還包括從該行控制電路傳輸選擇控制信 號(hào)到被選擇的位線選擇晶體管和被選擇的源極線選擇晶體管，用于把位線和源極線控制信 號(hào)從列電壓控制電路傳輸?shù)奖贿x擇的本地的位線和被選擇的本地的源極線。
57.如權(quán)利要求45所述的方法，其特征在于，所述多個(gè)電荷保存晶體管應(yīng)用一福勒-諾 德海姆穿隧效應(yīng)進(jìn)行編程操作和擦除操作。
58.如權(quán)利要求45所述的方法，其特征在于，通過在所述多個(gè)電荷保存晶體管中一 被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間以逐漸增加的方式施加一 +15. OV到 +20. OV的編程電壓，以將該被選擇的電荷保存晶體管編程為單層編程單元。
59.如權(quán)利要求45所述的方法，其特征在于，通過在所述多個(gè)電荷保存晶體管中其它 未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間施加一小于10. OV的編程抑制電壓，以抑制所述未被選擇的電荷保存晶體管。
60.如權(quán)利要求45所述的方法，其特征在于，通過在被選擇的電荷保存晶體管的體內(nèi) 區(qū)域和控制柵之間施加一 +15. Ov到+20. OV的負(fù)極擦除電壓，以對(duì)該被選擇的電荷保存晶 體管進(jìn)行擦除操作。
61.如權(quán)利要求45所述的方法，其特征在于，通過在所述多個(gè)電荷保存晶體管中其它 未被選擇的電荷保存晶體管控制柵和體內(nèi)區(qū)域之間施加一 0. OV的偏壓，以抑制所述未被 選擇的電荷保存晶體管。
62.如權(quán)利要求45所述的方法，其特征在于，被編程為一單層編程單元的多個(gè)電荷保 存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該NOR閃存電路內(nèi)被選擇的電荷保存晶體管的漏極和柵極的電壓為電壓源的電壓；所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的柵極的電壓被設(shè)定為一第 一高讀取電壓；以及比較電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和一參考電壓源，該參考電壓源被設(shè)定 到2. 0V,以區(qū)分一在第一邏輯值的臨界電壓和一在第二邏輯值的臨界電壓。
63.如權(quán)利要求62所述的方法，其特征在于，該第一高讀取電壓大于6.0V。
64.如權(quán)利要求62所述的方法，其特征在于，該參考電壓源為2.0V。
65.如權(quán)利要求62所述的方法，其特征在于，字符線及未被選擇的NOR閃存電路的多個(gè) 電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓被設(shè)定到接地參考電壓，以 關(guān)閉電荷保存晶體管。
66.如權(quán)利要求45所述的方法，其特征在于，被編程為一多層編程單元的多個(gè)電荷保 存晶體管中所選擇的電荷保存晶體管通過以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該被選擇的電荷保存晶體管的漏極和柵極的電壓為一中間的高電壓；在多個(gè)電荷保存晶體管之內(nèi)所有未被選擇的電荷保存晶體管的柵極電壓設(shè)定到第二 高讀取電壓；以及比較電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和多個(gè)參考電壓源，以決定一臨界電壓 值用于代表儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)。
67.如權(quán)利要求66所述的方法，其特征在于，該標(biāo)準(zhǔn)的高電壓是+4.0V。
68.如權(quán)利要求66所述的方法，其特征在于，該第二高讀取電壓大于7.0V。
69.如權(quán)利要求66所述的方法，其特征在于，該參考電壓源被設(shè)定在每一臨界電壓之 間，以區(qū)別儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)的臨界電壓。
70.如權(quán)利要求66所述的方法，其特征在于，字符線及未被選擇的NOR閃存電路的多個(gè) 電荷保存晶體管中未被選擇的電荷保存晶體管的控制柵的電壓被設(shè)定到接地參考電壓，以 關(guān)閉該電荷保存晶體管。
71.一種集成電路裝置，其特征在于，包括一包括多個(gè)NAND非揮發(fā)性閃存電路的陣列，每一 NAND非揮發(fā)性閃存電路包括多個(gè)電荷保存晶體管，排列成行和列，其中每一列上的電荷保存晶體管以串連成一NAND串，每一 NAND串有一上端選擇晶體管和一下端選擇晶體管；一包括多個(gè)NOR非揮發(fā)性閃存電路的陣列，其中每一 NOR非揮發(fā)性閃存電路包括多個(gè)電荷保存晶體管，排列成行和列，其中每一列上的電荷保存晶體管構(gòu)成至少一組 且每組電荷保存晶體管串連成一 NAND串；其中每一 NOR閃存電路中最上端的電荷保存晶體管的漏極連接到每一 NOR閃存電路所 在的列中相對(duì)應(yīng)的一本地的位線；其中每一 NOR閃存電路中最下端的電荷保存晶體管的源極連接到每一 NOR閃存電路所 在的列中相對(duì)應(yīng)的一本地的源極線；以及其中每一行上的多個(gè)電荷保存晶體管中的每一控制柵連接到一字符線。
72.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，其中位線和源極線與NOR非揮發(fā)性閃存電路所在的列相對(duì)應(yīng)并且是平行的。
73.如權(quán)利要求71所述的集成電路裝置，其特征在于，每一NOR非揮發(fā)性閃存電路包括 一列電壓控制電路，用于提供控制信號(hào)到與每一列中電荷保存晶體管相對(duì)應(yīng)的本地的位線 和源極線。
74.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，每一本地的位線透過一位線選擇晶體管連接到多個(gè)全域位線中之一。
75.如權(quán)利要求74所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，每一本地的源極線透過一源極線選擇晶體管連接到多個(gè)全域源極線中之一。
76.如權(quán)利要求75所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，全域位線和全域源極線連接到列電壓控制電路，以傳輸控制信號(hào)到被選擇的本地的位 線和被選擇的本地的源極線，用于對(duì)NOR非揮發(fā)性閃存電路中被選擇的電荷保存晶體管執(zhí) 行讀取操作、編程操作和擦除操作。
77.如權(quán)利要求74所述的集成電路裝置，其特征在于，每一NOR非揮發(fā)性閃存電路包括 一行電壓控制電路，用于提供控制信號(hào)到與每一行電荷保存晶體管相對(duì)應(yīng)的字符線。
78.如權(quán)利要求77所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該行控制電路傳輸信號(hào)到字符線，以對(duì)NOR非揮發(fā)性閃存電路中被選擇的電荷保存晶 體管執(zhí)行讀取操作、編程操作和擦除操作。
79.如權(quán)利要求78所述的集成電路裝置，其特征在于，每一NOR非揮發(fā)性閃存電路還包 括一位線選擇控制電路，該位線選擇控制電路連接所有本地的位線選擇晶體管的柵極，多 個(gè)源極線選擇晶體管則連接到每一本地的位線。
80.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，行控制電路傳輸字符線控制信號(hào)到字符線，以對(duì)NOR非揮發(fā)性閃存電路中被選擇的電 荷保存晶體管執(zhí)行讀取操作、編程操作和擦除操作，該行控制電路還分別傳輸位線選擇信 號(hào)和源極線選擇信號(hào)到被選擇的位線選擇晶體管和被選擇的源極線晶體管，以將位線和源 極線控制信號(hào)從列電壓控制電路傳輸?shù)奖贿x擇的本地的位線和被選擇本地的源極線。
81.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，所述多個(gè)電荷保存晶體管采用一(福勒-諾德海姆)Fowler-Nordheim穿隧效應(yīng)進(jìn)行編 程操作和擦除操作。
82.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路中，通過在多個(gè)電荷保存晶體管中一被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之間以 逐漸增加的方式施加一 +15. OV到+20. OV的編程電壓，以將該電荷保存晶體管編程為單層編程單元。
83.如權(quán)利要求82所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，通過在多個(gè)電荷保存晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū)域之 間施加一小于10. OV的編程抑制電壓，以抑制所述未被選擇的電荷保存晶體管。
84.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該NOR閃存電路布局要求該NOR閃存電路的大小是制造NOR閃存電路技術(shù)的最小的特 性尺寸的四倍到六倍。
85.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，通過在被選擇的電荷保存晶體管的體內(nèi)區(qū)域和控制柵之間施加一 +15. OV到+20. OV的 負(fù)極擦除電壓，以對(duì)該被選擇的電荷保存晶體管進(jìn)行擦除操作。
86.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，通過在所述多個(gè)電荷保存晶體管中其它未被選擇的電荷保存晶體管的控制柵和體內(nèi)區(qū) 域之間施加一 0. OV的偏壓，以抑制所述未被選擇的電荷保存晶體管。
87.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，多個(gè)電荷保存晶體管中被編程為一單層編程單元的所選擇的電荷保存晶體管通過以下 步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該NOR閃存電路內(nèi)被選擇的電荷保存晶體管的漏極和柵極的電壓為電壓源的電壓；該多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的柵極的電壓被設(shè)定為一第一 高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和參考電壓源，該參考電壓源被設(shè)定 到2. 0V,以區(qū)分一在第一邏輯值的臨界電壓和一在第二邏輯值的臨界電壓。
88.如權(quán)利要求87所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該第一高讀取電壓大于6. 0V。
89.如權(quán)利要求87所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該參考電壓源的電壓為2. 0V。
90.如權(quán)利要求87所述的集成電路裝置，其特征在于，字符線及未被選擇的NOR閃存電 路的所述電荷保存晶體管中未被選擇的電荷保存晶體管的多個(gè)控制柵的電壓被設(shè)定到接 地參考電壓，以關(guān)閉電荷保存晶體管。
91.如權(quán)利要求71所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，其中被編程為一多層編程單元的多個(gè)電荷保存晶體管中所選擇的電荷保存晶體管通過 以下步驟被讀取連接源極線到一電壓跟隨感應(yīng)電路；設(shè)定該被選擇的電荷保存晶體管的漏極和柵極的電壓為一中間的高電壓； 將多個(gè)電荷保存晶體管之內(nèi)所有未被選擇的電荷保存晶體管的柵極的電壓設(shè)定為一 第二高讀取電壓；以及比較該電壓跟隨感應(yīng)電路中在源極線產(chǎn)生的電壓和多個(gè)參考電壓源，以決定一臨界電 壓值用于代表儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)。
92.如權(quán)利要求91所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該中間的高電壓為+4. 0V。
93.如權(quán)利要求91所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該第二高讀取電壓大于7. 0V。
94.如權(quán)利要求91所述的集成電路裝置，其特征在于，在每一NOR非揮發(fā)性閃存電路 中，該參考電壓源被設(shè)定在每一臨界電壓之間以區(qū)別儲(chǔ)存于電荷保存晶體管內(nèi)的數(shù)據(jù)的臨 界電壓。
95.如權(quán)利要求91所述的集成電路裝置，其特征在于，字符線及未被選擇的NOR閃存電 路的所述多個(gè)電荷保存晶體管中未被選擇的電荷保存晶體管的多個(gè)控制柵的電壓被設(shè)定 到接地參考電壓，以關(guān)閉電荷保存晶體管。
全文摘要
一種NOR非揮發(fā)性閃存組件具有NAND非揮發(fā)性閃存組件的存儲(chǔ)單元尺寸小且低電流編程過程以及NOR非揮發(fā)性閃存組件的快速，異步隨機(jī)存取。該NOR非揮發(fā)性閃存組件包括一由NOR非揮發(fā)性閃存電路組成的陣列。每個(gè)NOR閃存電路包括多個(gè)電荷保存晶體管串連成一NAND串。其中最上端的電荷保存晶體管的漏極連接到與串連的電荷保存晶體管相關(guān)的位線，最下端的電荷保存晶體管的源極連接到與該電荷保存晶體管相關(guān)的源極線。每一列上的每個(gè)電荷保存晶體管的控制柵一起連接到一字符線。所述電荷保存晶體管的編程和擦除操作依照一福勒-諾德海姆(Fowler-Nordheim)隧穿過程處理。
文檔編號(hào)G11C16/04GK102067235SQ200980122962
公開日2011年5月18日 申請(qǐng)日期2009年5月7日 優(yōu)先權(quán)日2008年5月7日
發(fā)明者曹興亞, 李武開, 許富菖 申請(qǐng)人:奈米閃芯積體電路有限公司