本發(fā)明公開(kāi)了用于嵌入式閃存裝置內(nèi)的改進(jìn)的通電次序的系統(tǒng)和方法。

背景技術(shù)：

使用浮柵來(lái)在其上存儲(chǔ)電荷的閃存單元以及形成于半導(dǎo)體襯底中的此類非易失性存儲(chǔ)器單元的存儲(chǔ)器陣列，在現(xiàn)有技術(shù)中是眾所周知的。通常，此類浮柵存儲(chǔ)器單元一直是分裂柵類型或疊柵類型的。

圖1中示出一種現(xiàn)有技術(shù)的非易失性存儲(chǔ)器單元10。分裂柵超快閃(SuperFlash,SF)存儲(chǔ)器單元10包括第一導(dǎo)電類型(諸如P型)的半導(dǎo)體襯底1。襯底1具有表面，在該表面上形成第二導(dǎo)電類型(諸如N型)的第一區(qū)2(也稱為源極線SL)。同樣屬于第二導(dǎo)電類型(諸如N型)的第二區(qū)3(也稱為漏極線)形成在襯底1的該表面上。第一區(qū)2和第二區(qū)3之間是溝道區(qū)4。位線(BL)9連接到第二區(qū)3。字線(WL)8(也稱為選擇柵)被定位在溝道區(qū)4的第一部分上方并與其絕緣。字線8幾乎不與或完全不與第二區(qū)3重疊。浮柵(FG)5在溝道區(qū)4的另一部分上方。浮柵5與該另一部分絕緣，并與字線8相鄰。浮柵5還與第一區(qū)2相鄰。耦合柵(CG)7(也稱為控制柵)位于浮柵5上方并與其絕緣。擦除柵(EG)6在第一區(qū)2上方并與浮柵5和耦合柵7相鄰，且與浮柵和耦合柵絕緣。擦除柵6也與第一區(qū)2絕緣。

現(xiàn)有技術(shù)的非易失性存儲(chǔ)器單元10的擦除和編程的一個(gè)示例性操作如下。通過(guò)福勒-諾德海姆隧穿機(jī)制(Fowler-Nordheim tunneling mechanism)，借助在擦除柵EG 6上施加高電壓而使其他端子等于零伏來(lái)擦除單元10。電子從浮柵FG 5隧穿到擦除柵EG 6中，導(dǎo)致浮柵FG 5帶正電，從而打開(kāi)處于讀取狀態(tài)的單元10。所得的單元擦除狀態(tài)被稱為‘1’狀態(tài)。通過(guò)在擦除柵EG 6上施加正電壓Vegp、在耦合柵CG 7上施加負(fù)電壓Vcgn，并使其他端子等于零伏，得到擦除的另一個(gè)實(shí)施例。負(fù)電壓Vcgn負(fù)耦合浮柵FG 5，因此擦除操作所需的正電壓Vcgp較小。電子從浮柵FG 5隧穿到擦除柵EG 6中，導(dǎo)致浮柵FG 5帶正電，從而打開(kāi)處于讀取狀態(tài)(單元狀態(tài)‘1’)的單元10?；蛘撸志€WL 8(Vwle)和源極線SL 2(Vsle)可以為負(fù)，以進(jìn)一步降低擦除柵FG 5上用于擦除操作所需的正電壓。本例中負(fù)電壓Vwle和Vsle的幅值小到不足以使p/n結(jié)正向偏置。通過(guò)源極側(cè)熱電子編程機(jī)制，借助在耦合柵CG 7上施加高電壓、在源極線SL 2上施加高電壓、在擦除柵EG 6上施加中等電壓以及在位線BL 9上施加編程電流，來(lái)對(duì)單元10編程。流經(jīng)字線WL 8與浮柵FG 5之間的間隙的一部分電子獲得足夠的能量而注入浮柵FG 5之中，導(dǎo)致浮柵FG 5帶負(fù)電，從而關(guān)閉處于讀取狀態(tài)的單元10。所得的單元編程狀態(tài)被稱為‘0’狀態(tài)。

可在編程中，通過(guò)在位線BL 9上施加抑制電壓來(lái)抑制單元10(例如，如果將要對(duì)與單元10位于同一行中的另一單元進(jìn)行編程，但不對(duì)單元10進(jìn)行編程)。分裂柵閃存操作和各種電路在Hieu Van Tran等人的標(biāo)題為“Sub VoltFlash Memory System”(亞電壓閃存系統(tǒng))的美國(guó)專利No.7,990,773，以及HieuVan Tran等人的標(biāo)題為“Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems”(包括嵌入式本地和全局基準(zhǔn)單元和系統(tǒng)的非易失性存儲(chǔ)器單元陣列)的美國(guó)專利No.8,072,815中有所描述，所述專利以引用方式并入本文。

圖2示出了二維現(xiàn)有技術(shù)閃存系統(tǒng)的典型現(xiàn)有技術(shù)架構(gòu)。管芯12包括：用于存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器陣列15和存儲(chǔ)器陣列20，存儲(chǔ)器陣列任選地利用如圖1中的存儲(chǔ)器單元10；用于使管芯12的其他部件通常與焊線(未示出)之間能夠電連通的墊35和墊80，所述焊線繼而連接到用于從封裝芯片外部觸及集成電路的引腳(未示出)或封裝凸塊或者用于互連到SOC(片上系統(tǒng))上的其他宏的宏接口引腳(未示出)；用于為系統(tǒng)提供正負(fù)電壓源的高電壓電路75；用于提供諸如冗余和內(nèi)建自測(cè)試的各種控制功能的控制邏輯70；模擬電路65；分別用于從存儲(chǔ)器陣列15和存儲(chǔ)器陣列20讀取數(shù)據(jù)的感測(cè)電路60和61；行譯碼器電路45和行譯碼器電路46，分別用于訪問(wèn)存儲(chǔ)器陣列15和存儲(chǔ)器陣列20中的將要讀取或?qū)懭氲男校涣凶g碼器55和列譯碼器56，分別用于訪問(wèn)存儲(chǔ)器陣列15和存儲(chǔ)器陣列20的將要讀取或?qū)懭氲牧?；電荷泵電?0和電荷泵電路51，分別用于為存儲(chǔ)器陣列15和存儲(chǔ)器陣列20提供用于編程和擦除操作的升高電壓；由存儲(chǔ)器陣列15和存儲(chǔ)器陣列20共享的、用于讀取和寫(xiě)入(擦除/編程)操作的高電壓驅(qū)動(dòng)器電路30；存儲(chǔ)器陣列15在讀取和寫(xiě)入操作期間使用的高電壓驅(qū)動(dòng)器電路25，以及存儲(chǔ)器陣列20在讀取和寫(xiě)入(擦除/編程)操作期間使用的高電壓驅(qū)動(dòng)器電路26；以及位線抑制電壓電路40和位線抑制電壓電路41，分別用于取消選擇在存儲(chǔ)器陣列15和存儲(chǔ)器陣列20的寫(xiě)入操作期間不打算編程的位線。本領(lǐng)域的技術(shù)人員理解這些功能塊，并且圖2中所示的塊布局在現(xiàn)有技術(shù)中是已知的。

參考圖3，其中示出了現(xiàn)有技術(shù)嵌入式閃存系統(tǒng)100。嵌入式閃存系統(tǒng)100包括：電源管理單元101、微控制器單元核心102、外圍設(shè)備103(USBx、SPI、I2C、UART、ADC、DAC、PWM、MC、HMI)、SRAM 104、嵌入式閃存裝置105和電源總線106。如上所述，嵌入式閃存裝置105任選地可遵循圖1和圖2的設(shè)計(jì)。電源管理單元101產(chǎn)生在電源總線106上提供的多個(gè)電壓。在電源總線106上提供的電壓的三個(gè)示例是VDD、VDDCORE和VDDFLASH。VDD通常是相對(duì)高的(諸如2.5V)，VDDCore是相對(duì)低的(諸如1.2V)，并且VDDFLASH也是相對(duì)高的(諸如2.5V)，在一些情況下等于VDDCORE。VDDCORE通常用于為嵌入式閃存系統(tǒng)100的控制邏輯供電。VDD通常用于為所有其他功能供電。

參考圖4，其中示出了用于現(xiàn)有技術(shù)嵌入式閃存系統(tǒng)100的典型通電次序操作。在加電序列期間，在時(shí)間TU0處，電壓401的電壓開(kāi)始斜線上升。在時(shí)間TU1處，電壓402的電壓開(kāi)始斜線上升。在時(shí)間TU2處，電壓401的電壓開(kāi)始平穩(wěn)。在時(shí)間TU3處，電壓402的電壓開(kāi)始平穩(wěn)。此時(shí)，電壓401可以是VDD，并且電壓402可以是VDDFLASH。

在斷電序列期間，在時(shí)間TD0處，電壓402的電壓開(kāi)始斜線下降。在時(shí)間TD1處，電壓401的電壓開(kāi)始斜線下降。在時(shí)間TD2處，電壓402的電壓達(dá)到0V。在時(shí)間TD3處，電壓401的電壓達(dá)到0V。

圖4的現(xiàn)有技術(shù)通電次序可能是有問(wèn)題的。具體地講，在時(shí)間TU0與TU1之間的時(shí)段中，電壓401可達(dá)到足夠的操作電平，而電壓402未處于足夠的操作電平。具體地講，在時(shí)間TU1與TU2之間的時(shí)段中，電壓401可處于足夠的操作電平，而電壓402尚未處于足夠的操作電平。在時(shí)間TD0與TD1之間的時(shí)段中，電壓401將仍處于足夠的操作電平，但電壓402可能下降低于足夠的操作電平。在時(shí)間TD1與TD2之間，電壓402將低于足夠的操作電平并持續(xù)該時(shí)段的至少一部分，而電壓401將仍高于足夠的操作電平。在時(shí)間TD2與TD3之間，電壓402將低于足夠的操作電平下，并且電壓401可仍處于足夠的操作電平并持續(xù)該時(shí)段的至少一部分。電壓401和電壓402的這些狀態(tài)不一致性可導(dǎo)致現(xiàn)有技術(shù)嵌入式閃存系統(tǒng)100的操作中的問(wèn)題。例如，邏輯電路可能不能在其他電路(諸如電荷泵)準(zhǔn)備好操作之前操作。

技術(shù)實(shí)現(xiàn)要素：

所需要的是一種改進(jìn)的電源管理單元，以產(chǎn)生用于多個(gè)電壓源的改進(jìn)的通電次序。

附圖說(shuō)明

圖1示出現(xiàn)有技術(shù)分裂柵閃存單元。

圖2示出現(xiàn)有技術(shù)閃存陣列的布局。

圖3示出現(xiàn)有技術(shù)嵌入式閃存系統(tǒng)。

圖4示出用于嵌入式閃存系統(tǒng)內(nèi)的兩個(gè)電壓源的現(xiàn)有技術(shù)通電次序。

圖5示出嵌入式閃存系統(tǒng)的實(shí)施例。

圖6示出通電次序?qū)嵤├?/p>

圖7示出另一個(gè)通電次序?qū)嵤├?/p>

圖8示出另一個(gè)通電次序?qū)嵤├?/p>

圖9示出另一個(gè)通電次序?qū)嵤├?/p>

圖10示出另一個(gè)通電次序?qū)嵤├?/p>

圖11示出另一個(gè)通電次序?qū)嵤├?/p>

圖12示出通電就緒電路。

圖13示出通電序列使能電路。

圖14示出電壓電平移位器系統(tǒng)。

圖15示出通電禁用系統(tǒng)。

具體實(shí)施方式

參考圖5，其中示出了嵌入式閃存系統(tǒng)500的實(shí)施例。嵌入式閃存系統(tǒng)500包括：電源管理單元501、微控制器單元核心502、外圍設(shè)備503、SRAM 504、嵌入式閃存裝置505和電源總線506。如上所述，嵌入式閃存裝置505任選地可遵循圖1和圖2的設(shè)計(jì)。電源管理單元501包括：產(chǎn)生VDD(主電源，通常為最高電壓電平，通常為IO電壓電平，例如2.5V或1.8V)的電壓源507、產(chǎn)生VDDFLASH(通常為IO電壓電平，例如2.5V或1.8V)的電壓源509、產(chǎn)生VDDCORE(通常為核心邏輯電壓電平，例如1.2V或0.8V)的電壓源508、以及產(chǎn)生VDDCOREFLASH(通常為核心邏輯電壓電平，例如1.2V或0.8V)的電壓源510，其中的每一個(gè)在電源總線506上提供。VDDCOREFLASH和VDDFLASH通常分別用于為嵌入式閃存裝置505的核心邏輯和(混合電壓或IO電壓)電路供電，VDDCORE通常用于為嵌入式閃存系統(tǒng)500的所有其他核心控制邏輯供電，并且VDD通常用于為所有其他功能(諸如模擬功能和IO功能)供電。如以下所討論，圖5的實(shí)施例遵循與圖3的現(xiàn)有技術(shù)系統(tǒng)中不同的通電次序。

參考圖6，其中示出了通電次序模式600。電壓源507產(chǎn)生電壓601(VDD)和603(VDDFLASH)，并且電壓源508產(chǎn)生電壓602(VDDCORE)。此時(shí)，VDD和VDDFLASH是相同的。時(shí)間TU0與TU4之間的時(shí)段示出上電(又稱加電)序列，并且時(shí)間TD0與TD3之間的時(shí)段示出斷電序列。與現(xiàn)有技術(shù)不同，電壓601(VDD、VDDFLASH)和電壓602(VDDCORE)在加電序列期間在相同時(shí)間(或大致在相同時(shí)間)、時(shí)間TU0開(kāi)始斜線上升，并且電壓601(VDD、VDDFLASH)和電壓602(VDDCORE)在相同時(shí)間(或大致在相同時(shí)間)、時(shí)間TD3達(dá)到0V。在一個(gè)實(shí)施例中，在斜線上升時(shí)段期間，電壓602(VDDCORE)通過(guò)NMOS源極跟隨器電路遵循電壓601(VDD)。在一個(gè)實(shí)施例中，在斜線下降時(shí)段期間，電壓602(VDDCORE)通過(guò)PMOS源極跟隨器電路或二極管連接電路(連接在VDDCORE與VDD之間的二極管)遵循電壓601(VDD)。在時(shí)間TU1與TU2之間，以及在時(shí)間TD1與TD2之間，電壓602(VDDCORE)在中間電平VDDCOREINT處平穩(wěn)。中間電平VDDCOREINT使得基本邏輯門(mén)(例如，NAND、NOR、INV、DFF等)可以開(kāi)始以數(shù)字方式運(yùn)行。通常，此電平至少等于或大于Vtn(NMOS閾值電壓)或Vtp(PMOS閾值電壓)值的最大值，例如為約0.3-0.7伏特。在TU3與TD1之間，電壓602(VDDCORE)通過(guò)精度調(diào)節(jié)電路來(lái)調(diào)節(jié)為最終期望電壓電平。

參考圖7，其中示出了通電次序模式700。電壓源507產(chǎn)生電壓701(VDD)，電壓源508產(chǎn)生電壓702(VDDCORE)，并且電壓源509產(chǎn)生電壓703(VDDFLASH)。時(shí)間TU0與TU5之間的時(shí)段示出上電序列，并且時(shí)間TD0與TD2之間的時(shí)段示出斷電序列。與現(xiàn)有技術(shù)不同，電壓701(VDD)和電壓703(VDDFLASH)在斷電序列期間在相同時(shí)間(或大致在相同時(shí)間)、時(shí)間TD0開(kāi)始斜線下降，并且電壓701(VDD)、電壓702(VDDCORE)和電壓703(VDDFLASH)在相同時(shí)間、時(shí)間TD1(或大致在相同時(shí)間)斜線下降，并且在相同時(shí)間、時(shí)間TD2(或大致在相同時(shí)間)達(dá)到0V。在斜線上升期間，電壓702(VDDCORE)斜線上升，在時(shí)間TU3達(dá)到最終期望電壓，隨后一段時(shí)間后在TU4，電壓703(VDDFLASH)開(kāi)始斜線上升，在時(shí)間TU5達(dá)到最終期望電壓。在此實(shí)施例中，電壓702(VDDCORE)在電壓703(VDDFLASFH)之前是激勵(lì)的，意味著電壓702先達(dá)到期望電平，然后電壓703才開(kāi)始斜線上升。在這種情況下，嵌入式閃存505的控制邏輯將能夠在電壓703(VDDFLASH)的電路開(kāi)始運(yùn)行之前運(yùn)行并因此控制芯片功能。通常，電壓703(VDFLASH)的電路主要由電壓702(VDDCORE)所供電的控制邏輯控制。在一個(gè)實(shí)施例中，在斜線上升時(shí)間TU0和TU4期間，電壓703(VDDFLASH)處于浮動(dòng)電平(高-Z，未被驅(qū)動(dòng))。

參考圖8，其中示出了通電次序模式800。電壓源507產(chǎn)生電壓801(VDD)，電壓源508產(chǎn)生電壓802(VDDCORE)，并且電壓源509產(chǎn)生電壓803(VDDFLASH)。時(shí)間TU0與TU3之間的時(shí)段示出上電序列，并且時(shí)間TD0與TD2之間的時(shí)段示出斷電序列。與現(xiàn)有技術(shù)不同，電壓801(VDD)和電壓803(VDDFLASH)在加電序列期間在相同時(shí)間、時(shí)間TU0開(kāi)始斜線上升，并且電壓801(VDD)、電壓802(VDDCORE)和電壓803(VDDFLASH)在相同時(shí)間、時(shí)間TD2達(dá)到0V。在加電階段期間，盡管電壓801和電壓803(VDDFLASH)在時(shí)間TU0與TU1之間斜線上升并穩(wěn)定在最終電壓，電壓802(VDDCORE)基本上停留在零伏特并且在時(shí)間TU2開(kāi)始斜線上升，在時(shí)間TU3穩(wěn)定。在時(shí)間TU0和TU3期間，電壓803(VDDFLASH)的電路和電壓802(VDDCORE)的電路由電壓801(VDD)所供電的VDD控制邏輯啟用或禁用。在一個(gè)實(shí)施例中，在TU0與TU1之間的電壓801(VDD)斜線上升時(shí)段期間，電壓802(VDDCORE)處于浮動(dòng)電平(高-Z)。

參考圖9，其中示出了通電次序模式900。電壓源507產(chǎn)生電壓901(VDD)，電壓源508產(chǎn)生電壓902(VDDCORE)，并且電壓源509產(chǎn)生電壓903(VDDFLASH)。時(shí)間TU0與TU5之間的時(shí)段示出上電序列，并且時(shí)間TD0與TD4之間的時(shí)段示出斷電序列。該加電序列類似于加電序列模式700的加電序列。斷電序列是加電序列的鏡像序列。

參考圖10，其中示出了通電次序模式1000。電壓源507產(chǎn)生電壓1001(VDD)，電壓源508產(chǎn)生電壓1002(VDDCORE)，電壓源509產(chǎn)生電壓1003(VDDFLASH)，并且電壓源510產(chǎn)生電壓1004(VDDCOREFLASH)。時(shí)間TU0與TU4之間的時(shí)段示出上電序列，并且時(shí)間TD0與TD4之間的時(shí)段示出斷電序列。與現(xiàn)有技術(shù)不同，電壓1001(VDD)和電壓1002(VDDCORE)在相同時(shí)間、時(shí)間TD4達(dá)到0V。電壓1003(VDDFLASH)和電壓1004(VDDCOREFLASF)和/或電壓1001(VDD)和/或電壓1002(VDDCORE)被供應(yīng)到嵌入式閃存裝置505。電壓1003(VDDFLASH)和電壓1004(VDDCOREFLASF)都在相同時(shí)間(或大致在相同時(shí)間)斜線上升和斜線下降。

在上述通電序列模式600、700、800、900、1000和1100中，嵌入式閃存裝置505接收電壓603/703/803/903/1003/1103(VDDFLASH)、電壓1004(VDDCOREFLASH)、和/或電壓601/701/801/901/1001/1101(VDD)和/或電壓602/702/802/902/1002/1102(VDDCORE)。在一個(gè)實(shí)施例中，從電壓601/701/801/901/1001/1101VDD為閃存(諸如用于編程和擦除)所需的高電壓電荷泵電路供電。在另一個(gè)實(shí)施例中，從電壓603/703/803/903/1003/1103VDDFLASH為閃存(諸如用于編程和擦除)所需的高電壓電荷泵電路供電。

參考圖11，其中示出了通電次序模式1100。電壓源507產(chǎn)生電壓1101(VDD)，電壓源508產(chǎn)生電壓1102(VDDCORE)，并且電壓源509產(chǎn)生電壓1103(VDDFLASH)。時(shí)間TU0與TU4之間的時(shí)段示出上電序列，并且時(shí)間TD0與TD4之間的時(shí)段示出斷電序列。與現(xiàn)有技術(shù)不同，電壓1102(VDDCORE)和電壓1103(VDDFLASH)在上電序列期間在相同時(shí)間、時(shí)間TU2開(kāi)始斜線上升，在斷電序列期間在相同時(shí)間、時(shí)間TD3開(kāi)始斜線下降，并且電壓1101(VDD)、電壓1102(VDDCORE)和電壓1103(VDDFLASH)在相同時(shí)間、時(shí)間TD2達(dá)到0V。斷電序列是加電序列的鏡像序列。在電壓1102(VDDCORE)穩(wěn)定之后，電壓1103(VDDFLASH)開(kāi)始斜線上升。

參考圖12，其中示出了電源管理單元501的控制系統(tǒng)1200。重置信號(hào)1210耦合到電壓源507、電壓源508、電壓源509和電壓源510。當(dāng)重置信號(hào)1210有效時(shí)，電壓源507、電壓源508、電壓源509和電壓源510被重置，這可包括進(jìn)入斷電模式。檢測(cè)器電路1207接收來(lái)自電壓源507的電壓(VDD)，檢測(cè)器電路1208接收來(lái)自電壓源508的電壓(VDDCORE)，檢測(cè)器電路1209接收來(lái)自電壓源509的電壓(VDDFLASH)，并且檢測(cè)器電路1210接收來(lái)自電壓源510的電壓(VDDCOREFLASH)。

檢測(cè)器電路1207確定來(lái)自電壓源507的電壓是否高于閾值V1A和V1B(V1B>V1A)，并且分別輸出檢測(cè)就緒信號(hào)1217A和1217B。如果信號(hào)1217A/1217B處于高水平，那么來(lái)自電壓源507的電壓(VDD)高于閾值V1A/V1B。

檢測(cè)器電路1208確定來(lái)自電壓源508的電壓是否高于閾值V2A和V2B(V2B>V2A)，并且分別輸出檢測(cè)就緒信號(hào)1218A和1218B。如果信號(hào)1218A/1218B處于高水平，那么來(lái)自電壓源508的電壓(VDDCORE)高于閾值V2A/V2B。

檢測(cè)器電路1209確定來(lái)自電壓源509的電壓是否高于閾值V3A和V3B(V3B>V3A)，并且分別輸出檢測(cè)就緒信號(hào)1219A和1219B。如果信號(hào)1219A/1219B處于高水平，那么來(lái)自電壓源509的電壓(VDDFLASH)高于閾值V3A/V3B。

檢測(cè)器電路1210確定來(lái)自電壓源510的電壓是否高于閾值V4A和V4B(V4B>V4A)，并且分別輸出檢測(cè)就緒信號(hào)1220A和1220B。如果信號(hào)1220A/1220B處于高水平，那么來(lái)自電壓源510的電壓(VDDCOREFLASH)高于閾值V4A/V4B。

信號(hào)1217A/1217B、1218A/1218B、1219A/1219B、1220A/1220B用于在加電序列的斜線上升期間以及在斷電序列的斜線下降期間控制電路和芯片功能，諸如以避免電路競(jìng)爭(zhēng)和不期望的電源消耗。

參考圖13，其中示出了通電序列使能電路1300。通電序列使能電路1300包括如圖13所示耦合的PMOS晶體管1301、NMOS晶體管1302、NMOS晶體管1303和任選的NMOS晶體管1304。當(dāng)VDD1306存在并且ENVDDFLASH_N 1307有效時(shí)，產(chǎn)生VDDFLASH 1305。基于PMOS晶體管1301上的電壓降，VDDFLASH 1305將小于VDD 1306。當(dāng)ENVDDFLASH_N 1307不是有效的時(shí)，VDDFLASH 1305將降低到VDDFLASH-BIAS 1308和NMOS晶體管1302上的電壓降所確定的較小電壓。由此，VDDFLASH 1305將降低到VDDFLASH-BIAS 1308附近的電壓，而不是降低到0V。在另一個(gè)實(shí)施例中，VDDFLASH-BIAS 1308等于核心邏輯電源VDD，諸如通電次序模式700的電壓702(VDDCORE)。在另一個(gè)實(shí)施例中，VDDFLASH-BIAS 1308是浮動(dòng)的(高-Z)。在另一個(gè)實(shí)施例中，未連接晶體管1302、1303和1304，意味著當(dāng)未啟用PMOS晶體管1301時(shí)，VDDFLASH 1305是浮動(dòng)的(高-Z)。

參考圖14，其中示出了VDD電平移位器系統(tǒng)1400。VDD電平移位器系統(tǒng)1400包括如圖所示耦合到NMOS晶體管1402的PMOS晶體管1401。VDD電平移位器系統(tǒng)1400還包括如圖所示耦合的NMOS晶體管1403、PMOS晶體管1404，NMOS晶體管1405、PMOS晶體管1406、NMOS晶體管1407、PMOS晶體管1408、NMOS晶體管1409、PMOS晶體管1410和NMOS晶體管1411。PMOS晶體管1410和NMOS晶體管1411由核心邏輯電源1414(VDDCORE)供電。PMOS晶體管1401和NMOS晶體管1402由IO電源1415(VDD)供電。PMOS晶體管1404/1406和NMOS晶體管1405/1407由IO電源1415(VDD)供電。晶體管1401、1402、1403、1409和1408構(gòu)成VDD電平移位器1400的電源控制元件。晶體管1404、1406、1405、1407、1410和1411構(gòu)成正常的電平移位器。當(dāng)DIS_VDD 1412設(shè)置到“1”時(shí)，OUT_VDD 1413將為VDD，并且OUTB_VDD 1414將為0。在一個(gè)實(shí)施例中，晶體管1401和信號(hào)DIS_VDD 1412的電源電平大于或等于晶體管1404、1406和1408的電源電平。在此電路構(gòu)造下，輸出1414和1413處于已知狀態(tài)，其中控制信號(hào)DIS_VDD 1412是有效的。

參考圖15，其中示出了通電禁用系統(tǒng)1500。通電禁用系統(tǒng)1500包括如圖所示耦合的PMOS晶體管1501和NMOS晶體管1502。通電禁用系統(tǒng)1500還包括如圖所示耦合作為電源電平移位器的PMOS晶體管1503、NMOS晶體管1504、NMOS晶體管1505、NMOS晶體管1506、PMOS晶體管1507、NMOS晶體管1508、PMOS晶體管1509、NMOS晶體管1510和PMOS晶體管1511。由于類似的電源控制元件，晶體管1501、1502、1504、1506和1511將導(dǎo)致此電平移位器的輸出處于與電路1400的輸出類似的已知狀態(tài)。通電禁用系統(tǒng)1500還包括如圖所示耦合的PMOS晶體管1512(其塊體連接到其源極)、PMOS晶體管1513(其塊體連接到其漏極)、PMOS晶體管1514(其塊體連接到其源極)和PMOS晶體管1515(其塊體連接到其漏極)。當(dāng)DIS_VDD 1516為“1”時(shí)，VDDxVDDCORE 1517等于VDDCORE。

本文中對(duì)本發(fā)明的引用并非旨在限制任何權(quán)利要求或權(quán)利要求條款的范圍，而僅僅是對(duì)可由一項(xiàng)或多項(xiàng)權(quán)利要求涵蓋的一個(gè)或多個(gè)特征的引用。上文所述的材料、工藝和數(shù)值的例子僅為示例性的，而不應(yīng)視為限制權(quán)利要求。應(yīng)當(dāng)指出的是，如本文所用，術(shù)語(yǔ)“在…上面”和“在…上”均包括性地包括“直接在…上”(之間沒(méi)有設(shè)置中間材料、元件或空間)和“間接在…上”(之間設(shè)置有中間材料、元件或空間)。同樣，術(shù)語(yǔ)“鄰近”包括“直接鄰近”(兩者間未設(shè)置中間材料、元件或空間)和“間接鄰近”(兩者間設(shè)置有中間材料、元件或空間)。例如，“在襯底上方”形成元件可包括在兩者間無(wú)中間材料/元件的情況下直接在襯底上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在襯底上形成該元件。