專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及半導(dǎo)體器件，更具體地說，涉及具有用于將輸入信號 延遲并輸出的延遲線的半導(dǎo)體器件。
背景技術(shù)：
諸如雙數(shù)據(jù)速率同步動態(tài)隨機存取存儲器的同步半導(dǎo)體存儲器件使用與從外部 設(shè)備輸入的外部時鐘同步的內(nèi)部時鐘，將數(shù)據(jù)傳送至諸如存儲控制器CTRL的外部設(shè)備以 及從諸如存儲控制器CTRL的外部設(shè)備接收數(shù)據(jù)。為了在存儲器件與存儲控制器之間穩(wěn)定地傳送數(shù)據(jù)，重要的是使從存儲器件輸出 的數(shù)據(jù)與從存儲控制器傳送至存儲器件的外部時鐘在時間上同步。與內(nèi)部時鐘同步地從存儲器件輸出數(shù)據(jù)。在最初的模塊中，內(nèi)部時鐘與外部時鐘 同步地被傳送到存儲器件，但當內(nèi)部時鐘通過存儲器件內(nèi)的組成元件時，內(nèi)部時鐘被延遲 (內(nèi)部延遲時間)，因此，當內(nèi)部時鐘從存儲器件輸出時，內(nèi)部時鐘可能不再與外部時鐘同
止
少ο因此，為了穩(wěn)定地傳送從存儲器件輸出的數(shù)據(jù)，在總線上加載數(shù)據(jù)時，應(yīng)補償內(nèi)部 時鐘的內(nèi)部延遲時間，使得內(nèi)部時鐘與從存儲控制器傳送的外部時鐘同步，因而準確地定 位于外部時鐘的邊緣或中心處。如上所述，在總線上加載數(shù)據(jù)時，應(yīng)補償內(nèi)部時鐘的內(nèi)部延遲時間。這里，內(nèi)部時 鐘是當從存儲控制器傳送的外部時鐘通過基于傳送數(shù)據(jù)的存儲器件內(nèi)的組成元件來模型 化的延遲電路時獲得的延遲時鐘。由于基于傳送數(shù)據(jù)的存儲器件內(nèi)的組成元件來模型化的 延遲電路的延遲量不能更改，因此現(xiàn)有技術(shù)中使用進一步延遲內(nèi)部時鐘的相位直至內(nèi)部時 鐘的相位與外部時鐘的相位同步的方法。然而，難以預(yù)先計算內(nèi)部時鐘與外部時鐘之間的相位差。而且，根據(jù)存儲器件的驅(qū) 動環(huán)境，內(nèi)部時鐘與外部時鐘的間的相位差可在任何時候改變。因此，在根據(jù)控制信號而自 由地改變延遲量的延遲電路中延遲內(nèi)部時鐘，以使內(nèi)部時鐘的相位與外部時鐘的相位準確 地同步。此外，當存儲器件的驅(qū)動環(huán)境最差時，內(nèi)部時鐘與外部時鐘之間的相位差可達到 幾乎一個時鐘周期(即，1 tck)。為了在滿足最差驅(qū)動環(huán)境條件的同時使內(nèi)部時鐘的相位 與外部時鐘的相位準確地同步，通常利用具有大范圍變化的延遲量的延遲電路來延遲內(nèi)部 時鐘，該延遲量根據(jù)控制信號而改變。因此，使用滿足上述延遲電路的上述條件的下述延遲線來使內(nèi)部時鐘的相位與外 部時鐘的相位同步。
圖1為說明具有延遲線的現(xiàn)有技術(shù)的半導(dǎo)體器件的方框圖。
參見圖1，具有延遲線的現(xiàn)有技術(shù)的半導(dǎo)體器件包括用于將輸入信號IN_SIG延遲 的上部延遲線10、用于將輸入信號IN_SIG延遲的下部延遲線12以及用于控制上部延遲線 10和下部延遲線12的延遲量的延遲控制器14。具有延遲線的現(xiàn)有技術(shù)的半導(dǎo)體器件進 一步包括相位混合器16，用于將從上部延遲線10輸出的第一輸出信號0UT_SIG1的相位與 從下部延遲線12輸出的第二輸出信號0UT_SIG2的相位進行混合，從而產(chǎn)生最終輸出信號 0UT_SIG_F。考察上部延遲線10和下部延遲線12的結(jié)構(gòu)，多個NAND門串聯(lián)耦合，并且在該多 個串聯(lián)耦合的NAND門中，設(shè)計了具有預(yù)定間隔的NAND門來接收輸入信號IN_SIG。然而， 輸入信號IN_SIG將被傳送到哪一個NAND門是根據(jù)從延遲控制器14輸出的延遲控制碼 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 來確定的。下文將描述具有以上結(jié)構(gòu)的現(xiàn)有技術(shù)的半導(dǎo)體器件的操作。
首先，參見圖1，上部延遲線10和下部延遲線12被設(shè)計為在延遲線內(nèi)的四個位置 中的一個位置處具有NAND門作為該多個串聯(lián)耦合的NAND門中能夠接收施加的輸入信號 IN_SIG的NAND門。這是因為假設(shè)在圖1中對應(yīng)于兩個NAND門的延遲量為單位延遲量。換言之，通過將輸入信號IN_SIG延遲來產(chǎn)生最終輸出信號0UT_SIG_F的過程包括 在相位混合器16中將從上部延遲線10輸出的第一輸出信號0UT_SIG1的相位與從下部延 遲線12輸出的第二輸出信號0UT_SIG2的相位進行混合從而產(chǎn)生并且輸出最終輸出信號 0UT_SIG_F的過程。因此，可以理解，從上部延遲線10輸出的第一輸出信號0UT_SIG1與從 下部延遲線12輸出的第二輸出信號0UT_SIG2可相差兩個單位延遲量(2 X單位延遲量)， 該兩個單位延遲量對應(yīng)于通過四個NAND門的延遲，在此情況下，最終輸出信號0UT_SIG_F 的延遲量發(fā)生對應(yīng)于兩個NAND門的單位延遲量的改變。這是基于如下假設(shè)相位混合器16使用相同權(quán)重來混合從上部延遲線10輸出的 第一輸出信號0UT_SIG1和從下部延遲線12輸出的第二輸出信號0UT_SIG2。雖然在可以執(zhí) 行對上部延遲線10和下部延遲線12的操作之后，執(zhí)行通過改變相位混合器16的權(quán)重來使 最終輸出信號0UT_SIG_F的延遲量發(fā)生小于單位延遲的改變延遲量的操作，但在正常情況 下，在從上部延遲線10輸出的第一輸出信號0UT_SIG1以及從下部延遲線12輸出的第二輸 出信號0UT_SIG2的延遲量發(fā)生改變的過程期間，相位混合器16使用相同權(quán)重來混合從上 部延遲線10輸出的第一輸出信號0UT_SIG1與從下部延遲線12輸出的第二輸出信號0UT_ SIG2。在具有上述延遲線的現(xiàn)有技術(shù)的半導(dǎo)體器件中，輸入信號IN_SIG被傳送到上部 延遲線10和下部延遲線12，并且將分別從上部延遲線10和下部延遲線12輸出的兩個輸 出信號0UT_SIG1以及0UT_SIG2的相位進行混合，從而產(chǎn)生最終輸出信號0UT_SIG_F。這 樣，可以不僅基于單位延遲而且還基于小于單位延遲量的延遲量來改變最終輸出信號0UT_ SIG_F的延遲量。為了執(zhí)行此操作，現(xiàn)有技術(shù)的半導(dǎo)體器件需要兩條延遲線，這兩條延遲線是上部 延遲線10和下部延遲線12，并且應(yīng)將輸入信號IN_SIG提供給上部延遲線10和下部延遲線 12。簡言之，對于一個輸入信號IN_SIG，應(yīng)同時驅(qū)動兩條延遲線10和12。因此，引起 了對用于針對一個輸入信號IN_SIG驅(qū)動兩條延遲線10和12的輸入驅(qū)動器18的尺寸太大的擔(dān)憂。此外，考察圖1中所示的兩條延遲線10和12的結(jié)構(gòu)，兩條延遲線10和12按照多 輸入單輸出(MISO)方法進行操作。具體而言，兩條延遲線10和12具有這樣的結(jié)構(gòu)其中，對應(yīng)于兩個單位延遲量 (2 X單位延遲量)的多個NAND門選擇性地接收輸入信號IN_SIG，并且所接收的輸入信號 IN_SIG經(jīng)由位于兩個單位延遲結(jié)構(gòu)的起始處的NAND門輸出。因此，隨著兩條延遲線10和12的變長，輸入驅(qū)動器18的尺寸增加，以將輸入信號 IN_SIG穩(wěn)定地傳送到對應(yīng)于兩個單位延遲量(2 X單位延遲量)的多個NAND門。輸入驅(qū)動 器18的尺寸的增加引起了擔(dān)憂。這里，由于輸入驅(qū)動器18是在兩條延遲線10和12執(zhí)行用于延遲輸入信號IN_SIG 的操作時始終接通的電路，因此輸入驅(qū)動器18越大，電流消耗越高。此外，兩條延遲線10和12的長度的增加意味著輸入信號IN_SIG所經(jīng)過的線路的 長度變長。這意味著施加到輸入信號IN_SIG的負載增加，此也引起了擔(dān)憂。而且，兩條延遲線10和12所經(jīng)過的線路具有這樣的形式并聯(lián)耦合到對應(yīng)于兩個 單位延遲量(2X單位延遲量)的多個NAND門。因此，導(dǎo)致對多個NAND門中所包括的晶體 管的柵電容會被當作負載的擔(dān)憂。結(jié)果，兩條延遲線10和12的長度的增加導(dǎo)致施加到輸入信號IN_SIG的負載的大 小的增加。增加的負載不僅抑制了輸入信號IN_SIG的快速傳送，而且對輸入信號IN_SIG 的信號質(zhì)量有不利影響。根據(jù)現(xiàn)有技術(shù)，增加的負載不僅使延遲線不適合快速響應(yīng)時間，而且有損準確性。 因此，現(xiàn)有技術(shù)的方法不適用于具有高速操作的延遲線的半導(dǎo)體器件。

發(fā)明內(nèi)容
本發(fā)明的實施例涉及一種具有延遲線的半導(dǎo)體器件，該延遲線可以較寬變化范圍 對輸入信號進行延遲，而將施加至信號輸入節(jié)點的負載和操作電流的量維持于最低等級。根據(jù)本發(fā)明的一個實施例，提供一種半導(dǎo)體器件，包括公共延遲電路，響應(yīng)于延 遲控制碼而將輸入信號延遲以輸出第一延遲輸入信號和第二延遲輸入信號；第一延遲電 路，響應(yīng)于延遲控制碼而將第一延遲輸入信號延遲并輸出第一輸出信號；以及第二延遲電 路，響應(yīng)于延遲控制碼而將第二延遲輸入信號延遲并輸出第二輸出信號。根據(jù)本發(fā)明的另一個實施例，提供一種半導(dǎo)體器件，包括輸入延遲電路，通過公 共延遲路徑將輸入信號進行延遲來產(chǎn)生第一延遲信號，并通過附加延遲路徑將第一延遲信 號進行延遲來產(chǎn)生第二延遲信號，所述公共延遲路徑的長度是響應(yīng)于延遲控制碼而確定 的，而所述附加延遲路徑的長度是響應(yīng)于延遲控制碼而確定的；第一輸出延遲電路，通過第 一延遲路徑將第一延遲信號延遲，并將延遲的第一延遲信號輸出，所述第一延遲路徑的長 度是響應(yīng)于延遲控制碼而確定的；以及第二輸出延遲電路，通過第二延遲路徑將第一延遲 信號或第二延遲信號延遲，并將延遲的第一延遲信號或延遲的第二延遲信號輸出，所述第 二延遲路徑的長度是響應(yīng)于延遲控制碼而確定的。 根據(jù)本發(fā)明的又一個實施例，提供一種具有由多個串聯(lián)耦合的單位延遲塊形成的 延遲線的半導(dǎo)體器件，其中，單位延遲塊中的每一個包含公共延遲電路，響應(yīng)于延遲控制碼而將輸入至公共輸入節(jié)點的輸入信號延遲并將延遲的信號輸出至公共輸出節(jié)點；第一延 遲電路，響應(yīng)于延遲控制碼而將經(jīng)公共輸入節(jié)點或第一輸入節(jié)點輸入的輸入信號延遲，并 將延遲的信號輸出至第一輸出節(jié)點；以及第二延遲電路，響應(yīng)于延遲控制碼而將經(jīng)公共輸 入節(jié)點或第二輸入節(jié)點輸入的輸入信號延遲，并將延遲的信號輸出至第二輸出節(jié)點。根據(jù)本發(fā)明的再一個實施例，提供一種具有由多 個串聯(lián)耦合的單位延遲塊形成的 延遲線的半導(dǎo)體器件，其中，單位延遲塊中的每一個包含第一延遲邏輯塊，響應(yīng)于第一延 遲控制碼而經(jīng)第一信號輸入節(jié)點接收信號，延遲所接收的信號，并且將延遲的信號輸出至 第一信號輸出節(jié)點或信號傳送節(jié)點；第二延遲邏輯塊，響應(yīng)于第二延遲控制碼而經(jīng)第一信 號輸入節(jié)點接收信號、或響應(yīng)于第二延遲控制碼的反相信號而經(jīng)第二信號輸入節(jié)點接收信 號，延遲所接收的信號，并將延遲的信號輸出至第二信號輸出節(jié)點；以及第三延遲邏輯塊， 響應(yīng)于第三延遲控制碼而經(jīng)第一信號輸入節(jié)點接收信號、或響應(yīng)于第三延遲控制碼的反相 信號而經(jīng)第三信號輸入節(jié)點接收信號，延遲所接收的信號，并將延遲的信號輸出至第三信 號輸出節(jié)點。


圖1為說明具有延遲線的現(xiàn)有技術(shù)的半導(dǎo)體器件的方框圖。圖2為說明根據(jù)本發(fā)明的第一實施例的具有延遲線的半導(dǎo)體器件的方框圖。圖3為說明根據(jù)本發(fā)明的第二實施例的具有延遲線的半導(dǎo)體器件的方框圖。圖4為說明根據(jù)本發(fā)明的第三實施例的具有延遲線的半導(dǎo)體器件的方框圖。圖5為說明根據(jù)本發(fā)明的第四實施例的具有延遲線的半導(dǎo)體器件的方框圖。圖6為說明根據(jù)本發(fā)明的第一至第四實施例的具有延遲線的半導(dǎo)體器件的概述 方框圖。
具體實施例方式下文將參考附圖詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以不同形式 來實現(xiàn)，不應(yīng)被解釋為受限于本文中所述的實施例。相反，提供這些實施例，使本發(fā)明的公 開內(nèi)容詳盡完整，并且向本領(lǐng)域普通技術(shù)人員充分傳達本發(fā)明的范圍。本發(fā)明的全文公開 內(nèi)容中，相同的附圖標記在本發(fā)明的全部附圖和實施例中指代相同的部件。第1實施例圖2為說明根據(jù)本發(fā)明的第一實施例的具有延遲線的半導(dǎo)體器件的方框圖。參見圖2，具有延遲線的半導(dǎo)體器件包括公共延遲電路200、第一延遲電路220 以及第二延遲電路240。響應(yīng)于延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>，來確定輸入信 號IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N在公共延遲電路200中的公共延遲路徑。 響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、...、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>，來確定從公共延遲電路傳送的輸入信號IN_ SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N所通過的第一延遲電路220的第一延遲路徑。 響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、...、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>，來確定從公共延遲電路傳送的輸入信號IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_NK通過的第二延遲電路240的第二延遲路徑。第 二延遲路徑的長度被確定為與第一延遲路徑的長度相差預(yù)定長度。此外，具有延遲線的半 導(dǎo)體器件還包括相位混合器260，用于將從第一延遲電路220輸出的輸出信號0UT_SIG1_ F的相位與從第二延遲電路240輸出的輸出信號OUT_SIG2_F的相位進行混合。此外，具有 延遲線的半導(dǎo)體器件還包括輸入驅(qū)動器280，用于將外部輸入信號IN_SIG驅(qū)動至延遲線 的信號輸入節(jié)點IN_SIG_ND。延遲控制器290 產(chǎn)生延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N>、C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N>。延遲控制碼 C0N_ PUB<1>、C0N_PUB<2>、…、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>包括用于控制公共延遲電路200的操作的公共延遲控制碼C0N_
PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> ；用于控制第一延遲電路220的操作的第一延遲控制
碼C0N_1<1>、C0N_1<2>.....C0N_1<N> ；以及用于控制第二延遲電路240的操作的第二延遲
控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。公共延遲電路200包括基于延遲單位來將經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入 信號IN_SIG_S進行延遲的多個公共延遲單元200<1>、200<2>、. . .、200<N>。這里，公共延遲單元200<1>、200<2>、. . .、200<N>響應(yīng)于公共延遲控制碼C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>而執(zhí)行操作。具體而言，當傳送至公共延遲單 元 200<1>、200<2>、. . .、200<N> 的公共延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_
PUB<N>被使能時，從信號輸入節(jié)點IN_SIG_ND或在前的公共延遲單元200<1>、200<2>.....
200<N-1> 傳送的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 分別被延遲了
一個延遲單位。當傳送至各個公共延遲單元200<1>、200<2>.....200<N>的公共延遲控制
碼C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N>被禁止時，從信號輸入節(jié)點IN_SIG_ND或在前 的公共延遲單元 200<1>、200<2>、. . .、200<N-1> 傳送的輸入信號 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 不能通過。第一延遲電路220包括多個第一延遲單元220<1>、220<2>、...、220<N>，用于基 于延遲單位來將經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S或從公共延遲電路 200中包括的公共延遲單元200<1>、200<2>、. . .、200<N_1>傳送的輸入信號IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 進行延遲。這里，多個第一延遲單元220<1>、220<2>、. . .、220<N>響應(yīng)于第一延遲控制
碼C0N_1<1>、C0N_1<2>.....C0N_1<N>而執(zhí)行操作。具體而言，當傳送至第一延遲單元
220<1>、220<2>、. . .、220<N> 的第一延遲控制碼 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 中的 任一個被使能時，與被使能的第一延遲控制碼相對應(yīng)的第一延遲單元使從在前的第一延遲
單元傳送的輸入信號延遲一個延遲單位，而與傳送至第一延遲單元220<1>、220<2>.....
220<N>的第一延遲控制碼C0N_1<1>、C0N_1<2>、...、⑶N_1<N>中未被使能的其它的第一延 遲控制碼相對應(yīng)的第一延遲單元使從公共延遲電路200的任一個公共延遲單元傳送的輸 入信號或經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S延遲一個延遲單位。第二延遲電路240包括一個第二延遲單元240<1>，用于使經(jīng)信號輸入節(jié)點 IN_SIG_ND傳送的輸入信號IN_SIG_S或從公共延遲電路200的公共延遲單元200<1>、 200<2>、. . .、200<N-1> 傳送的輸入信號 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 延遲兩個延遲單位；以及多個第二延遲單元240<2>、240<3>.....240<N>，用于使上述輸入信號延遲一
個延遲單位。這里，第二延遲單元240<1>以及其它第二延遲單元240<2>、240<3>、. . .、240<N> 響應(yīng)于第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>而執(zhí)行操作。具體而言，當傳 送至第二延遲單元240<1>的第二延遲控制碼C0N_2<1>被使能時，第二延遲單元240<2>的 輸出信號0UT_SIG2_1被延遲兩個延遲單位。當傳送至第二延遲單元240<1>的第二延遲 控制碼C0N_2<1>被禁止時，經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S被延遲
兩個延遲單位。此外，當傳送至多個第二延遲單元240<2>、240<3>.....240<N>的第二延
遲控制碼C0N_2<2>、C0N_2<3>.....C0N_2<N>中的任一個被使能時，與被使能的第二延遲
控制碼相對應(yīng)的第二延遲單元使從在前的第二延遲單元傳送的輸入信號延遲一個延遲單
位。與傳送至各個第二延遲單元240<2>、240<3>.....240<N>的第二延遲控制碼C0N_2<2>、
C0N_2<3>.....C0N_2<N>中未被使能的其它的第二延遲控制碼相對應(yīng)的第二延遲單元使從
公共延遲電路200的任一個公共延遲單元傳送的輸入信號延遲一個延遲單位。參考上文所述內(nèi)容，下文將描述根據(jù)本發(fā)明的第一實施例制造的半導(dǎo)體器件的延 遲電路的操作。首先，描述公共延遲電路200的操作。當公共延遲控制碼C0N_PUB<1>、C0N_ PUB<2>、. . . ,C0N_PUB<N>被使能時，公共延遲電路200所包括的多個公共延遲單元200<1>、 200<2>、. . .、200<N> 接收輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N，使其延
遲一個延遲單位，并將延遲的信號輸出。當公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>.....
C0N_PUB<N>被禁止時，公共延遲電路200所包括的多個公共延遲單元200<1>、200<2>、...、 200<N> 不傳送輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N。因此，當公共延遲 控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、CON PUB<N>被禁止時，多個公共延遲單元200<1>、 200<2>、· · ·、200<N>不執(zhí)行延遲操作。換言之，公共延遲控制碼C0N_PUB< 1 >、C0N_PUB<2>、. . .、C0N_PUB<N> 是被使能
還是被禁止決定了公共延遲電路200所包括的多個公共延遲單元200<1>、200<2>.....
200<N>是否接收傳送至它們的輸入信號。因此，若選擇性地將多位公共延遲控制碼C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的任一位作為最高使能位而使能，則用于較低單元 的位也全部被使能，而用于較高單元的位全部被禁止。例如，假設(shè)選擇性地將公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N> 中的第三個公共延遲控制碼C0N_PUB<3>作為最高使能位使能，則比第三個公共延遲控制 碼C0N_PUB<3>低的單元即第一個公共延遲控制碼C0N_PUB<1>和第二個公共延遲控制碼 C0N_PUB<2>被使能，而比第三個公共延遲控制碼C0N_PUB<3>高的單元即第四個至第N個公 共延遲控制碼 C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N> 被禁止。當如上所示將公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的第 一個至第三個公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>使能并將第四個至 第N個公共延遲控制碼C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>禁止時，公共延遲電路 200執(zhí)行通過第一個至第三個公共延遲單元200<1>、200<2>和200<3>以三個延遲階段(每 一個階段使所接收的信號延遲一個延遲單位)將經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信 號IN_SIG_S延遲并將信號IN_SIG_1、IN_SIG_2和IN_SIG_3輸出的操作。
另一方面，由于第四個至第N個公共延遲單元200<4>、200<5>.....200<N>不執(zhí)行
延遲操作，因此輸出信號是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S無關(guān)地 被設(shè)定的。通常將這些輸出信號設(shè)定成邏輯低電平。當公共延遲電路200的操作初始化時，公共延遲電路200響應(yīng)于狀態(tài)為所有公共 延遲控制碼都被禁止的公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的初始 值而不將輸入信號IN_SIG_S進行延遲，并將輸入信號IN_SIG_S無延遲地輸出，并且公共延 遲電路200響應(yīng)于公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0 N_PUB<N>而增加用于 輸入信號IN_SIG_S的延遲單元。本文中，從圖2所示的公共延遲電路200所包括的多個公共延遲單元200<1>、 200<2>、. . .、200<N>中最高的第N個公共延遲單元200<N>輸出的信號IN_SIG_N未輸入至 第一延遲電路220和第二延遲電路240，并且信號IN_SIG_N保持未連接且不執(zhí)行任何實質(zhì) 功能。替代地，可以將信號IN_SIG_N同時輸入至第一延遲電路220和第二延遲電路240， 或可以將公共延遲電路200設(shè)計成好像用于產(chǎn)生信號IN_SIG_N的第N個公共延遲單元 200<N>不存在一樣。簡言之，可以與本發(fā)明的示例性實施例不同的方式使用公共延遲電路 200。下文中將描述第一延遲電路220的操作。當?shù)谝谎舆t控制碼C0N_1<1>、
C0N_1<2>.....C0N_1<N>被使能時，第一延遲電路220所包括的多個第一延遲單元220<1>、
220<2>、· · ·、220<N>接收在前的第一延遲單元220<2>、220<3>、· · ·、220<N>的輸出信號 0UT_SIG1_1、0UT_SIG1_2、. · ·、0UT_SIG1_N，使輸出信號 0UT_SIG1_1、0UT_SIG1_2、. · ·、 0UT_SIG1_N延遲一個延遲單位，并將延遲的信號輸出。當?shù)谝谎舆t控制碼C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止時，第一延遲電路220所包括的多個第一延遲單元220<1>、
220<2>.....220<N>接收從信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S或從公共
延遲電路200所包括的多個公共延遲單元200<1>、200<2>.....200<N-1>傳送的輸入信號
IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，使它們延遲一個延遲單位，并將延遲的信號輸出?？偠灾_定第一延遲單元220<1>、220<2>.....220<N>要使兩個信號中的哪
一個通過取決于第一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>是被使能還是被禁
止。因此，當選擇性地將多位第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的任 一位作為最高使能位使能時，比使能位低的單元的位全部被使能，而比使能位高的單元的 位全部被禁止。例如，當假設(shè)選擇性地將第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中 的第三個第一延遲控制碼C0N_1<3>作為最高使能位使能時，則用于比最高使能的第三個 第一延遲控制碼C0N_1<3>的單元低的單元的第一個第一延遲控制碼C0N_1<1>和第二個第 一延遲控制碼C0N_1<2>被使能，而用于比最高使能的第三個第一延遲控制碼C0N_1<3>的
單元高的單元的第四個至第N個第一延遲控制碼C0N_1<4>、C0N_1<5>.....C0N_1<N>被禁止。如以上實例所示，當?shù)谝谎舆t控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的第 一個至第三個第一延遲控制碼C0N_1<1>、C0N_1<2>和C0N_1<3>被使能且其余的第四個 至第N個第一延遲控制碼C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止時，第四個延遲電路 220<4>執(zhí)行接收經(jīng)第三個公共延遲單元200<3>傳送的輸入信號IN_SIG_3、使所接收的輸入信號IN_SIG_3延遲一個延遲單位并將延遲的信號輸出的操作。此外，第一個至第三個 第一延遲單元220<1>、220<2>和220<3>分別執(zhí)行接收在前的第二至第四個第一延遲單元 220<2>、220<3> 和 220<4> 的輸出信號 0UT_SIG1_1、0UT_SIG1_2、0UT_SIG1_3、使所接收的信 號0UT_SIG1_1、0UT_SIG1_2、0UT_SIG1_3延遲一個延遲單位并將延遲的信號0UT_SIG1_S、 0UT_SIG1_1和0UT_SIG1_2輸出的操作。簡言之，在第一延遲電路220所包括的多個第一延
遲單元220<1>、220<2>.....220<N>中，通過公共延遲電路200并傳送至第四個第一延遲單
元220<4>的輸入信號IN_SIG_3隨著通過第四個至第一個第一延遲單元220<4>、220<3>、 220<2>和220<1>而以四個延遲階段被延遲(每一個階段步驟延遲一個延遲單位)，從而輸 出信號 0UT_SIG1_3、0UT_SIG1_2、0UT_SIG1_1 禾Π 0UT_SIGl_Fo另一方面，雖然第五個至第N個第一延遲單元220<5>、220<6>.....220<N>經(jīng)公共
延遲電路200接收與之相對應(yīng)的第一延遲控制碼C0N_1<5>、C0N_1<6>、...、⑶N_1<N>，但從 公共延遲電路200傳送的信號是不重要的信號，其電平是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳 送的輸入信號IN_SIG_S無關(guān)地被設(shè)定的。因此，輸出信號不重要的信號，其電平是與經(jīng)信 號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S無關(guān)地被設(shè)定的。通常將從公共延遲電 路200傳送的這些信號設(shè)定成邏輯低電平。當?shù)谝谎舆t電路220的操作初始化時，第一延遲電路220響應(yīng)于狀態(tài)為所有 第
一延遲控制碼都被禁止的第一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>的初始
值，使從公共延遲電路200傳送的輸入信號IN_SIG_S (該信號是在無任何延遲的情況下 輸出的信號)延遲一個延遲單位。第一延遲電路220響應(yīng)于第一延遲控制碼C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>，選擇性地使從公共延遲電路200傳送的輸入信號IN_SIG_1、IN_ SIG_2 和 IN_SIG_N-1 通過。第一延遲控制碼 C0N_1<1>、C0N_1<2>、. . . X0N_1<N> 的值遞增 一個單位意味著順序地將第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的下一個較 高位使能。這里，從上文可看出，第一延遲電路220在所有第一延遲控制碼C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止的初始值狀態(tài)下，直接接收經(jīng)信號輸入節(jié)點IN_SIG_ND
傳送的輸入信號IN_SIG_S。在初始化期間，在所有公共延遲控制碼C0N_PUB<1>、C0N_ PUB<2>.....C0N_PUB<N>被禁止的初始值狀態(tài)下，無延遲地輸出輸入信號IN_SIG_S。下文中將描述第二延遲電路240的操作。當?shù)诙舆t控制碼C0N_2<1>、
C0N_2<2>.....C0N_2<N>被使能時，第二延遲電路240所包括的多個第二延遲單元240<1>、
240<2>、240<3>、. · ·、240<N> 接收從在前的第二延遲單元 240<2>、240<3>、. · ·、240<N> 傳送 的輸出信號 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N，使所接收的輸出信號 0UT_SIG2_1、
0UT_SIG2_2.....0UT_SIG2_N延遲兩個延遲單位或一個延遲單位，并將延遲的信號輸出。
此外，當?shù)诙舆t控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>被禁止時，第二延遲電路240 使從信號輸入節(jié)點IN_SIG_ND傳送的輸入信號遲兩個延遲單位并將延遲的 信號輸出；或者第二延遲電路240接收從公共延遲電路200所包括的多個公共延遲單元 200<1>、200<2>、. . .、200<N-1> 傳送的輸入信號 IN_SIG_1、IN_SIG_2、. · ·、IN_SIG_N_1，使 它們延遲一個延遲單位，并將延遲的信號輸出。換言之，確定第二延遲單元240<1>、240<2>、240<3>.....240<N>要接收兩個信號
中的哪一個取決于第二延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>是被使能還是被禁止。因此，當選擇性地將多位第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的任 一位作為最高使能位使能時，比最高使能位低的單元的位全部被使能，而比最高使能位高 的單元的位全部被禁止。例如，當假設(shè)選擇性地將第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中 的第三個第二延遲控制碼C0N_2<3>作為最高使能位使能時，比最高使能碼低的單元的第 一個第二延遲控制碼C0N_2<1>和第二個第二延遲控制碼C0N_2<2>被使能，而比最高使能 碼高的單元的第四個至第N個第二延遲控制碼C0N_2<4>、C0N_2<5>、...、⑶N_2<N>被禁止。 如以上實例所述，當?shù)诙舆t控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第 一個至第三個第二延遲控制碼C0N_2<1>、C0N_2<2>和C0N_2<3>被使能并且其余的第四個 至第N個第二延遲控制碼C0N_2<4>、C0N_2<5>、. . .、C0N 2<N>被禁止時，第二延遲電路240
接收經(jīng)多個公共延遲單元200<1>、200<2>.....200<N>中的第三個公共延遲單元200<3>傳
送的輸入信號IN_SIG_3，使所接收的輸入信號IN_SIG_3延遲一個延遲單位，并將輸出信號 0UT_SIG2_3輸出。同時，第二延遲電路240接收在前的第三個第二延遲單元240<3>和第四 個第二延遲單元240<4>的輸出信號0UT_SIG2_2和0UT_SIG2_3，使所接收的輸出信號0UT_ SIG2_2和0UT_SIG2_3延遲一個延遲單位，并將輸出信號0UT_SIG2_1和0UT_SIG2_2輸出。 此外，第二延遲電路240接收從第二個第二延遲單元240<2>傳送的輸出信號0UT_SIG2_1， 使所接收的輸出信號0UT_SIG2_2延遲兩個延遲單位，并將輸出信號0UT_SIG2_S輸出。換言之，經(jīng)第四個至第二個第二延遲單元240<4>、240<3>和240<2>以三個延遲階 段(每一個階段延遲一個延遲單位)將傳送至第四個第一延遲單元240<4>的輸入信號IN_ SIG_3延遲，并接著經(jīng)第一個第二延遲單元240<1>以兩個延遲階段(每一個延遲階段延遲 一個延遲單位)將輸入信號IN_SIG_3再次延遲，并將輸出信號0UT_SIG1_3、0UT_SIG1_2、 0UT_SIG1_1 禾口 0UT_SIG1_F 輸出。另一方面，雖然第五個至第N個第二延遲單元240<5>、240<6>.....240<N>經(jīng)公共
延遲電路200接收相應(yīng)的第二延遲控制碼C0N_2<5>、C0N_2<6>、...、⑶N_2<N>，但從公共延 遲電路200傳送的信號是不重要的信號，其電平是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸 入信號IN_SIG_S無關(guān)地被設(shè)定的。因此，輸出信號是不重要的信號，其電平是與經(jīng)信號輸 入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S無關(guān)地被設(shè)定的。通常將從公共延遲電路200 傳送的這些信號的電平設(shè)定成邏輯低電平。當初始化第二延遲電路240的操作時，第二延遲電路240響應(yīng)于狀態(tài)為所有第
二延遲控制碼都被禁止的第二延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>的初始
值，使從公共延遲電路200傳送的輸入信號IN_SIG_S(此信號是在無任何延遲的情況下 輸出的信號)延遲兩個延遲單位。第二延遲電路240響應(yīng)于第二延遲控制碼C0N_2<1>、
C0N_2<2>.....C0N_2<N>的值遞增一個單位，選擇性地使從公共延遲電路200傳送的輸入
信號 IN_SIG_1、IN_SIG_2 和 IN_SIG_N 通過。第二延遲控制碼 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>的值遞增一個單位意味著從第一個第二延遲控制碼C0N_2<1>開始，順序地將第 二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的下一個較高位使能。這里，從上文可看出，第二延遲電路240在所有第二延遲控制碼C0N_2<1>、
C0N_2<2>.....C0N_2<N>都被禁止的初始值的狀態(tài)下，直接接收經(jīng)信號輸入節(jié)點IN_SIG_
ND傳送的輸入信號IN_SIG_S。在初始化期間，在所有公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>.....CON_PUB<N>都被禁止的初始值的狀態(tài)下，將輸入信號IN_SIG_S無延遲地輸出。如上所述，當公共延遲電路200、第一延遲電路220和第二延遲電路240操作時，最 終輸出的信號之間的關(guān)系如下。從第一延遲電路220最終輸出的輸出信號0UT_SIG1_F經(jīng) 公共延遲電路200以例如三個延遲階段(每一個階段延遲一個延遲單位)被延遲，接著經(jīng) 第一延遲電路220以例如四個延遲階段(每一個階段延遲一個延遲單位)被再次延遲。因 此，與傳送至公共延遲電路200的輸入信號比，從第一延遲電路220最終輸出 的輸出信號0UT_SIG1_F是以共計七個階段被延遲的信號。此外，正如從第一延遲電路220最終輸出的輸出信號0UT_SIG1_F—樣，從第二延 遲電路240最終輸出的輸出信號0肌_5162_ 經(jīng)公共延遲電路200以例如三個延遲階段(每 一個階段延遲一個延遲單位)被延遲，接著經(jīng)第二延遲電路240以例如五個延遲階段(每 一個階段延遲一個延遲單位)被延遲。因此，從第二延遲電路240最終輸出的輸出信號0UT_ SIG2_F是通過以共計八個延遲階段將經(jīng)輸入信號節(jié)點IN_SIG_ND傳送至公共延遲電路200 的輸入信號IN_SIG_S延遲而獲得的信號。如果描述根據(jù)本發(fā)明的第一實施例制造的半導(dǎo)體器件的延遲線的過程，則根 據(jù)例示性實施例，延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 所包括的公共延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、第一延遲控制碼 C0N_1<1>、C0N_1<2>、...、 C0N_1<N>和第二延遲控制碼C0N_2<1>、C0N_2<2>、...、⑶N_2<N>的值是相同的。這意味著 在公共延遲控制碼、第一延遲控制碼和第二延遲控制碼中的相同位置處的碼被使能，而其 它的碼被禁止。具體而言，當公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 中的第一個至第三個公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使能并且 其余的第四個至第N個公共延遲控制碼C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>被禁止
時，假設(shè)第一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一個至第三個第一延
遲控制碼C0N_1<1>、C0N_1<2>和C0N_1<3>被使能，而其余的第四個至第N個第一延遲控制 碼 C0N_1<4>、C0N_1<5>、...、⑶N_1<N> 被禁止；第二延遲控制碼 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>中的第一個至第三個第二延遲控制碼C0N_2<1>、C0N_2<2>和C0N_2<3>被使能， 而其余的第四個至第N個第二延遲控制碼C0N_2<4>、C0N_2<5>.....C0N_2<N>被禁止。然而，在此狀態(tài)下，從第二延遲電路240最終輸出的輸出信號0UT_SIG2_F始終比 從第一延遲電路220最終輸出的輸出信號0UT_SIG1_F多延遲一個延遲單位。因此，根據(jù)示例性實施例，公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>可以具有與第一延遲控制碼C0N_1<1>、C0N_1<2>、...、C0N_1<N>相同的值，并且 具有比第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的值大對應(yīng)于一個延遲單位 的值。具體而言，當假設(shè)公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的 第一個至第三個公共延遲控制碼C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使能并且其 余的第四個至第N個公共延遲控制碼C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N>被禁止
時，第一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一個至第三個第一延遲控
制碼C0N_1<1>、C0N_1<2>和C0N_1<3>被使能，而其余的第四個至第N個第一延遲控制碼 C0N_1<4>、C0N_1<5>、. . .、C0N_1<N> 被禁止；第二延遲控制碼 C0N_2<1>、C0N_2<2>、...、C0N_2<N>中的第一個第二延遲控制碼C0N_2<1>和第二個第二延遲控制碼C0N_2<2>被使 能，而其余的第三至第N個第二延遲控制碼C0N_2<3>、C0N_2<4>、C0N_2<5>、. . .、C0N_2<N> 被禁止。如上所述，當改變延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 的值時，從第一延 遲電路220最終輸出的輸出信號0UT_SIG1_F經(jīng)公共延遲電路200以例如三個延遲階段(每 一個延遲步驟延遲一個延遲單位)被延遲，并 且接著經(jīng)第一延遲電路220以四個延遲階段 (每一個延遲階段延遲一個延遲單位)被再次延遲。因此，最終輸出信號0UT_SIG1_F變?yōu)?通過以七個延遲階段(每一個延遲階段延遲一個延遲單位)將經(jīng)信號輸入節(jié)點IN_SIG_ND 傳送至公共延遲電路200的輸入信號IN_SIG_S延遲而獲得的信號。此外，與從第一延遲電路220最終輸出的輸出信號0UT_SIG1_F相比，從第二延遲 電路240最終輸出的輸出信號0肌_5162_ 經(jīng)公共延遲電路200以例如兩個延遲階段(每一 個延遲階段延遲一個延遲單位)被延遲，接著經(jīng)第二延遲電路240以四個階段(每一個階 段延遲一個延遲單位)被再次延遲。因此，最終輸出信號0UT_SIG2_F變?yōu)橥ㄟ^以六個階段 (每一個階段延遲一個延遲單位)將經(jīng)輸入信號節(jié)點IN_SIG_ND傳送至公共延遲電路200 的輸入信號IN_SIG_S延遲而獲得的信號?？偠灾?，通過改變延遲控制碼 C0N_PUB< 1 >、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 的操作，從第二延 遲電路240最終輸出的輸出信號0UT_SIG2_F可以比從第一延遲電路220最終輸出的輸出 信號0UT_SIG1_F領(lǐng)先一個延遲單位。像現(xiàn)有技術(shù)一樣，相位混合器260通過將第一延遲電路220的最終輸出信號0UT_ SIG1_F的相位與第二延遲電路240的最終輸出信號0UT_SIG2_F的相位進行混合，可以產(chǎn) 生具有小于延遲單位的延遲量的輸出信號0UT_SIG_F。第一延遲電路220的最終輸出信號 0UT_SIG1_F與第二延遲電路240的最終輸出信號0UT_SIG2_F可以相差一個延遲單位。根據(jù)以上描述的本發(fā)明的第一實施例，經(jīng)延遲線的信號輸入節(jié)點IN_SIG_ND傳送 的輸入信號公共延遲電路200中被延遲預(yù)定延遲量，接著在通過第一延遲電路 220和第二延遲電路240時再次被延遲預(yù)定延遲量，從而經(jīng)兩個輸出節(jié)點0UT_SIG_ND1和 0UT_SIG_ND2輸出作為兩個輸出信號0UT_SIG1_F和0UT_SIG2_F。因此，當輸入信號IN_SIG_S經(jīng)輸入驅(qū)動器280傳送至信號輸入節(jié)點IN_SIG_ND 時，其狀態(tài)依賴于公共延遲電路200的負載。因此，不僅可以使輸入信號IN_SIG_S的電平 變化最小化，而且可以使輸入驅(qū)動器280的尺寸最小化。結(jié)果，輸入信號IN_SIG_S可以以 高的準確性通過延遲線并具有快速響應(yīng)時間。因此，根據(jù)本發(fā)明的第一實施例的延遲線可以應(yīng)用于以比現(xiàn)有技術(shù)的半導(dǎo)體器件 更快地操作的半導(dǎo)體器件。第2實施例圖3為說明根據(jù)本發(fā)明的第二實施例的具有延遲線的半導(dǎo)體器件的方框圖。參見圖3，具有延遲線的半導(dǎo)體器件包括輸入延遲電路300、第一輸出延遲電路 320和第二輸出延遲電路340。輸入延遲電路300通過公共延遲路徑來將輸入信號IN_ SIG_S延遲而產(chǎn)生第一延遲信號，所述公共延遲路徑的長度是響應(yīng)于延遲控制碼C0N_PUB<1>、C0N_PUB<2>、…、CON_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>而確定的；并且通過附加延遲路徑來將在公共延遲路徑中產(chǎn)生
的第一延遲信號延遲而產(chǎn)生第二延遲信號，所述附加延遲路徑的長度是響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、· . .、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>而確定的。第一輸出延遲電路320通過第一延遲路徑來將輸入延
遲電路300的第一延遲信號延遲并將延遲的第一延遲信號輸出，所述第一延遲路徑的長度 是響應(yīng)于延遲控制碼 CON_PUB<l>、CON_PUB<2>、...、⑶N_PUB<N>、CON_l<l>、CON_l<2>、...、 CON_l<N>、C0N_2<1>、CON_2<2>、. . .、CON_2<N> 而確定的。第二輸出延遲電路 340 通過 第二延遲路徑來將輸入延遲電路300的信號延遲并將延遲的信號輸出，所述第二延遲路 徑的長度是響應(yīng)于延遲控制碼 C0N_PUB<1>、CON_PUB<2>、. . .、CON_PUB<N>、C0N_1<1>、 CON_l<2>、. . .、CON_l<N>、C0N_2<1>、CON_2<2>、. . .、CON_2<N> 而確定的。此外，具有延遲線的半導(dǎo)體器件還包括相位混合器360，用于將從第一輸出延遲 電路320輸出的輸出信號0UT_SIG1_F的相位與從第二輸出延遲電路340輸出的第二輸出 信號0UT_SIG2_F的相位進行混合。此外，具有延遲線的半導(dǎo)體器件還包括輸入驅(qū)動器 380，用于將外部輸入信號IN_SIG驅(qū)動至信號輸入節(jié)點IN_SIG_ND。延遲控制碼C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、·..、 C0N_1<N>、C0N_2<1>、C0N_2<2>、...、⑶N_2<N>產(chǎn)生于延遲控制器390中。延遲控制碼C0N_ PUB<1>、C0N_PUB<2>、…、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、
C0N_2<2>.....C0N_2<N>包括用于控制輸入延遲電路300的操作的輸入延遲控制碼C0N_
PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> ；用于控制第一輸出延遲電路320的操作的第一延遲
控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N> ；以及用于控制第二輸出延遲電路340的操作的
第二延遲控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。輸入延遲電路300包括多個輸入延遲單元300<1>、300<2>、...、300<N>，用于使 經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S延遲一個延遲單位。具體而言，當 傳送至輸入延遲單元300<1>、300<2>、. . .、300<N>的輸入延遲控制碼C0N_PUB<1>、C0N_
PUB<2>.....C0N_PUB<N>被使能時，從信號輸入節(jié)點IN_SIG_ND或在前的輸入延遲單元
300<1>、300<2>、. . .、300<N-1> 傳送的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. · ·、IN_
SIG_N-1分別被延遲一個延遲單位。當傳送至各個輸入延遲單元300<1>、300<2>.....
300<N>的輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>被禁止時，從信號輸 入節(jié)點IN_SIG_ND或在前的輸入延遲單元300<1>、300<2>、. . .、300<N_1>傳送的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 不通過。第一輸出延遲電路320包括多個第一輸出延遲單元320<1>、320<2>、. . .、320<N>， 用于基于延遲單位使經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S或從輸入延遲 單元 300<1>、300<2>、· · ·、300<N-1> 傳送的輸入信號 IN_SIG_1、IN_SIG_2、· · ·、IN_SIG_N_1 延遲。這里，多個第一輸出延遲單元320<1>、320<2>、. . .、320<N>響應(yīng)于第一延遲控制 碼C0N_1<1>、C0N_1<2>.....C0N_1<N>而執(zhí)行操作。具體而言，當傳送至第一輸出延遲單元
320<1>、320<2>、. · ·、320<N> 的第一延遲控制碼 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> 中的任 一個第一延遲控制碼被使能時，與使能的第一延遲控制碼相對應(yīng)的第一輸出延遲單元使從在前的第一輸出延遲單元傳送的輸入信號延遲一個延遲單位。另一方面，與傳送至各個第 一輸出延遲單元 320<1>、320<2>、. · ·、320<N> 的第一延遲控制碼 C0N_1<1>、C0N_1<2>、· · ·、 C0N_1<N>中未被使能的第一延遲控制碼相對應(yīng)的第一輸出延遲單元使從輸入延遲電路 300的任一個輸入延遲單元傳送的輸入信號或經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號 IN_SIG_S延遲一個延遲單位。第二輸出延遲電路340包括多個第二輸出延遲單元340<1>、340<2>、. . .、340<N>， 用于使從輸入延遲電路300的輸入延遲單元300<1>、300<2>、. . .、300<N>傳送的信號IN_ SIG_1、IN_SIG_2、. . .、IN_SIG_N 延遲一個延遲單位。這里，第二輸出延遲單元340<1>、340<2>、340<3>、. . .、340<N>響應(yīng)于第二延遲控
制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>而執(zhí)行操作。具體而言，當傳送至第二輸出延遲
單元 340<1>、340<2>、· · ·、340<N> 的第二延遲控制碼 C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N> 中的任一個第二延遲控制碼被使能時，與使能的第二延遲碼相對應(yīng)的第二輸出延遲單元使 從在前的第二輸出延遲單元傳送的輸入信號延遲一個延遲單位。與傳送至第二輸出延遲單 元 340<1>、340<2>、. . .、340<N> 的第二延遲控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 中 未被使能的其余的第二延遲控制碼相對應(yīng)的第二輸出延遲單元使從輸入延遲電路300所
包括的任一個輸入延遲單元傳送的輸入信號IN_SIG_1、IN_SIG_2.....IN_SIG_N延遲一個
延遲單位。這里，輸入延遲電路300所包括的多個輸入延遲單元300<1>、300<2>、. . .、300<N> 基于第一輸出延遲電路320與第二輸出延遲電路340之間的連接關(guān)系并且基于輸入延遲控 制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>而靈活地作為公共延遲路徑或附加延遲路 徑來操作。首先，將描述第一輸出延遲電路320和第二輸出延遲電路340與輸入延遲電路 300之間的連接關(guān)系。第一輸出延遲電路320接收傳送至輸入延遲電路300所包括的各個輸 入延遲單元 300<1>、300<2>、· · ·、300<N> 的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、· · ·、 IN_SIG_N-1，并執(zhí)行延遲操作。第二輸出延遲電路340接收從輸入延遲電路300所包括的 各個輸入延遲單元 300<1>、300<2>、. · ·、300<N> 輸出的輸入信號 IN_SIG_1、IN_SIG_2、· · ·、 IN_SIG_N,并執(zhí)行延遲操作。具體而言，經(jīng)輸入延遲電路300傳送至第一輸出延遲電路320 所包括的第一輸出延遲單元320<1>、320<2>、. . .、320<N>的輸入信號IN_SIG_S、IN_SIG_1、 IN_SIG_2、· · ·、IN_SIG_N-1 比傳送至第二輸出延遲單元 340<1>、340<2>、· · ·、340<N> 的輸 入信號IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N少延遲一個延遲單位。

因此，在輸入延遲電路300所包括的多個輸入延遲單元300<1>、300<2>、...、 300<N>中，與比在輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中被使能的 輸入延遲控制碼的最大值小一個延遲單位的輸入延遲控制碼的值相對應(yīng)的輸入延遲單元 的延遲量變?yōu)檫@樣一部分在此部分中，輸入延遲電路300的延遲量共同施加于從輸入延 遲電路300傳送至第一輸出延遲電路320和第二輸出延遲電路340的輸入信號。該部分被 稱作公共延遲路徑。這里，由于輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N> 中被使能的輸入延遲控制碼的最大值并不是預(yù)先確定的，因此公共延遲路徑的長度不是預(yù) 先確定的。此外，在輸入延遲電路300所包括的多個輸入延遲單元300<1>、300<2>、...、 300<N>中，附加延遲路徑是這樣的一部分其延遲不施加于從輸入延遲電路300傳送至第一輸出延遲電路320的輸入信號，但施加于從輸入延遲電路300傳送至第二輸出延遲電路 340的輸入信號。這里，由于附加延遲路徑共計具有一個輸入延遲單元的延遲量，因此可理 解，其延遲量固定于對應(yīng)于一個延遲單位的延遲量。 上述方法中，可以將輸入延遲電路300所包括的多個輸入延遲單元300<1>、
300<2>.....300<N>劃分成用于公共延遲路徑的輸入延遲單元和用于附加延遲路徑的輸入
延遲單元。然而，此劃分是基于第一輸出延遲電路320與第二輸出延遲電路340具有相同 長度的假設(shè)來進行的。當?shù)谝惠敵鲅舆t電路320比第二輸出延遲電路340長一個延遲單元 時，整個輸入延遲電路300可變?yōu)楣惭舆t路徑。換言之，根據(jù)一實例，附加延遲路徑可以 固定于對應(yīng)于一個延遲單元的延遲量。或者，附加延遲路徑也可以不具有延遲量。因此，當?shù)谝惠敵鲅舆t電路320與第二輸出延遲電路340具有相同長度時，第二輸 出延遲電路340使經(jīng)輸入延遲電路300的附加延遲路徑產(chǎn)生的第二延遲信號延遲，并將延 遲的第二延遲信號輸出。另一方面，當?shù)谝惠敵鲅舆t電路320比第二輸出延遲電路340長 一個延遲單元時，第二輸出延遲電路340像第一輸出延遲電路320 —樣，使經(jīng)輸入延遲電路 300的公共延遲路徑產(chǎn)生的第一延遲信號延遲并將延遲的第一延遲信號輸出。這里，當?shù)谝?輸出延遲電路320比第二輸出延遲電路340長一個延遲單元時，輸入延遲電路300不需要 任何附加延遲路徑。因此，不存在第二延遲信號。基于上述結(jié)構(gòu)，下文將描述根據(jù)本發(fā)明的第二實施例制造的半導(dǎo)體器件的延遲電 路的操作。首先，將描述輸入延遲電路300的操作。當輸入延遲控制碼C0N_PUB<1>、C0N_ PUB<2>、...、⑶N_PUB<N>被使能時，輸入延遲電路300所包括的多個輸入延遲單元300<1>、 300<2>、. . .、300<N> 分別接收輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1， 使它們延遲一個延遲單位，并將延遲的信號輸出。當輸入延遲控制碼C0N_PUB<1>、C0N_ PUB<2>、...、⑶N_PUB<N>被禁止時，輸入延遲電路300所包括的多個輸入延遲單元300<1>、 300<2>、. . .、300<N> 不使施加至它們的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N-1通過。因此，多個輸入延遲單元300<1>、300<2>、. . .、300<N>不執(zhí)行延遲操作。具體而言，輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>是被使能
還是被禁止決定了輸入延遲電路300所包括的多個輸入延遲單元300<1>、300<2>.....
300<N>是否使傳送至它們的輸入信號通過。因此，若選擇性地將多位輸入延遲控制碼C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的任一位作為最高使能位使能，則較低單元的位全 部被使能，而較高單元的位全部被禁止。例如，當假設(shè)輸入延遲控制碼C0N_Pra<l>、C0N_PUB<2>、. . .、C0N_PUB<N>中的第 三個輸入延遲控制碼C0N_PUB<3>作為最高使能位被使能時，則作為比第三個輸入延遲控 制碼C0N_PUB<3>低的單元的第一個輸入延遲控制碼C0N_PUB<1>和第二個輸入延遲控制碼 C0N_PUB<2>被使能，而作為比第三個輸入延遲控制碼C0N_PUB<3>高的單元的第四個至第N 個輸入延遲控制碼 C0N_PUB<4>、C0N_PUB<5>、. . .、C0N_PUB<N> 被禁止。在上述示例性狀態(tài)下，如下所述在輸入延遲電路300中劃分公共延遲路徑和附加 延遲路徑。首先，當用于確定第一輸出延遲電路320的長度的第一延遲控制碼C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>的值與輸入延遲電路300的輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2> .....CON_PUB<N>的值相同并且用于確定第二輸出延遲電路340的長度的第二延
遲控制碼CON_2<l>、CON_2<2>、. . .、CON_2<N>的值比輸入延遲電路300的輸入延遲控制碼 CON_PUB<l>、CON_PUB<2>、. . .、CON_PUB<N>的值小對應(yīng)于一個延遲單位的值時，附加延遲路 徑的長度變?yōu)椤?”。因此，第一輸出延遲電路320和第二輸出延遲電路340 —起接收經(jīng)輸入 延遲電路300的公共延遲路徑輸出的輸入信號，并且執(zhí)行延遲操作。簡言之，正如將輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>中的 第一個至第三個輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>使能一樣，當?shù)?br> 一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一個至第三個第一延遲控制碼
C0N_1<1>、C0N_1<2> 和 C0N_1<3> 被使能并且第二延遲控制碼 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>中的第一個第二延遲控制碼C0N_2<1>和第二個第二延遲控制碼C0N_2<2>被使能 時，第一個至第三個輸入延遲單元300<1>、300<2>和300<3>屬于輸入延遲電路300所包括
的輸入延遲單元300<1>、300<2>.....300<N>中的公共延遲路徑。同時，不需要附加延遲路
徑。因此，第一輸出延遲電路320與第二輸出延遲電路340都接收輸入信號IN_SIG_3并執(zhí) 行延遲操作，輸入信號IN_SIG_3是以三個階段(每一個階段以一個延遲單位為基礎(chǔ))被延 遲并經(jīng)輸入延遲電路300的公共延遲路徑輸出的信號。另一方面，當用于確定第一輸出延遲電路320的長度的第一延遲控制碼 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的值和用于確定第二輸出延遲電路340的長度的第二 延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的值具有與比輸入延遲電路300的輸入延 遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值小一個延遲單位的值相對應(yīng)的值 時，附加延遲路徑共計具有與一個延遲單元的長度相對應(yīng)的長度。因此，第一輸出延遲電路 320接收經(jīng)輸入延遲電路300的公共延遲路徑輸出的輸入信號，并執(zhí)行延遲操作。第二輸出 延遲電路340經(jīng)附加路徑接收輸入信號并執(zhí)行延遲操作，在附加路徑中，上述輸入信號比 經(jīng)公共延遲路徑輸出的輸入信號多延遲一個延遲單位。具體而言，當?shù)谝谎舆t控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>中的第一個第
一延遲控制碼C0N_1<1>和第二個第一延遲控制碼C0N_1<2>被使能并且第二延遲控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第一個第二延遲控制碼C0N_2<1>和第二個第二 延遲控制碼C0N_2<2>被使能，同時輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>中的第一個至第三個輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>和C0N_PUB<3>被使
能時，輸入延遲電路300所包括的輸入延遲單元300<1>、300<2>.....300<N>中的第一個輸
入延遲單元300<1>和第二個輸入延遲單元300<2>屬于公共延遲路徑，而第三個輸入延遲 單元300<3>屬于附加延遲路徑。因此，第一輸出延遲電路320接收經(jīng)由輸入延遲電路300 的公共延遲路徑以兩個階段延遲(每一個階段延遲一個延遲單位)并輸出的輸入信號IN_ SIG_2，并執(zhí)行延遲操作。因此，第二輸出延遲電路340接收經(jīng)由公共延遲路徑與附加延遲 路徑以三個階段(每一個階段延遲一個延遲單位)延遲并且輸出的輸入信號IN_SIG_3，并 執(zhí)行延遲操作。不屬于輸入延遲電路300中的公共延遲路徑和附加延遲路徑中的任一個的第四
個至第N個輸入延遲單元300<4>、300<5>.....300<N>不執(zhí)行延遲操作。因此，輸出信號是
不重要的信號，其電平是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入信號關(guān)地被 設(shè)定的。通常將從輸入延遲電路300傳送的這些信號設(shè)定成邏輯低電平。
當輸入延遲電路300的公共延遲路徑的操作初始化時，與輸入延遲控制碼C0N_
PUB<1>、C0N_PUB<2>.....C0N_PUB<N>的初始值(此為所有輸入延遲控制碼都被禁止的狀
態(tài))相對應(yīng)地，將長度設(shè)定為0( S卩，不延遲輸入信號將其原樣輸出)；以及與 輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值遞增一個單位相對應(yīng)地， 使輸入信號的延遲增加與一個延遲單位相對應(yīng)的長度。此外，下文將解釋輸入延遲電路300的附加延遲路徑的操作。當輸入延遲控制 碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 的值具有與第一延遲控制碼 C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>相同的值并且具有比第二延遲控制碼C0N_2<1>、C0N_2<2>、...、 C0N_2<N>大一個單位的值時，長度被設(shè)定為“0”(即，將輸入信號無任何延遲地從公共延遲 路徑輸出)。當輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的值比第一延 遲控制碼 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 和第二延遲控制碼 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>的值大一個單位時，長度被設(shè)定成對應(yīng)于一個延遲單位。下文中將描述第一輸出延遲電路320的操作。當?shù)谝谎舆t控制碼C0N_1<1>、
C0N_1<2>.....C0N_1<N>被使能時，第一輸出延遲電路320所包括的多個第一輸出延遲
單元 320<1>、320<2>、· · ·、320<N> 分別接收從第一輸出延遲單元 320<1>、320<2>、· · ·、 320<N-1>中在前的第一輸出延遲單元320<2>、320<3>、. . .、320<N>傳送的輸出信號 0UT_SIG1_1、0UT_SIG1_2、. · ·、0UT_SIG1_N，使輸出信號 0UT_SIG1_1、0UT_SIG1_2、. · ·、 0UT_SIG1_N延遲一個延遲單位，并將延遲的信號輸出。當?shù)谝谎舆t控制碼C0N_1<1>、
C0N_1<2>.....C0N_1<N>被禁止時，第一輸出延遲電路320所包括的多個第一輸出延遲單
元320<1>、320<2>.....320<N>分別接收從信號輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_
SIG_S或從輸入延遲電路300包括的多個輸入延遲單元300<1>、300<2>、. . .、300<N_1>傳
送的輸入信號IN_SIG_1、IN_SIG_2.....IN_SIG_N_1，使它們延遲一個延遲單位，并將延遲
的信號輸出?？偠灾_定第一輸出延遲單元320<1>、320<2>.....320<N>要接收兩個信號
中的哪一個取決于第一延遲控制碼C0N_1<1>、C0N_1<2>.....C0N_1<N>是被使能還是被禁
止。因此，當選擇性地將多位第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的任 一位作為最高使能位使能時，比最高使能位低的單元的位全部被使能，而比最高使能位高 的單元的位全部被禁止。例如，當假設(shè)選擇性地將第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中 的第三個第一延遲控制碼C0N_1<3>作為最高使能位使能時，比最高使能的第三個第一延 遲控制碼C0N_1<3>低的單元的第一個第一延遲控制碼C0N_1<1>和第二個第一延遲控制碼 C0N_1<2>被使能，而比最高使能的第三個第一延遲控制碼C0N_1<3>高的單元的第四個至 第N個第一延遲控制碼C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止。如以上實例所示，當?shù)谝谎舆t控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>中的第 一個至第三個第一延遲控制碼C0N_1<1>、C0N_1<2>和C0N_1<3>被使能并且其余的第四個 至第N個第一延遲控制碼C0N_1<4>、C0N_1<5>、. . .、C0N_1<N>被禁止時，第一輸出延遲電 路320執(zhí)行接收經(jīng)第三個輸入延遲單元300<3>傳送的輸入信號IN_SIG_3、基于一個延遲單 位將所接收的輸入信號IN_SIG_3延遲并且將延遲的信號輸出的操作。此外，第一輸出延遲 電路320所包括的多個第一輸出延遲單元320<1>、320<2>.....320<N>中的第一個至第三個第一輸出延遲單元320<1>、320<2>和320<3>分別執(zhí)行接收作為在前的第一輸出延遲單 元的第二個至第四個第一輸出延遲單元320<2>、320<3>和320<4>的輸出信號0UT_SIG1_1、 0UT_SIG1_2 和 0UT_SIG1_3、使所接收的信號 0UT_SIG1_1、0UT_SIG1_2 和 0UT_SIG1_3 延遲 一個延遲單位并將延遲的信號0UT_SIG1_S、0UT_SIG1_1和0UT_SIG1_2輸出的操作。具體而言，在第一輸出延遲電路320所包括的多個第一輸出延遲單元320<1>、
320<2>.....320<N>中，通過輸入延遲電路300并傳送至第四個第一輸出延遲單元320<4>
的輸入信號IN_SIG_3在通過第四個至第一個第一輸出延遲單元320<4>、320<3>、320<2> 和320<1>時以四個階段(每一個階段延遲一個延遲單位)被延遲，從而輸出信號0UT_ SIG1_3、0UT_SIG1_2、0UT_SIG1_1 和 0UT_SIG1_F。因此，第一輸出延遲電路 320 的第一延遲 路徑具有對應(yīng)于四個延遲單位的長度。另一方面，雖然第五個至第N個第一輸出延遲單元320<5>、320<6>.....320<N>經(jīng)
輸入延遲電路300接收相應(yīng)的輸入信號IN_SIG_6、IN_SIG_6、. . .、IN_SIG_N，但從輸入延遲 電路300傳送的信號是不重要的信號，其電平是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸入 信號IN_SIG_S無關(guān)地被設(shè)定的。因此，輸出信號是不重要的信號，其電平是與經(jīng)信號輸入 節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S無關(guān)地被設(shè)定的。通常將從輸入延遲電路300 傳送的這些信號設(shè)定成邏輯低電平。當?shù)谝惠敵鲅舆t電路320的用于確定第一延遲路徑的長度的操作初始化時，第一 輸出延遲電路320響應(yīng)于第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的初始值 (這意味著所有的第一延遲控制碼都被禁止的狀態(tài))使從輸入延遲電路300傳送的輸入信 號IN_SIG_S(輸入延遲電路300的長度為“0”的情況)延遲一個延遲單位。第一輸出延遲 電路320響應(yīng)于第一延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>的值遞增一個單位， 而使從輸入延遲電路300傳送的輸入信號IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N-1增加一個 延遲單位。這里，從上文可看出，第一輸出延遲電路320在所有的第一延遲控制碼C0N_1 < 1 >、
C0N_1<2>.....C0N_1<N>都被禁止的初始值狀態(tài)下，直接接收經(jīng)信號輸入節(jié)點IN_SIG_ND
傳送的輸入信號IN_SIG_S。在初始化期間，公共延遲路徑的長度為“0”，并且在所有的公共 延遲控制碼C0N_PUB<1>、C0N_PUB<2>、...、⑶N_PUB<N>都被禁止的初始值狀態(tài)下將輸入信 號IN_SIG_S無延遲地輸出，在概括輸入延遲電路300的操作的描述中使用了這種狀態(tài)。下文中將描述第二輸出延遲電路340的操作。當?shù)诙舆t控制碼C0N_2<1>、
C0N_2<2>.....C0N_2<N>被使能時，第二輸出延遲電路340所包括的多個第二輸出延遲單
元 340<1>、340<2>、· · ·、340<N> 接收從第二輸出延遲單元 340<1>、340<2>、340<3>、· · ·、 340<N-1>中的在前的第二輸出延遲單元340<2>、340<3>、. . .、340<N>傳送的輸出信號 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N，基于一個延遲單位使所接收的輸出信號0UT_
SIG1_1、0UT_SIG1_2.....0UT_SIG1_N延遲，并將延遲的信號輸出。此外，當?shù)诙舆t控制
碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>被禁止時，第二輸出延遲電路340分別使從輸入延
遲電路300所包括的多個輸入延遲單元300<1>、300<2>.....300<N>傳送的輸入信號IN_
SIG_1、IN_SIG_2.....IN_SIG_N延遲，使它們延遲一個延遲單位，并將延遲的信號輸出。具體而言，確定多個第二輸出延遲單元340<1>、340<2>.....340<N>要接收兩個
信號中的哪一個取決于第二延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>是被使能還是被禁止。因此，當選擇性地將多位第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中 的任一位作為最高使能位使能時，比最高使能位低的單元的位全部被使能，而比最高使能 位高的單元的位全部被禁止。例如，當假設(shè)第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>中的第三個 第二延遲控制碼C0N_2<3>被使能時，比最高使能碼低的單元的第一個第二延遲控制碼 C0N_2<1>和第二個第二延遲控制碼C0N_2<2>被使能，而比最高使能碼高的單元的第四個 至第N個第二延遲控制碼C0N_2<4>、C0N_2<5>、. . .、C0N_2<N>被禁止。如以上實例所述，當?shù)诙舆t控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>中的第
一個至第三個第二延遲控制碼C0N_2<1>、C0N_2<2>和C0N_2<3>被使能并且其余的第四個 至第N個第二延遲控制碼C0N_2<4>、C0N_2<5>、. . .、C0N_2<N>被禁止時，第二輸出延遲電 路340接收經(jīng)第四個輸入延遲單元300<4>傳送的輸入信號IN_SIG_4，使所接收的輸入信號 IN_SIG_4延遲一個延遲單位，并將延遲的信號輸出。同時，第二輸出延遲電路340所包括的
多個第二輸出延遲單元340<1>、340<2>.....340<N>中的第一個至第三個第二輸出延遲單
元340<1>、340<2>和340<3>使從在前的第二個至第四個第二輸出延遲單元340<2>、340<3> 和340<4>傳送的輸出信號0UT_SIG1_1、0UT_SIG1_2和0UT_SIG1_3延遲一個延遲單位，并 將延遲的信號 0UT_SIG1_F、0UT_SIG1_1 和 0UT_SIG_2 輸出。換言之，經(jīng)輸入延遲電路300傳送至第二輸出延遲電路340所包括的多個第二輸 出延遲單元340<1>、340<2>、340<3>、· · ·、340<N>中的第四個第二輸出延遲單元340<4>的 輸入信號IN_SIG_4經(jīng)第四個至第一個第二輸出延遲單元340<4>、340<3>、340<2>和340<1> 以四個階段(每一個階段延遲一個延遲單位)被延遲，并且接著作為輸出信號0UT_SIG1_3、 0UT_SIG1_2、0UT_SIG1_1和0UT_SIG1_F輸出。因此，第二輸出延遲電路340中的第二延遲 路徑具有對應(yīng)于四個延遲單位的長度。另一方面，雖然第五個至第N個第二延遲單元340<5>、340<6>.....340<N>經(jīng)輸入
延遲電路300接收相應(yīng)的輸入信號IN_SIG_6、IN_SIG_6、. . .、IN_SIG_N，但從輸入延遲電 路300傳送的這些信號是不重要的信號，其電平是與經(jīng)信號輸入節(jié)點IN_SIG_ND傳送的輸 入信號IN_SIG_S無關(guān)地被設(shè)定的。因此，輸出信號也是不重要的信號，其電平是與經(jīng)信號 輸入節(jié)點IN_SIG_ND傳送的輸入信號IN_SIG_S無關(guān)地被設(shè)定的。通常將從輸入延遲電路 300傳送的這些信號的電平設(shè)定成邏輯低電平。當?shù)诙敵鲅舆t電路340的用于確定第二延遲長度的長度的操作初始化時，第二 輸出延遲電路340響應(yīng)于第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的初始值 (這是所有的第二延遲控制碼都被禁止的情況)使從輸入延遲電路300傳送的輸入信號 IN_SIG_1 (這是輸入延遲電路300的公共延遲路徑的長度為“0”并且附加延遲路徑的長度 對應(yīng)于一個延遲單位的情況)延遲兩個延遲單位，并且第二輸出延遲電路340響應(yīng)于第二
延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>的值遞增一個單位(這意味著順序增加第
二延遲控制碼C0N_2<1>、C0N_2<2>、...、⑶N_2<N>的最高使能位)而使從輸入延遲電路300 傳送的輸入信號IN_SIG_1、IN_SIG_2和IN_SIG_N_1增加一個延遲單位。將在下文中基于以上描述的內(nèi)容來描述當輸入延遲電路300、第一輸出延遲電路 320和第二輸出延遲電路340操作時，最終輸出的信號之間的關(guān)系。首先，在用于確定輸入延遲電路300的長度的輸入延遲控制碼C0N_PUB<1>、C0N_PUB<2>.....C0N_PUB<N>的值比用于確定第一輸出延遲電路320的長度的第一延遲控制碼
C0N_1<1>、C0N_1<2>.....C0N_1<N>的值以及用于確定第二輸出延遲電路340的長度的第
二延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>的值大一個單位的情況下，根據(jù)一個實
例，當輸入延遲電路300具有三個延遲單位的長度時，輸入延遲電路300包括具有兩個延遲 單位的長度的公共延遲路徑以及具有一個延遲單位的長度的附加延遲路徑。此外，由于輸入延遲電路300具有三個延遲單位的長度，因此第一輸出延遲電路 320和第二輸出延遲電路340也都具有三個延遲單位的長度。在此情況下，從第一輸出延遲電路320輸出的輸出信號0UT_SIG1_F是在延遲了與 輸入延遲電路300的公共延遲路徑的長度相對應(yīng)的兩個延遲單位并且再延遲了與第一輸 出延遲電路320的第一延遲路徑的長度相對應(yīng)的三個延遲單位之后所輸出的信號。因此， 輸出信號0UT_SIG1_F是通過使經(jīng)信號輸入節(jié)點IN_SIG_ND施加至輸入延遲電路300的輸 入信號IN_SIG_S延遲共計五個延遲單位而獲得的延遲信號。另一方面，從第二輸出延遲電路340輸出的輸出信號0UT_SIG2_F是在延遲三個延 遲單位(對應(yīng)于輸入延遲電路300的公共延遲路徑以及附加延遲路徑的長度)并且再延遲 三個延遲單位(對應(yīng)于第二輸出延遲電路340的第二延遲路徑的長度)之后所輸出的信 號。因此，與經(jīng)信號輸入節(jié)點IN_SIG_ND施加至輸入延遲電路300的輸入信號IN_SIG_S相 比，輸出信號0UT_SIG2_F是延遲了共計六個延遲單位的信號。其次，當假設(shè)用于確定輸入延遲電路300的長度的輸入延遲控制碼C0N_PUB<1>、
C0N_PUB<2>.....C0N_PUB<N>的值與用于確定第一輸出延遲電路320的長度的第一延遲控
制碼C0N_1<1>、C0N_1<2>、...、⑶N_1<N>的值相同而比用于確定第二輸出延遲電路340的
長度的第二延遲控制碼C0N_2<1>、C0N_2<2>.....C0N_2<N>的值大一個單位時，可理解，當
輸入延遲電路300具有三個延遲單位的長度時，輸入延遲電路300僅包括具有三個延遲單 位的長度的公共延遲路徑，而不存在附加延遲路徑。此外，由于輸入延遲電路300具有三個延遲單位的長度，因此第一輸出延遲電路 320具有四個延遲單位的長度，而第二輸出延遲電路340具有三個延遲單位的長度。在此情況下，從第一輸出延遲電路320輸出的輸出信號0UT_SIG1_F是在延遲三個 延遲單位(對應(yīng)于輸入延遲電路300的公共延遲路徑的長度)并且再延遲四個延遲單位 (對應(yīng)于第一輸出延遲電路320的第一延遲路徑的長度)之后輸出的信號。因此，輸出信號 0UT_SIG1_F是通過使經(jīng)信號輸入節(jié)點IN_SIG_ND施加至輸入延遲電路300的輸入信號IN_ SIG_S延遲共計七個延遲單位而獲得的信號。另一方面，從第二輸出延遲電路340輸出的輸出信號0UT_SIG2_F是在延遲三個延 遲單位(對應(yīng)于輸入延遲電路300的公共延遲路徑以及附加延遲路徑的長度)延遲并且再 延遲三個延遲單位(對應(yīng)于第二輸出延遲電路340的第二延遲路徑的長度)之后輸出的信 號。因此，輸出信號0UT_SIG2_F是通過使經(jīng)信號輸入節(jié)點IN_SIG_ND施加至輸入延遲電路 300的輸入信號IN_SIG_S延遲共計六個延遲單位的信號。像現(xiàn)有技術(shù)一樣，相位混合器260將第一輸出延遲電路320的最終的輸出信號 0UT_SIG1_F的相位與第二輸出延遲電路340的最終的輸出信號0UT_SIG2_F的相位進行混 合，并且能夠在第一輸出延遲電路320的最終的輸出信號0UT_SIG1_F與第二輸出延遲電路 340的最終的輸出信號0UT_SIG2_F相差一個延遲單位時產(chǎn)生具有小于一個延遲單位的延遲量的輸出信號0UT_SIG_F。根據(jù)以上描述的本發(fā)明的第二實施例，經(jīng)延遲線的信號輸入節(jié)點IN_SIG_ND傳送 的輸入信號IN_SIG_S首先延遲了輸入延遲電路300中所設(shè)定的延遲量，接著在通過第一 輸出延遲電路320和第二輸出延遲電路340時再延遲預(yù)定的延遲量，從而經(jīng)兩個輸出節(jié)點 0UT_SIG_ND1 和 0UT_SIG_ND2 輸出作為兩個輸出信號 0UT_SIG1_F 和 0UT_SIG2_F。因此，當輸入信號IN_SIG_S經(jīng)輸入驅(qū)動器380傳送至信號輸入節(jié)點IN_SIG_ND 時，其狀態(tài)由輸入延遲電路300的負載確定。因此，不僅可以使輸入信號IN_SIG_S的電平 變化最小化/減少，而且可以使輸入驅(qū)動器380的尺寸最小化/減小。結(jié)果，輸入信號IN_ SIG_S可以以高的準確性和較快的響應(yīng)而通過延遲線。因此，根據(jù)本發(fā)明的第二實施例的延遲線可應(yīng)用于比現(xiàn)有技術(shù)的半導(dǎo)體器件更快 地操作的半導(dǎo)體器件。第3實施例圖4為說明根據(jù)本發(fā)明的第三實施例的具有延遲線的半導(dǎo)體器件的方框圖。參見圖4，具有延遲線400的半導(dǎo)體器件，延遲線400由多個串聯(lián)耦合的單 位延遲塊400<1>、400<2>、. . .、400<N>形成。多個串聯(lián)耦合的單位延遲塊400<1>、 400<2>、...、400<N> 包括公共延遲電路 402<1>、402<2>、...、402<N> ；第一延遲電路 404<1>、404<2>、· · ·、404<N> ；以及第二延遲電路 406<1>、406<2>、· · ·、406<N>。單位延遲 塊 400<1>、400<2>、. . .、400<N> 響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>、C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N>、C0N_2<1>、C0N_2<2>、· · ·、C0N_2<N>，將輸 入至公共輸入節(jié)點IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN的輸入信號延遲，并將延 遲的信號輸出至公共輸出節(jié)點0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN。第一延遲 電路 404<1>、404<2>、. . .、404<N> 響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>、C0N_1<1>、C0N_1<2>、…、C0N_1<N>、C0N_2<1>、C0N_2<2>、…、C0N_2<N>，將輸入 至公共輸入節(jié)點 IN_PUB_ND1、IN_PUB_ND2、· . .、IN_PUB_NDN 與第一輸入節(jié)點 IN_ND1_1、 IN_ND1_2、. . .、IN_ND1_N 之間的任一個輸入節(jié)點的輸入信號 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 或 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N 延遲，并將延遲的信 號輸出至第一輸出節(jié)點 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N。第二延遲電路 406<1>、 406<2>、. . .、406<N> 響應(yīng)于延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>，將輸入至公共 輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、· . .、0UT_PUB_NDN 與第二輸入節(jié)點 IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N 之間的任一個輸入節(jié)點的輸入信號 IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N或0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N延遲，并將延遲的信號輸出至第二輸出 節(jié)點0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N。此外，延遲線400還包括相位混合器460，用 于將經(jīng)第一信號輸出節(jié)點0UT_SIG_ND1輸出的輸出信號0UT_SIG1_F的相位與經(jīng)第二信號 輸出節(jié)點0UT_SIG_ND2輸出的輸出信號0UT_SIG2_F的相位進行混合。當相應(yīng)的單位延遲塊是單位延遲塊400<1>、400<2>.....400<N>中位于延遲線的
起始處的單位延遲塊400<1>時，單位延遲塊400<1>的公共輸入節(jié)點IN_PUB_ND1與延遲線 400的輸入信號節(jié)點IN_SIG_ND耦合，單位延遲塊400<1>的第一輸出節(jié)點0UT_ND1_1與延 遲線400的第一信號輸出節(jié)點0UT_SIG_ND1耦合，而單位延遲塊400<1>的第二輸出節(jié)點0UT_ND2_1與延遲線400的第二信號輸出節(jié)點0UT_SIG_ND2耦合。此外，當相應(yīng)的單位延遲塊不是具有上述結(jié)構(gòu)的單位延遲塊400<1>、400<2>.....
400<N>中位于延遲線的起始處的單位延遲塊400<1>時，單位延遲塊400<2>、400<3>、...、 400<N>的公共輸入節(jié)點IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN與在前的單位延遲塊 400<1>、400<2>、. . .、400<N-1> 的公共輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_ NDN-I 耦合，單位延遲塊 400<2>、400<3>、. . .、400<N> 的第一輸出節(jié)點 0UT_ND1_2、0UT_ ND1_3、. . .、0UT_ND1_N 與在前的單位延遲塊 400<1>、400<2>、. . .、400<N_1> 的第一輸入節(jié) 點 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 耦合，而單位延遲塊 400<2>、400<3>、. . .、400<N> 的第二輸出節(jié)點0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N與在前的單位延遲塊400<1>、 400<2>、. . .、400<N-1> 的第二輸入節(jié)點 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N_1 耦合。當相應(yīng)的單位延遲塊是具有上述結(jié)構(gòu)的單位延遲塊400<1>、400<2>.....400<N>
中位于延遲線400的末尾處的單位延遲塊400<N>時，單位延遲塊400<N>的公共輸出節(jié)點 0UT_PUB_NDN與單位延遲塊400<N>的第二輸入節(jié)點IN_ND2_N耦合，單位延遲塊400<N>的 第一輸入節(jié)點IN_ND1_N與單位延遲塊400<N>的公共輸入節(jié)點IN_PUB_NDN耦合，而單位延 遲塊400<N>的第二輸入節(jié)點IN_ND2_N與單位延遲塊400<N>的公共輸出節(jié)點0UT_PUB_NDN 華禹合。此外，當相應(yīng)的單位延遲塊不是具有以上結(jié)構(gòu)的單位延遲塊400<1>、400<2>.....
400<N>中位于延遲線400的末尾處的單位延遲塊400<N>時，單位延遲塊400<1>、 400<2>、· · ·、400<N-1> 的公共輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、· · ·、0UT_PUB_NDN_1 與隨后的單位延遲塊400<2>、400<3>、. . .、400<N>的公共輸入節(jié)點IN_PUB_ND2、IN_PUB_ ND3、· · ·、IN_PUB_NDN 耦合，單位延遲塊 400<1>、400<2>、· · ·、400<N_1> 的第一輸入節(jié)點 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 與隨后的單位延遲塊 400<2>、400<3>、. . .、400<N> 的第一輸出節(jié)點0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N耦合，而單位延遲塊400<1>、 400<2>、. . .、400<N-1> 的第二輸入節(jié)點 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N-1 與后面的單 位延遲塊 400<2>、400<3>、. . .、400<N> 的第二輸出節(jié)點 0UT_ND2_2、0UT_ND2_3、. . .、0UT_ ND2_N耦合。延遲控制碼C0N_PUB<1>、C0N_PUB<2>、· . .、C0N_PUB<N>、C0N_1<1>、C0N_1<2>、·..、 C0N_1<N>、C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>產(chǎn)生于延遲控制器590中，它們包括用于 控制公共延遲電路402<1>、402<2>、· · ·、402<N>的操作的公共延遲控制碼C0N_PUB<1>、 C0N_PUB<2>、· · ·、⑶N_PUB<N> ；用于控制第一延遲電路 404<1>、404<2>、. · ·、404<N> 的操作 的第一延遲控制碼C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> ；用于控制第二延遲電路406<1>、 406<2>、. . .、406<N> 的操作的第二延遲控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>。這里，單位延遲塊400<1>、400<2>、. . .、400<N>所包括的公共延遲電路 402<1>、402<2>、· · ·、402<N>響應(yīng)于延遲控制碼中的公共延遲控制碼C0N_PUB<1>、C0N_ PUB<2>、. . .、C0N_PUB<N> 的使能，使輸入至公共輸入節(jié)點 IN_PUB_ND1、IN_PUB_ND2、...、 IN_PUB_NDN 的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 延遲一個延遲 單位，并將延遲的信號IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N輸出至公共輸出節(jié)點0UT_PUB_ ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN ；并響應(yīng)于延遲控制碼中的公共延遲控制碼C0N_ PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>的禁止，而不使輸入至公共輸入節(jié)點IN_PUB_ND1、IN_PUB_ND2、· . .、IN_PUB_NDN 的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、· . .、IN_SIG_N_1 通過。此外，單位延遲塊400<1>、400<2>、...、400<N>所包括的第一延遲電路404<1>、 404<2>、· · ·、404<N> 響應(yīng)于第一延遲控制碼 C0N_1<1>、C0N_1<2>、· · ·、C0N_1<N> 的使能， 使經(jīng)第一輸入節(jié)點 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N 輸入的輸入信號 0UT_SIG_1、0UT_ SIG_2、. . .、0UT_SIG_N 延遲一個延遲單位，并將延遲的信號 0UT_SIG1_F、0UT_SIG1_1、0UT_ SIG1_2、. . .、0UT_SIG1_N-1 輸出至第一輸出節(jié)點 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_ N。單位延遲塊 400<1>、400<2>、· · ·、400<N> 所包括的第一延遲電路 404<1>、404<2>、· · ·、 404<N>響應(yīng)于第二延遲控制碼C0N_2<1>、C0N_2<2>、. . .、C0N_2<N>的禁止，使從公共輸 出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN 輸出的輸入信號 IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N 延遲一個延遲單位，并將延遲的信號 0UT_SIG2_F、0UT_SIG2_1、0UT_ SIG2_2、. . .、0UT_SIG2_N-1 輸出至第二輸出節(jié)點 0UT_ND2_1、0UT_ND2_2、. . .、0UT_ND2_N。根據(jù)以上描述的本發(fā)明的第三實施例，經(jīng)延遲線400的信號輸入節(jié)點IN_SIG_ND 傳送的輸入信號IN_SIG_S在其通過多個單位延遲塊400<1>、400<2>、. . .、400<N>包括的公
共延遲電路402<1>、402<2>.....402<N>時延遲了預(yù)定的延遲量，接著在通過多個單位延
遲塊 400<1>、400<2>、. · ·、400<N> 包括的第一延遲電路 404<1>、404<2>、. · ·、404<N> 和第二 延遲電路406<1>、406<2>、. . .、406<N>時再延遲預(yù)定的延遲量，從而經(jīng)兩個輸出節(jié)點0UT_ SIG_ND1 和 0UT_SIG_ND2 輸出作為兩個輸出信號 0UT_SIG1_F 和 0UT_SIG2_F。因此，當輸入信號IN_SIG_S經(jīng)輸入驅(qū)動器480傳送至信號輸入節(jié)點IN_SIG_ND
時，其狀態(tài)由多個單位延遲塊400<1>、400<2>.....400<N>的負載確定。因此，不僅可以使
輸入信號IN_SIG_S的電平變化最小化/減少，而且可以使輸入驅(qū)動器480的尺寸最小化/ 減小。結(jié)果，輸入信號IN_SIG_S可以以高的準確性和快速的響應(yīng)時間而通過延遲線。因此，根據(jù)本發(fā)明的第三實施例的延遲線可應(yīng)用于比現(xiàn)有技術(shù)的半導(dǎo)體器件更快 地操作的半導(dǎo)體器件。第4實施例圖5為說明根據(jù)本發(fā)明的第四實施例的具有延遲線的半導(dǎo)體器件的方框圖。參見圖5，半導(dǎo)體器件具有延遲線500，該延遲線500由多個串聯(lián)耦合的單位延遲 塊500<1>、500<2>、· · ·、500<N>形成。多個串聯(lián)耦合的單位延遲塊500<1>、500<2>、· · ·、 500<N>包括第一延遲邏輯塊502<1>、502<2>、. . .、502<N> ；第二延遲邏輯塊504<1>、 504<2>、· · ·、504<N> ；以及第三延遲邏輯塊506<1>、506<2>、· · ·、506<N>。第一延遲邏輯塊 502<1>、502<2>、. . .、502<N> 響應(yīng)于第一延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_ PUB<N>，接收承載于第一信號輸入節(jié)點IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN上的輸 入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，將所接收的輸入信號 IN_SIG_
S、IN_SIG_1、IN_SIG_2.....IN_SIG_N-1延遲，并將延遲的信號輸出至第一信號輸出節(jié)點
0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN 或者信號傳送節(jié)點 0UT_TRA_ND 1、0UT_TRA_ ND2、· · ·、0UT_TRA_NDN。第二延遲邏輯塊504<1>、504<2>、. . .、504<N>響應(yīng)于第二延遲控制碼C0N_1<1>、 C0N_1<2>、. . .、C0N_1<N>，接收承載于第一信號輸入節(jié)點 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_ PUB_NDN 上的輸入信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 ；或者響應(yīng)于第二延遲控制碼的反相信號/C0N_1<1>、/C0N_1<2>...../C0N_1<N>，接收承載于第二信號輸入
節(jié)點 IN_ND1_1、IN_ND1_2、· . .、IN_ND1_N 上的輸出信號 0UT_SIG1_1、0UT_SIG1_2、· . .、0UT_ SIG1_N。隨后，第二延遲邏輯塊504<1>、504<2>、. . .、504<N>將所接收的信號0UT_SIG1_1、 0UT_SIG1_2、. . .、0UT_SIG1_N延遲，并將延遲的信號輸出至第二信號輸出節(jié)點0UT_ND1_1、 0UT_ND1_2, · · ·、0UT_ND1_N。第三延遲邏輯塊506<1>、506<2>、. . .、506<N>響應(yīng)于第三延遲控制碼C0N_2<1>、 C0N_2<2>、. . .、C0N_2<N>，接收承載于信號傳送節(jié)點 0UT_TRA_ND1、0UT_TRA_ND2、...、 0UT_TRA_NDN上的輸入信號IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1，或者響應(yīng)于第三延遲
控制碼的反相信號/C0N_2<1>、/C0N_2<2>...../C0N_2<N>，接收承載于第三信號輸入節(jié)點
IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N 上的信號 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_ N。隨后，第三延遲邏輯塊506<1>、506<2>、. . .、506<N>將所接收的信號0UT_SIG2_1、0UT_
SIG2_2.....0UT_SIG2_N延遲，并將延遲的信號輸出至第三信號輸出節(jié)點0UT_ND2_1、
0UT_ND2_2.....0UT_ND2_N。此外，延遲線500還包括相位混合器560，用于將經(jīng)第一信號
輸出節(jié)點0UT_SIG_ND1輸出的輸出信號0UT_SIG1_F的相位與經(jīng)第二信號輸出節(jié)點0UT_ SIG_ND2輸出的輸出信號0UT_SIG2_F的相位進行混合。此外，延遲線500包括延遲控制 器590，用于產(chǎn)生第一延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>、第二延遲控 制碼 C0N_1<1>、C0N_1<2>、. . .、C0N_1<N> 以及第三延遲控制碼 C0N_2<1>、C0N_2<2>、...、 C0N_2<N>。這里，可根據(jù)不同設(shè)計要求將第一延遲邏輯塊502<1>、502<2>.....502<N>設(shè)計
成具有不同結(jié)構(gòu)。首先，附圖所示的第一延遲邏輯塊502<1>、502<2>.....502<N>包括第一NAND門
NAND1_1、NAND2_1、. . .、NANDN_1 ；第二 NAND 門 NAND1_2、NAND2_2、. . .、NANDN_2 ；以及第三 NAND 門 NAND1_3、NAND2_3、. · ·、NANDN_3。第一 NAND 門 NAND1_1、NAND2_1、. · ·、NANDN_1 對第一延遲控制碼C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>與承載于第一信號輸入節(jié) 點 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN 上的輸入信號 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 執(zhí)行 NAND 運算。第二 NAND 門 NAND 1_2、NAND2_2、. . .、NANDN_2 對 第一 NAND 門 NAND1_1、NAND2_1、. . .、NANDN_1 的輸出信號與第一延遲控制碼 C0N_PUB<1>、 C0N_PUB<2>、. . .、C0N_PUB<N> 執(zhí)行 NAND 運算，并將 NAND 信號 IN_SIG_1、IN_SIG_2、. . .、IN_ SIG_N 輸出至第一信號輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_NDN。第三 NAND 門 NAND1_3、NAND2_3、. . .、NANDN_3 對第一 NAND 門 NAND1_1、NAND2_1、. . .、NANDN_1 的輸出 信號與第三延遲控制碼C0N_2<1>、C0N_2<2>、...、⑶N_2<N>執(zhí)行NAND運算，并將NAND信號 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 輸出至信號傳送節(jié)點 0UT_TRA_ND1、0UT_TRA_ND2、...、 0UT_TRA_NDNo雖然圖中未示出，但在要減少內(nèi)部使用的控制信號的數(shù)目時，可如下改變第一延 遲邏輯塊502<1>、502<2>.....502<N>的結(jié)構(gòu)，同時仍具有圖中所說明的相同的組成元件。具有比圖中所示的控制信號的數(shù)目更少的第一延遲邏輯塊502<1>、502<2>.....
502<N> 包括第一 NAND 門 NAND 1_1、NAND2_1、. . .、NANDN_1 ；第 二 NAND 門 NAND 1_2、 NAND2_2、. . .、NANDN_2 ；以及第三 NAND 門 NAND 1_3、NAND2_3、. . .、NANDN_3。這里，第一 NAND 門 NAND1_1、NAND2_1、. . .、NANDN_1 對第一延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N>與承載于第一信號輸入節(jié)點IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN上的信號 執(zhí)行 NAND 運算。第二 NAND 門 NAND 1_2、NAND2_2、. . .、NANDN_2 對第一 NAND 門 NAND 1_1、
NAND2_1.....NANDN_1的輸出信號與承載于電源電壓VDD節(jié)點上的信號執(zhí)行NAND運算，并
將 NAND 信號 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 輸出至第一信號輸出節(jié)點 0UT_PUB_ND1、 0UT_PUB_ND2、· . .、0UT_PUB_NDN。第三 NAND 門 NAND1_3、NAND2_3、· . .、NANDN_3 對第一 NAND
門NAND1_1、NAND2_1.....NANDN_1的輸出信號與承載于電源電壓(VDD)節(jié)點上的信號執(zhí)行
NAND運算，并將NAND信號IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N輸出至信號傳送節(jié)點0UT_ TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN。換言之，具有數(shù)目減少了的控制信號的第一延遲邏輯塊502<1>、502<2>.....
502<N>傳送承載于電源電壓VDD節(jié)點上的信號而不是控制信號，從而減少內(nèi)部使用的控制 信號的數(shù)目。雖然圖中未直接說明，但可如下所述地修改第一延遲邏輯塊502<1>、502<2>.....
502<N>的結(jié)構(gòu)，以便不僅減少控制信號的數(shù)目，而且使第一延遲邏輯塊502<1>、 502<2>、· · ·、502<N>的組成元件最小化/減少。具有比圖中所示的控制信號的數(shù)目更少以及比圖中所示的組成元件更少的第一 延遲邏輯塊 502<1>、502<2>、. . .、502<N> 包括第一 NAND 門 NAND1_1、NAND2_1、. . .、NANDN_1 和第二 NAND 門 NAND1_2、NAND2_2、. . .、NANDN_2。這里，第一 NAND 門 NAND1_1、NAND2_1、...、 NANDN_1 對第一延遲控制碼 C0N_PUB<1>、C0N_PUB<2>、. . .、C0N_PUB<N> 與承載于第一信號 輸入節(jié)點 IN_PUB_ND1、IN_PUB_ND2, · . .、IN_PUB_NDN 上的信號執(zhí)行 NAND 運算。第二 NAND 門 NAND1_2、NAND2_2、. . .、NANDN_2 對第一 NAND 門 NAND1_1、NAND2_1、. . .、NANDN_1 的輸 出信號和承載于電源電壓VDD節(jié)點上的信號執(zhí)行NAND運算，并將NAND信號IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N 輸出至第一信號輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、. . .、0UT_PUB_ NDN 和信號傳送節(jié)點 0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN。換言之，具有數(shù)目減少了的控制信號和數(shù)目減少了的組成元件的第一延遲邏 輯塊502<1>、502<2>、...、502<N>可以使用這樣的方法，其中，在第二 NAND門NAND1_2、 NAND2_2、. . .、NANDN_2 中同時執(zhí)行第三 NAND 門 NAND1_3、NAND2_3、. . .、NANDN_3 的功能。第二延遲邏輯塊 504<1>、504<2>、. . .、504<N> 包括第四 NAND 門 NAND 1_4、 NAND2_4、. . .、NANDN_4 ；第五 NAND 門 NAND1_5、NAND2—5、. . .、NANDN_5 ；以及第六 NAND 門 NAND 1_6, NAND2—6、· · ·、NANDN_6。第四 NAND 門 NAND 1_4, NAND2—4、· · ·、NANDN_4 對第二 延遲控制碼C0N_1<1>、C0N_1<2>、. . .、C0N_1<N>與承載于第一信號輸入節(jié)點IN_PUB_ND1、 IN_PUB_ND2、. . .、IN_PUB_NDN 上的信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N_1 執(zhí)行NAND運算。第五NAND門NAND1_5、NAND2_5、. . .、NANDN_5對第二延遲控制碼的反相 信號 /C0N_1<1>、/C0N_1<2>、. . .、/C0N_1<N> 與承載于第二信號輸入節(jié)點 IN_ND1_1、IN_ ND1_2、. . .、IN_ND1_N 上的信號 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N 執(zhí)行 NAND 運 算。第六 NAND 門 NAND1_6、NAND2_6、. . .、NANDN_6 對第四 NAND 門 NAND 1_4、NAND2_4、...、 NANDN_4的輸出信號與第五NAND門NAND 1_5、NAND2_5、. . .、NANDN_5的輸出信號執(zhí)行NAND 運算，并將 NAND 信號 0UT_SIG1_F、0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_SIG1_N-1 輸出至第 二信號輸出節(jié)點 0UT_ND1_1、0UT_ND1_2、. . .、0UT_ND1_N。第三延遲邏輯塊506<1>、506<2>、. . .、506<N> 包括第七 NAND 門 NAND 1_7、NAND2—7、· · ·、NANDN_7 ；第八 NAND 門 NAND 1_8, NAND2—8、· · ·、NANDN_8 ；以及第九 NAND 門 NAND1_9、NAND2_9、. . .、NANDN_9。第七 NAND 門 NAND1_7、NAND2_7、. . .、NANDN_7 對第三延 遲控制碼 C0N_2<1>、C0N_2<2>、. . .、C0N_2<N> 與承載于信號傳送節(jié)點 0UT_TRA_ND1、0UT_ TRA_ND2、. . .、0UT_TRA_NDN 上的信號 IN_SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 執(zhí) 行NAND運算。第八NAND門NAND1_8、NAND2_8、. . .、NANDN_8對第三延遲控制碼的反相 信號 /C0N_2<1>、/C0N_2<2>、. . .、/C0N_2<N> 與承載于第三信號輸入節(jié)點 IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N 上的信號 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_N 執(zhí)行 NAND 運 算。第九 NAND 門 NAND1_9、NAND2_9、. . .、NANDN_9 對第七 NAND 門 NAND 1_7、NAND2_7、...、 NANDN_7的輸出信號與第八NAND門NAND 1_8、NAND2_8、. . .、NANDN_8的輸出信號執(zhí)行NAND 運算，并將信號 0UT_SIG2_F、0UT_SIG2_1、0UT_SIG2_2、· · ·、0UT_SIG2_N_1 輸出至第三信號 輸入節(jié)點 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N。在以上描述中，一個NAND門使輸入信號延遲1/2延遲單位。因此，可以看出，輸入至單位延遲塊500<1>、500<2>、...、500<N>的第一信號 輸入節(jié)點 IN_PUB_ND1、IN_PUB_ND2、. . .、IN_PUB_NDN 的信號 IN_SIG_S、IN_SIG_1、IN_ SIG_2、. . .、IN_SIG_N-1 在其傳送至第一信號輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、...、 0UT_PUB_NDN 或信號傳送節(jié)點 0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN 前被延遲了一 個延遲單位。類似地，可以看出，輸入至單位延遲塊500<1>、500<2>、. . .、500<N>的第二信號 輸入節(jié)點 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N 的信號 0UT_SIG1_1、0UT_SIG1_2、. . .、0UT_ SIG1_N 或承載于第一信號輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、· . .、0UT_PUB_NDN 上的 信號 IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 在傳送至第二信號輸出節(jié)點 0UT_ND1_1、0UT_ ND1_2、. . .、0UT_ND1_N前被延遲了一個延遲單位。也可以看出，輸入至單位延遲塊500<1>、500<2>、...、500<N>的第三信號輸入節(jié) 點 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N 的信號 0UT_SIG2_1、0UT_SIG2_2、. . .、0UT_SIG2_ N或者承載于信號傳送節(jié)點0UT_TRA_ND1、0UT_TRA_ND2、. . .、0UT_TRA_NDN上的信號IN_ SIG_S、IN_SIG_1、IN_SIG_2、. . .、IN_SIG_N 在其傳送至第三信號輸出節(jié)點 0UT_ND2_1、0UT_ ND2_2、. . .、0UT_ND2_N前被延遲了一個延遲單位。在具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>、. . .、500<N>中處于延遲線500的 起始處的單位延遲塊500<1>的情況下，與之相對應(yīng)的單位延遲塊500<1>的第一信號輸入 節(jié)點IN_PUB_ND1與延遲線500的公共信號輸入節(jié)點IN_SIG_ND耦合，單位延遲塊500<1> 的第二信號輸入節(jié)點IN_ND1_1與延遲線500的第一信號輸出節(jié)點0UT_SIG_ND1耦合，而與 之相對應(yīng)的單位延遲塊500<1>的第三信號輸出節(jié)點0UT_ND2_1與延遲線500的第二信號 輸出節(jié)點0UT_SIG_ND2耦合。相反，當具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>.....500<N>中相應(yīng)的單
位延遲塊不是延遲線500的起始處的單位延遲塊500<1>時，相應(yīng)的單位延遲塊500<2>、 500<3>、. . .、500<N> 的第一信號輸入節(jié)點 IN_PUB_ND2、IN_PUB_ND3、. . .、IN_PUB_NDN 與前 面的單位延遲塊500<1>、500<2>、. . .、500<N-1>的第一信號輸出節(jié)點0UT_PUB_ND1、0UT_ PUB_ND2、. . .、0UT_PUB_NDN-1 耦合，相應(yīng)的單位延遲塊 500<2>、500<3>、. . .、500<N> 的第 二信號輸出節(jié)點0UT_ND1_2、0UT_ND1_3、. . .、0UT_ND1_N與前面的單位延遲塊500<1>、500<2>、. . .、500<N-1> 的第二信號輸入節(jié)點 IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N_1 耦合， 而相應(yīng)的單位延遲塊500<2>、500<3>、. . .、500<N>的第三信號輸出節(jié)點0UT_ND2_2、0UT_ ND2_3、. . .、0UT_ND2_N與起始的單位延遲塊500<1>、500<2>、. . .、500<N_1>的第三信號輸 入節(jié)點 IN_ND2_1、IN_ND2_2、. . .、IN_ND2_N_1 耦合。當具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>.....500<N>中相應(yīng)的單位延遲塊
為延遲線500的末尾處的單位延遲塊500<N>時，單位延遲塊500<N>的第二信號輸入節(jié)點 IN_ND1_N與第三信號輸入節(jié)點IN_ND2_N與電源電壓VDD節(jié)點耦合。相反，當具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>.....500<N>中相應(yīng)的單
位延遲塊不是延遲線500的末尾處的單位延遲塊500<N>時，相應(yīng)的單位延遲塊500<1>、 500<2>、· · ·、500<N-1> 的第一信號輸出節(jié)點 0UT_PUB_ND1、0UT_PUB_ND2、· · ·、0UT_PUB_ NDN-I與后面的單位延遲塊500<2>、500<3>、. . .、500<N>的第一信號輸入節(jié)點IN_PUB_ND2、 IN_PUB_ND3、. . .、IN_PUB_NDN 耦合，相應(yīng)的單位延遲塊 500<1>、500<2>、. . .、500<N_1> 的 第二信號輸入節(jié)點IN_ND1_1、IN_ND1_2、. . .、IN_ND1_N-1與后面的單位延遲塊500<2>、 500<3>、. . .、500<N> 的第二信號輸出節(jié)點 0UT_ND1_2、0UT_ND1_3、. . .、0UT_ND1_N 耦合， 而相應(yīng)的單位延遲塊500<1>、500<2>、. . .、500<N-1>的第三信號輸入節(jié)點IN_ND2_1、IN_ ND2_2、. . .、IN_ND2_N-1與后面的單位延遲塊500<2>、500<3>、. . .、500<N>的第三信號輸出 節(jié)點 0UT_ND2_2、0UT_ND2_3、. . .、0UT_ND2_N 耦合。當具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>.....500<N>中相應(yīng)的單位延遲塊
為延遲線500的起始處的單位延遲塊500<1>時，將傳送至單位延遲塊500<1>的第一延遲 控制碼C0N_PUB<1>設(shè)定為電源電壓VDD節(jié)點的邏輯電平。相反，當具有上述結(jié)構(gòu)的單位延遲塊500<1>、500<2>.....500<N>中相應(yīng)的單位
延遲塊不是延遲線500的起始的單位延遲塊500<1>時，傳送至相應(yīng)的單位延遲塊500<2>、 500<3>、. . .、500<N> 的第一延遲控制碼 C0N_PUB<2>、C0N_PUB<3>、. . .、C0N_PUB<N> 具有與
傳送至前面的第一延遲邏輯塊502<1>、502<2>.....502<N-1>的第二延遲控制碼的反相信
號 /C0N_1<1>、/C0N_1<2>、. . .、/C0N_l<N-l> 相同的邏輯電平。這里，圖5中說明的多個單位延遲塊500<1>、500<2>、...、500<N>中末尾處的單位 延遲塊500<N>的第一信號輸入節(jié)點IN_PUB_NDN保持斷開，因此無實質(zhì)性功能。因此，信號 IN_SIG_N可以根據(jù)不同設(shè)計需求用于其它目的，或者，若不存在其它使用目的，則可將用于 產(chǎn)生信號IN_SIG_N的NAND門NANDN_2設(shè)計成好像其根本不存在一樣。根據(jù)上述的本發(fā)明的第四實施例，經(jīng)延遲線500的信號輸入節(jié)點IN_SIG_ND傳送 的輸入信號IN_SIG_S首先延遲了輸入延遲電路300中設(shè)定的延遲量，接著在通過多個單位 延遲塊 500<1>、500<2>、. · ·、500<N> 所包括的第一延遲邏輯塊 502<1>、502<2>、. · ·、502<N>
時再延遲預(yù)定的延遲量，然后在通過單位延遲塊500<1>、500<2>.....500<N>所包括的第
二延遲邏輯塊 504<1>、504<2>、. · ·、504<N> 和第三延遲邏輯塊 506<1>、506<2>、. · ·、506<N> 時再延遲預(yù)定的延遲量，從而經(jīng)兩個輸出節(jié)點0UT_SIG_ND1和0UT_SIG_ND2輸出作為兩個 輸出信號 0UT_SIG1_F 和 0UT_SIG2_F。因此，當輸入信號IN_SIG_S經(jīng)輸入驅(qū)動器580傳送至信號輸入節(jié)點IN_SIG_
ND時，其狀態(tài)由多個單位延遲塊500<1>、500<2>.....500<N>所包括的第一延遲邏輯塊
502<1>、502<2>、. . .、502<N>的負載確定。因此，不僅可以使輸入信號IN_SIG_S的電平變化最小化/減少，而且可以使輸入驅(qū)動器580的尺寸最小化/減小。結(jié)果，輸入信號IN_SIG_ S可以以高的準確性和快速的響應(yīng)速率而通過延遲線。因此，根據(jù)本發(fā)明的第四實施例的延遲線可應(yīng)用于比現(xiàn)有技術(shù)的半導(dǎo)體器件更快 操作的半導(dǎo)體器件。圖6為說明根據(jù)本發(fā)明的第一至第四實施例的具有延遲線的半導(dǎo)體器件的概述 方框圖。圖6示出一種半導(dǎo)體器件，包括公共延遲電路，響應(yīng)于延遲控制碼而將輸入信號 延遲，以輸出第一延遲輸入信號和第二延遲輸入信號；第一延遲電路，響應(yīng)于延遲控制碼而 將第一延遲輸入信號延遲，并輸出第一輸出信號；以及第二延遲電路，響應(yīng)于延遲控制碼而 將第二延遲輸入信號延遲，并輸出第二輸出信號。根據(jù)上述的本發(fā)明的技術(shù)，通過將信號輸入節(jié)點與公共延遲線耦合，并且使通過 公共延遲線的信號經(jīng)上部延遲線和下部延遲線到達兩個輸出節(jié)點，可以使用于驅(qū)動輸入信 號的輸入驅(qū)動器的尺寸最小/減小。由于公共延遲線具有基于延遲單元的分離部件的結(jié)構(gòu)，因此從輸入驅(qū)動器的一端 來看，施加至信號輸入節(jié)點的負載的水平小，并且輸入信號的負載的水平可以變小。因此， 可以使該輸入信號以高的準確性和快速的響應(yīng)速度而通過延遲線。因此，可以說本發(fā)明的技術(shù)可適用于具有高速操作的延遲線的半導(dǎo)體器件。雖然已參照特定實施例描述了本發(fā)明，但對于本領(lǐng)域普通技術(shù)人員來說很明顯， 在不脫離本發(fā)明所限定的精神和范圍的情況下可以進行各種改變和修改。例如，根據(jù)輸入信號的極性，在以上實施例中舉例說明的邏輯門和晶體管在其位 置和種類方面可能不同。
權(quán)利要求
1.一種半導(dǎo)體器件，包括公共延遲電路，被配置為響應(yīng)于延遲控制碼將輸入信號延遲以輸出第一延遲輸入信號 和第二延遲輸入信號；第一延遲電路，被配置為響應(yīng)于所述延遲控制碼將所述第一延遲輸入信號延遲并輸出 第一輸出信號；以及第二延遲電路，被配置為響應(yīng)于所述延遲控制碼將所述第二延遲輸入信號延遲并輸出 第二輸出信號。
2.如權(quán)利要求1所述的半導(dǎo)體器件，還包括相位混合器，被配置為將所述第一輸出信號的相位與所述第二輸出信號的相位進行混
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述延遲控制碼包括公共延遲控制碼，用于控制所述公共延遲電路的操作；第一延遲控制碼，用于控制所述第一延遲電路的操作；以及第二延遲控制碼，用于控制所述第二延遲電路的操作。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中，所述公共延遲控制碼的值等于所述第一延 遲控制碼的值和所述第二延遲控制碼的值，或者所述公共延遲控制碼的值等于所述第一延 遲控制碼的值并且比所述第二延遲控制碼的值大。
5.如權(quán)利要求3所述的半導(dǎo)體器件，其中，當所述公共延遲控制碼具有初始值時，所述 公共延遲電路將所述輸入信號無延遲地輸出，而當所述公共延遲控制碼具有用于以多個延 遲單位進行延遲的非初始值時，所述公共延遲電路將所述輸入信號延遲。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中，當所述第一延遲控制碼具有初始值時，所述 第一延遲電路使所述輸入信號延遲一個延遲單位，而當所述第一延遲控制碼具有非初始值 時，所述第一延遲電路使從所述公共延遲電路傳送的所述輸入信號延遲多個延遲單位。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，當所述第二延遲控制碼具有初始值時，所述 第二延遲電路使所述輸入信號延遲兩個延遲單位，而當所述第二延遲控制碼具有非初始值 時，所述第二延遲電路使從所述公共延遲電路傳送的所述輸入信號延遲多個延遲單位。
8.一種半導(dǎo)體器件，包括輸入延遲電路，被配置為通過公共延遲路徑將輸入信號延遲來產(chǎn)生第一延遲信號，并 通過附加延遲路徑將所述第一延遲信號延遲來產(chǎn)生第二延遲信號，所述公共延遲路徑的長 度是響應(yīng)于延遲控制碼而確定的，所述附加延遲路徑的長度是響應(yīng)于所述延遲控制碼而確 定的；第一輸出延遲電路，被配置為通過第一延遲路徑將第一延遲信號延遲并將延遲的第一 延遲信號輸出，所述第一延遲路徑的長度是響應(yīng)于所述延遲控制碼而確定的；以及第二輸出延遲電路，被配置為通過第二延遲路徑將第一延遲信號或第二延遲信號延遲 并且將延遲的第一延遲信號或延遲的第二延遲信號輸出，所述第二延遲路徑的長度是響應(yīng) 于所述該延遲控制碼而確定的。
9.如權(quán)利要求8所述的半導(dǎo)體器件，還包括相位混合器，被配置為將從所述第一輸出延遲電路輸出的輸出信號的相位與從所述第 二延遲電路輸出的輸出信號的相位進行混合。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其中，所述延遲控制碼包括 輸入延遲控制碼，用于控制所述輸入延遲電路的操作；第一延遲控制碼，用于控制所述第一輸出延遲電路的操作；以及 第二延遲控制碼，用于控制所述第二輸出延遲電路的操作。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其中，所述輸入延遲控制碼的值等于所述第一 延遲控制碼的值而比所述第二延遲控制碼的值大一個單位，或者所述輸入延遲控制碼的值 比所述第一延遲控制碼的值和所述第二延遲控制碼的值大一個單位。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其中，當所述輸入延遲控制碼具有初始值時，所 述公共延遲路徑具有設(shè)定成“0”的長度，而所述公共延遲路徑具有隨著所述輸入延遲控制 碼的值遞增一個單位而增加一個延遲單位的長度。
13.如權(quán)利要求12所述的半導(dǎo)體器件，其中，當所述輸入延遲控制碼的值等于所述第 一延遲控制碼的值而比所述第二延遲控制碼的值大一個單位時，所述附加延遲路徑具有設(shè) 定成“0”的長度，而當所述輸入延遲控制碼的值比所述第一延遲控制碼的值和所述第二延 遲控制碼的值大一個單位時，所述附加延遲路徑的長度被設(shè)定成對應(yīng)于一個延遲單位的長 度。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其中，當所述第一延遲控制碼具有初始值時，所 述第一延遲路徑的長度被設(shè)定成對應(yīng)于一個延遲單位的長度，并且所述第一延遲路徑的長 度隨著所述第一延遲控制碼的值遞增一個單位而增加一個延遲單位。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其中，當所述第二延遲控制碼具有初始值時，所 述第二延遲路徑的長度被設(shè)定成對應(yīng)于一個延遲單位的長度，并且所述第二延遲路徑的長 度隨著所述第二延遲控制碼的值遞增一個單位而增加一個延遲單位。
16.一種具有由多個串聯(lián)耦合的單位延遲塊形成的延遲線的半導(dǎo)體器件，其中， 所述單位延遲塊的每一個包括公共延遲電路，被配置為響應(yīng)于延遲控制碼將輸入至公共輸入節(jié)點的輸入信號延遲并 將延遲的信號輸出至公共輸出節(jié)點；第一延遲電路，被配置為響應(yīng)于所述延遲控制碼將經(jīng)所述公共輸入節(jié)點或經(jīng)第一輸入 節(jié)點輸入的輸入信號延遲并將延遲的信號輸出至第一輸出節(jié)點；以及第二延遲電路，被配置為響應(yīng)于所述延遲控制碼將經(jīng)所述公共輸入節(jié)點或經(jīng)第二輸入 節(jié)點輸入的輸入信號延遲并將延遲的信號輸出至第二輸出節(jié)點。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中當相應(yīng)的單位延遲塊為所述延遲線的起始的單位延遲塊時，所述相應(yīng)的單位延遲塊的公共輸入節(jié)點與所述延遲線的信號輸入節(jié)點耦合；所述相應(yīng)的單位延遲塊的第一輸出節(jié)點與所述延遲線的第一信號輸出節(jié)點耦合；和所述相應(yīng)的單位延遲塊的第二輸出節(jié)點與所述延遲線的第二信號輸出節(jié)點耦合，以及當所述相應(yīng)的單位延遲塊不是所述延遲線的起始的單位延遲塊時，所述相應(yīng)的單位延遲塊的公共輸入節(jié)點與在前的單位延遲塊的公共輸出節(jié)點耦合；所述相應(yīng)的單位延遲塊的第一輸出節(jié)點與在前的單位延遲塊的第一輸入節(jié)點耦合；和所述相應(yīng)的單位延遲塊的第二輸出節(jié)點與在前的單位延遲塊的第二輸入節(jié)點耦合。
18.如權(quán)利要求17所述的半導(dǎo)體器件，其中當所述相應(yīng)的單位延遲塊為所述延遲線的末尾的單位延遲塊時，所述相應(yīng)的單位延遲塊的公共輸出節(jié)點與所述相應(yīng)的單位延遲塊的第二輸入節(jié)點耦合；所述相應(yīng)的單位延遲塊的第一輸入節(jié)點與所述相應(yīng)的單位延遲塊的公共輸入節(jié)點耦 合；和所述相應(yīng)的單位延遲塊的第二輸入節(jié)點與所述相應(yīng)的單位延遲塊的公共輸出節(jié)點耦 合，以及當所述相應(yīng)的單位延遲塊不是所述延遲線的末尾的延遲塊時， 所述相應(yīng)的單位延遲塊的公共輸出節(jié)點與在后的單位延遲塊的公共輸出節(jié)點耦合； 所述相應(yīng)的單位延遲塊的第一輸入節(jié)點與在后的單位延遲塊的第一輸出節(jié)點耦合；和 所述相應(yīng)的單位延遲塊的第二輸入節(jié)點與在后的單位延遲塊的第二輸出節(jié)點耦合。
19.如權(quán)利要求18所述的半導(dǎo)體器件，還包括相位混合器，被配置為將從所述延遲線的第一信號輸出節(jié)點輸出的輸出信號的相位與 從所述延遲線的第二信號輸出節(jié)點輸出的輸出信號的相位進行混合。
20.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述延遲控制碼包括 公共延遲控制碼，用于控制所述公共延遲電路的操作；第一延遲控制碼，用于控制所述第一延遲電路的操作；以及 第二延遲控制碼，用于控制所述第二延遲電路的操作。
21.如權(quán)利要求20所述的半導(dǎo)體器件，其中，所述公共延遲電路響應(yīng)于所述公共延遲 控制碼，使輸入至所述公共輸入節(jié)點的輸入信號延遲一個延遲單位，并將延遲的信號輸出 至所述公共輸出節(jié)點。
22.如權(quán)利要求21所述的半導(dǎo)體器件，其中，當所述第一延遲控制碼被使能時，所述第 一延遲電路使經(jīng)所述第一輸入節(jié)點輸入的輸入信號延遲一個延遲單位，并將延遲的信號輸 出至所述第一輸出節(jié)點；而當所述第一延遲控制碼被禁止時，所述第一延遲電路使經(jīng)所述 公共輸入節(jié)點輸入的輸入信號延遲一個延遲單位，并將延遲的信號輸出至所述第一輸出節(jié) 點ο
23.如權(quán)利要求22所述的半導(dǎo)體器件，其中，當所述第二延遲控制碼被使能時，所述第 二延遲電路使經(jīng)所述第二輸入節(jié)點輸入的輸入信號延遲一個延遲單位，并將延遲的信號輸 出至所述第二輸出節(jié)點；而當所述第二延遲控制碼被禁止時，所述第二延遲電路使從所述 公共輸出節(jié)點輸入的輸入信號延遲一個延遲單位，并將延遲的信號輸出至所述第二輸出節(jié)點ο
24.一種具有由多個串聯(lián)耦合的單位延遲塊形成的延遲線的半導(dǎo)體器件，其中， 所述單位延遲塊中的每一個包括第一延遲邏輯塊，被配置為響應(yīng)于第一延遲控制碼而經(jīng)第一信號輸入節(jié)點接收信號， 將所接收的信號延遲，并將延遲的信號輸出至第一信號輸出節(jié)點或信號傳送節(jié)點；第二延遲邏輯塊，被配置為響應(yīng)于第二延遲控制碼而經(jīng)第一信號輸入節(jié)點接收信號、 或者響應(yīng)于所述第二延遲控制碼的反相信號而經(jīng)第二信號輸入節(jié)點接收信號，將所接收的 信號延遲，并將延遲的信號輸出至第二信號輸出節(jié)點；以及第三延遲邏輯塊，被配置為響應(yīng)于第三延遲控制碼而經(jīng)第一信號傳送節(jié)點接收信號、或響應(yīng)于所述第三延遲控制碼的反相信號而經(jīng)第三信號輸入節(jié)點接收信號，將所接收的信 號延遲，并將延遲的信號輸出至第三信號輸出節(jié)點。
25.如權(quán)利要求M所述的半導(dǎo)體器件，還包括相位混合器，被配置為將從所述延遲線的第一信號輸出節(jié)點輸出的輸出信號的相位與 從所述延遲線的第二信號輸出節(jié)點輸出的輸出信號的相位進行混合。
26.如權(quán)利要求M所述的半導(dǎo)體器件，其中，當相應(yīng)的單位延遲塊為所述延遲線的起 始的單位延遲塊時，傳送至所述相應(yīng)的單位延遲塊的第一延遲控制碼被設(shè)定成電源電壓節(jié) 點的邏輯電平，而當所述相應(yīng)的單位延遲塊不是所述延遲線的起始的單位延遲塊時，傳送 至所述相應(yīng)的單位延遲塊的第一延遲控制碼具有與傳送至在前的單位延遲塊的第二延遲 控制碼的反相信號相同的邏輯電平。
全文摘要
一種半導(dǎo)體器件，包括公共延遲電路，響應(yīng)于延遲控制碼而延遲輸入信號以輸出第一延遲輸入信號以及第二延遲輸入信號；第一延遲電路，響應(yīng)于該延遲控制碼而延遲第一延遲輸入信號并且輸出第一輸出信號；以及第二延遲電路，響應(yīng)于該延遲控制碼而延遲第二延遲輸入信號并且輸出第二輸出信號。
文檔編號G11C11/4063GK102142272SQ201010213700
公開日2011年8月3日 申請日期2010年6月30日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者李鉉雨, 金鏞焄 申請人:海力士半導(dǎo)體有限公司