專(zhuān)利名稱(chēng)：異構(gòu)存儲(chǔ)系統(tǒng)及其使用的高速緩存優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)系統(tǒng)，具體涉及一種異構(gòu)存儲(chǔ)系統(tǒng)及其使用的高速緩存優(yōu)化 方法。
背景技術(shù)：
目前最常用于SSM的半導(dǎo)體存儲(chǔ)介質(zhì)是DRAM (Dynamic Random Access Memory)和 NAND Flash。其中，DRAM的存儲(chǔ)密度相對(duì)較低，且具有易失性，需有定期刷新機(jī)制以維持?jǐn)?shù) 據(jù)信息，因此以DRAM為介質(zhì)的固態(tài)存儲(chǔ)器的容量極為有限，在新型存儲(chǔ)設(shè)備中應(yīng)用較少。 而NAND Flash是基于與非門(mén)的閃存芯片，存儲(chǔ)密度較高，同時(shí)其數(shù)據(jù)在斷電后依然能夠保 持，應(yīng)用非常廣泛。但它的控制邏輯比較復(fù)雜，直接訪問(wèn)速度較低，如何根據(jù)NAND Flash的 特征實(shí)現(xiàn)存儲(chǔ)陣列的高速訪問(wèn)是目前學(xué)術(shù)界和工業(yè)界亟待解決的問(wèn)題。從容量和讀寫(xiě)速度的角度看，現(xiàn)有的SSM解決方案主要包括例如SAMSUNG、 Toshiba,SANDISK等廠商推出的基于NAND Flash的256GB的大容量固態(tài)存儲(chǔ)器，其讀寫(xiě)速 度最高可達(dá)200-220MB/S，但其對(duì)于大規(guī)模的存儲(chǔ)密集型應(yīng)用來(lái)說(shuō)還是不夠的。目前針對(duì) SSM的研究主要集中在通過(guò)并行技術(shù)即通過(guò)增加總線寬度的方法來(lái)提高存取速度。但是目 前的技術(shù)大都受到總線寬度的限制，無(wú)法滿足更大規(guī)模數(shù)據(jù)的同時(shí)寫(xiě)入、直接讀取的要求。緩存技術(shù)是提高SSM吞吐率的另外一個(gè)研究熱點(diǎn)。網(wǎng)絡(luò)處理器及其應(yīng)用的研究以 及多媒體存儲(chǔ)系統(tǒng)，經(jīng)常采用高速緩存Cache作為高速訪問(wèn)的媒介。同時(shí)在海量數(shù)據(jù)存取 中緩存技術(shù)也是經(jīng)常采用的優(yōu)化策略。目前的這些緩存技術(shù)的主要缺點(diǎn)是需要對(duì)緩存進(jìn)行 信息讀取來(lái)構(gòu)建索引，從而會(huì)引入額外的讀事務(wù)而增大系統(tǒng)的開(kāi)銷(xiāo)。另外一些系統(tǒng)雖然利 用FPGA(Field Programming Gate Array)或者Flash自帶的部分緩存來(lái)加速讀寫(xiě)，但對(duì)整 個(gè)系統(tǒng)來(lái)說(shuō)緩存資源太少，無(wú)法進(jìn)行整體調(diào)度，會(huì)導(dǎo)致緩沖的頻繁失效而增大系統(tǒng)的響應(yīng) 時(shí)間?？偟膩?lái)說(shuō)，目前的固態(tài)存儲(chǔ)器優(yōu)化技術(shù)可擴(kuò)展性較差，無(wú)法適用于可變應(yīng)用的大 容量存儲(chǔ)系統(tǒng)中。因此我們提出了基于交叉循環(huán)緩沖的緩存機(jī)制，該機(jī)制在緩存的基礎(chǔ)上 支持并行讀寫(xiě)，有很強(qiáng)的擴(kuò)展性。

發(fā)明內(nèi)容
為了克服背景技術(shù)中存在的不足，本發(fā)明的一個(gè)目的在于提供一種異構(gòu)存儲(chǔ)系 統(tǒng)，本發(fā)明的另一個(gè)目的在于提供所述異構(gòu)存儲(chǔ)系統(tǒng)使用的高速緩存優(yōu)化方法，本發(fā)明可 通過(guò)在讀寫(xiě)時(shí)對(duì)數(shù)據(jù)進(jìn)行高速緩沖和并行讀寫(xiě)來(lái)提高訪問(wèn)的吞吐率。為解決上述技術(shù)方案，實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)一種異構(gòu)存儲(chǔ)系統(tǒng)其包括一 PCI接口，所述PCI接口可與外部訪問(wèn)源相互通訊，其 還包括至少一組Flash陣列、至少一個(gè)靜態(tài)SRAM緩沖塊、至少一組交叉矩陣以及用來(lái)進(jìn)行 交叉矩陣連接的總線和對(duì)應(yīng)的控制邏輯，所述Flash陣列、SRAM緩沖塊的數(shù)據(jù)地址線和所 述外部訪問(wèn)源都直接與所述交叉矩陣相連以實(shí)現(xiàn)不同的工作方式。
進(jìn)一步的，為了提高所述異構(gòu)存儲(chǔ)系統(tǒng)對(duì)所述Flash陣列中的Flash芯片的訪問(wèn) 速率并使得所述外部訪問(wèn)源對(duì)所述靜態(tài)SRAM緩沖塊的訪問(wèn)以及所述靜態(tài)SRAM緩沖塊與所 述Flash芯片的數(shù)據(jù)交換兩者之間實(shí)現(xiàn)并行，所述Flash陣列的邏輯被分為奇偶兩個(gè)個(gè)體， 所述奇?zhèn)€體和偶個(gè)體各有獨(dú)立的數(shù)據(jù)和地址總線，可以直接進(jìn)行讀寫(xiě)操作，所述異構(gòu)存儲(chǔ) 系統(tǒng)采用雙總線架構(gòu)，即對(duì)外提供兩條總線來(lái)提高讀寫(xiě)Flash芯片的并行度。進(jìn)一步的，所述SRAM緩沖塊的SRAM芯片與所述Flash陣列中Flash芯片的頁(yè)大 小相同作為讀寫(xiě)操作的統(tǒng)一緩沖。進(jìn)一步的，所有外部接口與所述Flash陣列通信都通過(guò)所述SRAM緩沖塊作為中間 媒介。進(jìn)一步的，系統(tǒng)對(duì)多組SRAM緩沖塊進(jìn)行循環(huán)使用。進(jìn)一步的，所述交叉矩陣負(fù)責(zé)進(jìn)行連接方式的配置。外部訪問(wèn)源、Flash陣列和 SRAM緩沖塊的數(shù)據(jù)地址線都直接與交叉矩陣相連以實(shí)現(xiàn)不同的工作方式。本發(fā)明的異構(gòu)存儲(chǔ)系統(tǒng)使用的高速緩存優(yōu)化方法，其包括下步驟(1)在數(shù)據(jù)讀取時(shí)，所述異構(gòu)存儲(chǔ)系統(tǒng)首先接收外部的讀信號(hào)，然后判斷在當(dāng)前 SRAM緩沖塊中是否存在數(shù)據(jù)命中；若命中，則直接配置所述交叉矩陣使所述SRAM緩沖塊與 所述外部訪問(wèn)源相連，讀取數(shù)據(jù)，同時(shí)查看預(yù)取標(biāo)志位，若需要預(yù)取，則同時(shí)配置所述交叉 矩陣，將所述Flash芯片中的下一組數(shù)據(jù)預(yù)取到下一組SRAM緩沖塊中；若不命中，則需要配 置所述交叉矩陣，先將數(shù)據(jù)從所述Flash芯片中讀取到所述SRAM緩沖塊中，然后再配置所 述交叉矩陣從所述SRAM緩沖塊中讀取。(2)在數(shù)據(jù)寫(xiě)入時(shí)，所述異構(gòu)存儲(chǔ)系統(tǒng)首先接收外部的寫(xiě)請(qǐng)求，然后通過(guò)所述 SRAM緩沖塊的調(diào)度模塊獲得當(dāng)前要寫(xiě)入的緩沖組編號(hào)，之后配置所述交叉矩陣使所述 SRAM緩沖塊與所述外部訪問(wèn)源相連；在所述外部訪問(wèn)源將數(shù)據(jù)寫(xiě)滿第一組SRAM緩沖塊之 后，所述緩沖調(diào)度模塊獲得下一組緩沖編號(hào)，并重新配置所述交叉矩陣使所述外部訪問(wèn)源 將數(shù)據(jù)寫(xiě)入，與此同時(shí)，已寫(xiě)滿的SRAM緩沖塊通過(guò)所述交叉矩陣配置與所述Flash陣列相 連，同時(shí)進(jìn)行從SRAM緩沖塊到所述Flash芯片的數(shù)據(jù)傳輸。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下顯著的優(yōu)點(diǎn)1、本發(fā)明采用雙總線架構(gòu)，把存儲(chǔ)陣列從邏輯上分為奇偶兩個(gè)體，奇偶兩個(gè)個(gè)體 可同時(shí)并行工作。每個(gè)個(gè)體中又采取位擴(kuò)展的策略，使用同一個(gè)控制器對(duì)他們進(jìn)行命令控 制，但是傳輸從PCI端來(lái)的不同字節(jié)的數(shù)據(jù)。這樣，我們即能達(dá)到多片并行，又能減少控制 器邏輯。2、本發(fā)明采用高速靜態(tài)SRAM作為數(shù)據(jù)緩存。由于SRAM的讀寫(xiě)速度比Flash要快 的多，因此在本發(fā)明讀寫(xiě)之前對(duì)數(shù)據(jù)進(jìn)行緩沖，并掩蓋了 Flash的內(nèi)部編程時(shí)間，可以大大 提高系統(tǒng)的吞吐率。上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 并可依照說(shuō)明書(shū)的內(nèi)容予以實(shí)施，以下以本發(fā)明的較佳實(shí)施例并配合附圖詳細(xì)說(shuō)明如后。 本發(fā)明的具體實(shí)施方式
由以下實(shí)施例及其附圖詳細(xì)給出。


圖1是本發(fā)明的異構(gòu)存儲(chǔ)系統(tǒng)一實(shí)施例的基于交叉矩陣的緩存架構(gòu)示意圖。
圖2是本發(fā)明的異構(gòu)存儲(chǔ)系統(tǒng)一實(shí)施例的緩存機(jī)制的主要讀寫(xiě)流程示意圖，其 中，a為數(shù)據(jù)寫(xiě)入流程示意圖；b為數(shù)據(jù)讀出流程示意圖。圖3是本發(fā)明的異構(gòu)存儲(chǔ)系統(tǒng)一實(shí)施例的讀寫(xiě)緩沖調(diào)度方法示意圖，其中，a為數(shù) 據(jù)寫(xiě)時(shí)的緩沖調(diào)度方法示意圖；b為數(shù)據(jù)讀時(shí)的緩沖調(diào)度方法示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施作進(jìn)一步描述如圖1所示，顯示了基于交叉矩陣4的緩存機(jī)制的組織架構(gòu)，包含了多個(gè)Flash陣 列2、多組SRAM緩沖塊5、多個(gè)交叉矩陣4、以及用來(lái)進(jìn)行交叉矩陣連接的總線3和對(duì)應(yīng)的控 制邏輯，一外部訪問(wèn)源通過(guò)一 PCI接口 1在讀寫(xiě)Flash陣列2時(shí)傳輸?shù)臄?shù)據(jù)都需要在SRAM 緩沖塊5中進(jìn)行緩沖以達(dá)到加速的目的，中間的交叉矩陣4在不同的讀寫(xiě)階段可以通過(guò)配 置實(shí)現(xiàn)不同的功能。具體的模塊如下l)Flash 陣列Flash陣列2是構(gòu)成本發(fā)明中存儲(chǔ)子系統(tǒng)的重要組成部分。為了提高系統(tǒng)對(duì)Flash 芯片的訪問(wèn)速率并使得外部訪問(wèn)源對(duì)緩存的訪問(wèn)以及緩存與Flash芯片的數(shù)據(jù)交換兩者 之間實(shí)現(xiàn)并行，F(xiàn)lash陣列2的邏輯被分為奇偶兩個(gè)個(gè)體，兩組個(gè)體各有獨(dú)立的數(shù)據(jù)和地 址總線，可以直接進(jìn)行讀寫(xiě)操作，系統(tǒng)采用雙總線架構(gòu)，即對(duì)外提供兩條總線來(lái)提高讀寫(xiě) Flash芯片的并行度。通常Flash芯片的地址總線寬度為8位，而通用存儲(chǔ)系統(tǒng)地址總線寬度為32位， 因此本發(fā)明采用總線擴(kuò)展技術(shù)，每條總線可以同時(shí)對(duì)4塊Flash芯片進(jìn)行并行訪問(wèn)。綜合 以上兩點(diǎn)，系統(tǒng)的兩條總線總共可以同時(shí)對(duì)8塊Flash芯片(每條總線同時(shí)訪問(wèn)4塊芯片) 進(jìn)行同時(shí)讀寫(xiě)的并行訪問(wèn)。2) SRAM 緩沖塊圖1采用多組SRAM緩沖塊5用作Flash陣列2的循環(huán)緩沖。由于Flash芯片的 存儲(chǔ)以頁(yè)為最小單位，這意味著按頁(yè)編程的效率較高。因此系統(tǒng)中使用多組與Flash頁(yè)大 小相同的SRAM芯片作為讀寫(xiě)操作的統(tǒng)一緩沖。所有外部接口與Flash陣列2的通信都需 要通過(guò)SRAM緩沖塊5作為中間媒介，對(duì)多組SRAM緩沖塊5進(jìn)行循環(huán)使用。此外，考慮到Flash編程會(huì)因壞塊而導(dǎo)致錯(cuò)誤，系統(tǒng)中使用一塊獨(dú)立的SRAM緩沖 塊5用來(lái)存放出錯(cuò)時(shí)的緩沖數(shù)據(jù)，并提供錯(cuò)誤數(shù)據(jù)重寫(xiě)機(jī)制，以便在發(fā)生錯(cuò)誤時(shí)，能夠不中 斷正常的讀寫(xiě)訪問(wèn)操作。3)交叉矩陣外部訪問(wèn)源、Flash陣列2和SRAM緩沖塊5的數(shù)據(jù)地址線都直接與交叉矩陣4相 連以實(shí)現(xiàn)不同的工作方式。例如，在數(shù)據(jù)寫(xiě)入流程中，先通過(guò)交叉矩陣4使緩沖與外部訪問(wèn) 源連接，將數(shù)據(jù)寫(xiě)入到緩沖中；隨后再配置交叉矩陣4使之與Flash陣列相連，將緩沖中的 數(shù)據(jù)轉(zhuǎn)移到Flash芯片中。數(shù)據(jù)讀取流程與寫(xiě)入正好相反，先通過(guò)交叉矩陣4與Flash陣 列2相連，將數(shù)據(jù)讀取到緩沖中，再通知外部訪問(wèn)源從緩沖中將數(shù)據(jù)取出。4)控制邏輯圖1中Flash陣列2、交叉矩陣4、SRAM緩沖塊5等均為系統(tǒng)抽象模型，為了保證 系統(tǒng)流程的正常運(yùn)行，還需要提供專(zhuān)門(mén)邏輯對(duì)整個(gè)系統(tǒng)中各個(gè)模型的流程和狀態(tài)轉(zhuǎn)移時(shí)序進(jìn)行控制。該控制邏輯負(fù)責(zé)外部訪問(wèn)源的讀寫(xiě)操作、交叉矩陣4配置和連接、SRAM緩沖塊5 的管理以及緩沖與Flash陣列2的各個(gè)狀態(tài)更新等。進(jìn)一步來(lái)看，圖2是本發(fā)明實(shí)施例的緩存機(jī)制的主要讀寫(xiě)流程示意圖；在緩存進(jìn) 行讀寫(xiě)之前，均需針對(duì)訪問(wèn)類(lèi)型進(jìn)行交叉矩陣的配置，其中寫(xiě)入過(guò)程還涉及到循環(huán)緩沖的調(diào)度。在數(shù)據(jù)寫(xiě)入時(shí)，如圖2(a)所示，系統(tǒng)首先接收外部的寫(xiě)請(qǐng)求，然后通過(guò)緩沖調(diào)度 模塊獲得當(dāng)前要寫(xiě)入的緩沖組編號(hào)，之后配置交叉矩陣4使SRAM緩沖塊5與外部訪問(wèn)源相 連。在訪問(wèn)源將數(shù)據(jù)寫(xiě)滿第一組SRAM緩沖塊5之后，緩沖調(diào)度模塊獲得下一組緩沖編號(hào)， 并重新配置交叉矩陣4使外部訪問(wèn)源將數(shù)據(jù)寫(xiě)入。與此同時(shí)，已寫(xiě)滿的SRAM緩沖塊5通過(guò) 交叉矩陣4配置與Flash陣列2相連，同時(shí)進(jìn)行從緩沖到Flash芯片的數(shù)據(jù)傳輸。在數(shù)據(jù)讀取時(shí)，如圖2(b)所示，系統(tǒng)首先接收外部的讀信號(hào)，然后判斷在當(dāng)前緩 沖中是否存在數(shù)據(jù)命中。若命中，則直接配置交叉矩陣4使SRAM緩沖塊5與外部訪問(wèn)源相 連，讀取數(shù)據(jù)，同時(shí)查看預(yù)取標(biāo)志位，若需要預(yù)取，則同時(shí)配置交叉矩陣4，將Flash芯片中 的下一組數(shù)據(jù)預(yù)取到下一組SRAM緩沖塊5中；若不命中，則需要配置交叉矩陣4，先將數(shù)據(jù) 從Flash芯片中讀取到緩沖中，然后再配置交叉矩陣4從SRAM緩沖塊5中讀取。更進(jìn)一步的，為提高Flash陣列2的訪問(wèn)速率，將Flash陣列2在邏輯上分為奇偶 兩個(gè)體以提高并行度。整個(gè)Flash陣列2對(duì)外提供兩套總線，分別擁有各自獨(dú)立的控制信 號(hào)，在個(gè)體內(nèi)以分列的方式對(duì)Flash陣列2進(jìn)行控制。其中每列8塊芯片，不同列的4塊芯 片進(jìn)行位擴(kuò)展為一套總線。Flash芯片的存儲(chǔ)以頁(yè)為單位，因此按整頁(yè)編程的效率比按字節(jié)編程的效率高。設(shè) 計(jì)中使用多組(每組兩片)和Flash芯片頁(yè)大小相同的SRAM芯片作為緩沖。在寫(xiě)入時(shí)， 外部接口直接將數(shù)據(jù)寫(xiě)入緩沖。當(dāng)該組緩沖寫(xiě)滿后，外部接口換到下一組緩沖進(jìn)行數(shù)據(jù)寫(xiě) 入，同時(shí)將剛剛寫(xiě)滿的數(shù)據(jù)寫(xiě)入Flash芯片。在讀過(guò)程中，對(duì)于未命中的情況首先將數(shù)據(jù)從 Flash陣列2讀到SRAM緩沖塊5，然后從SRAM緩沖塊5中讀出?？紤]到緩沖的組數(shù)太多會(huì)導(dǎo)致系統(tǒng)的硬件開(kāi)銷(xiāo)會(huì)比較大，若太少則無(wú)法進(jìn)行操作 的流水化，因此本發(fā)明在讀寫(xiě)過(guò)程中，使用3組SRAM緩沖塊5作為典型值。調(diào)度中使用寫(xiě) 標(biāo)志寄存器WReg和讀標(biāo)志寄存器RReg來(lái)判斷系統(tǒng)是否空閑。另外有3個(gè)地址寄存器存放 3組SRAM緩沖塊5中各自數(shù)據(jù)的起始地址，用來(lái)判斷讀操作是否命中。緩沖調(diào)度過(guò)程如圖3所示。如圖3(a)所示，在系統(tǒng)接收到寫(xiě)請(qǐng)求之后，首先比較 讀寫(xiě)標(biāo)志寄存器是否相等，若相等，則表明當(dāng)前全部緩沖中的數(shù)據(jù)尚未寫(xiě)入Flash芯片中， 系統(tǒng)處于繁忙狀態(tài)；若不等，則更新寫(xiě)標(biāo)記寄存器，標(biāo)記有新的數(shù)據(jù)進(jìn)入緩沖，在將數(shù)據(jù)寫(xiě) 入緩沖之后，更新讀寄存器，標(biāo)記有新的數(shù)據(jù)需要進(jìn)行從緩沖到Flash芯片的轉(zhuǎn)移。同理，如圖3(b)所示，在接收到讀請(qǐng)求之后，通過(guò)比較地址寄存器來(lái)判斷讀請(qǐng)求 是否命中若命中，則可以直接從緩沖中讀取數(shù)據(jù)，同時(shí)判斷是否要進(jìn)行數(shù)據(jù)的預(yù)取以提高 效率(若命中的緩沖為剛剛寫(xiě)入的數(shù)據(jù)，則不進(jìn)行預(yù)取，理由是剛寫(xiě)入的數(shù)據(jù)被讀出，則很 有可能是對(duì)數(shù)據(jù)寫(xiě)入正確性的驗(yàn)證)，若需要預(yù)取，則將Flash芯片中下一塊地址的數(shù)據(jù)從 Flash陣列2取到下一組SRAM緩沖塊5中；若請(qǐng)求未命中，則需要一定的響應(yīng)時(shí)間使數(shù)據(jù) 先從Flash陣列2中轉(zhuǎn)移到SRAM緩沖塊5中，然后從緩沖中傳送給外部訪問(wèn)源的同時(shí)預(yù)取 下一塊數(shù)據(jù)。
由于Flash存儲(chǔ)介質(zhì)存在壞塊，因此向Flash進(jìn)行編程有可能失敗，為了在失敗 時(shí)不中斷寫(xiě)入，系統(tǒng)在錯(cuò)誤反饋的同時(shí)將該頁(yè)的數(shù)據(jù)從工作緩沖轉(zhuǎn)移到錯(cuò)誤緩沖進(jìn)行存 儲(chǔ)。為了保證錯(cuò)誤記錄和處理順序的一致性，錯(cuò)誤管理采用先來(lái)先服務(wù)(First Come First Serve)的原則，從緩沖向Flash寫(xiě)入的時(shí)候出現(xiàn)錯(cuò)誤時(shí)，此時(shí)讀寫(xiě)訪問(wèn)仍在繼續(xù)，則需要將 發(fā)生錯(cuò)誤的數(shù)據(jù)保存，同時(shí)將錯(cuò)誤編號(hào)及出錯(cuò)地址作為反饋給文件系統(tǒng)，等Flash寫(xiě)入結(jié) 束后再將數(shù)據(jù)由工作緩沖轉(zhuǎn)移到錯(cuò)誤緩沖。當(dāng)接收到文件系統(tǒng)的處理錯(cuò)誤命令時(shí)，再將錯(cuò) 誤的數(shù)據(jù)從錯(cuò)誤緩沖寫(xiě)入到Flash芯片中。
權(quán)利要求
一種異構(gòu)存儲(chǔ)系統(tǒng)，其包括一PCI接口，所述PCI接口可與外部訪問(wèn)源相互通訊，其特征在于還包括至少一組F1ash陣列、至少一個(gè)靜態(tài)SRAM緩沖塊、至少一組交叉矩陣以及用來(lái)進(jìn)行交叉矩陣連接的總線和對(duì)應(yīng)的控制邏輯，所述Flash陣列、SRAM緩沖塊的數(shù)據(jù)地址線和所述外部訪問(wèn)源都直接與所述交叉矩陣相連。
2.根據(jù)權(quán)利要求1所述的異構(gòu)存儲(chǔ)系統(tǒng)，其特征在于所述Flash陣列的邏輯被分為 奇偶兩個(gè)個(gè)體，所述奇?zhèn)€體和偶個(gè)體各有獨(dú)立的數(shù)據(jù)和地址總線。
3.根據(jù)權(quán)利要求1所述的異構(gòu)存儲(chǔ)系統(tǒng)，其特征在于所述SRAM緩沖塊的SRAM芯片 與所述Flash陣列中Flash芯片的頁(yè)大小相同。
4.一種根據(jù)權(quán)利要求1或2或3所述異構(gòu)存儲(chǔ)系統(tǒng)使用的高速緩存優(yōu)化方法，其特征 在于包括以下步驟，(1)在數(shù)據(jù)讀取時(shí)，所述異構(gòu)存儲(chǔ)系統(tǒng)首先接收外部的讀信號(hào)，然后判斷在當(dāng)前SRAM 緩沖塊中是否存在數(shù)據(jù)命中；若命中，則直接配置所述交叉矩陣使所述SRAM緩沖塊與所述 外部訪問(wèn)源相連，讀取數(shù)據(jù)，同時(shí)查看預(yù)取標(biāo)志位，若需要預(yù)取，則同時(shí)配置所述交叉矩陣， 將所述Flash芯片中的下一組數(shù)據(jù)預(yù)取到下一組SRAM緩沖塊中；若不命中，則需要配置所 述交叉矩陣，先將數(shù)據(jù)從所述Flash芯片中讀取到所述SRAM緩沖塊中，然后再配置所述交 叉矩陣從所述SRAM緩沖塊中讀取。(2)在數(shù)據(jù)寫(xiě)入時(shí)，所述異構(gòu)存儲(chǔ)系統(tǒng)首先接收外部的寫(xiě)請(qǐng)求，然后通過(guò)所述SRAM緩 沖塊的調(diào)度模塊獲得當(dāng)前要寫(xiě)入的緩沖組編號(hào)，之后配置所述交叉矩陣使所述SRAM緩沖 塊與所述外部訪問(wèn)源相連；在所述外部訪問(wèn)源將數(shù)據(jù)寫(xiě)滿第一組SRAM緩沖塊之后，所述緩 沖調(diào)度模塊獲得下一組緩沖編號(hào)，并重新配置所述交叉矩陣使外部訪問(wèn)源將數(shù)據(jù)寫(xiě)入，與 此同時(shí)，已寫(xiě)滿的SRAM緩沖塊通過(guò)所述交叉矩陣配置與所述Flash陣列相連，同時(shí)進(jìn)行從 SRAM緩沖塊到所述Flash芯片的數(shù)據(jù)傳輸。
全文摘要
本發(fā)明公開(kāi)了一種異構(gòu)存儲(chǔ)系統(tǒng)及其使用的高速緩存優(yōu)化方法，其系統(tǒng)包括一PCI接口，所述PCI接口可與外部訪問(wèn)源相互通訊，還包括括至少一組Flash陣列、至少一個(gè)靜態(tài)SRAM緩沖塊、至少一組交叉矩陣以及用來(lái)進(jìn)行交叉矩陣連接的總線和對(duì)應(yīng)的控制邏輯，所述Flash陣列、SRAM緩沖塊的數(shù)據(jù)地址線和所述外部訪問(wèn)源都直接與所述交叉矩陣相連。本發(fā)明的系統(tǒng)及其高速緩存優(yōu)化方法在大容量的前提下極大的擴(kuò)展了訪問(wèn)速度和系統(tǒng)吞吐量，同時(shí)降低了系統(tǒng)的反應(yīng)時(shí)間。
文檔編號(hào)G11C16/06GK101887753SQ201010223718
公開(kāi)日2010年11月17日 申請(qǐng)日期2010年7月9日 優(yōu)先權(quán)日2010年7月9日
發(fā)明者周學(xué)海, 張惠臻, 李曦, 王超, 紀(jì)金松, 陳香蘭 申請(qǐng)人:中國(guó)科學(xué)技術(shù)大學(xué)蘇州研究院