專(zhuān)利名稱(chēng)：存儲(chǔ)器寫(xiě)輔助的制作方法
技術(shù)領(lǐng)域：
本公開(kāi)總體涉及集成電路，更具體地，涉及存儲(chǔ)器。
背景技術(shù)：
傳統(tǒng)的雙端口存儲(chǔ)器在一個(gè)端口處于寫(xiě)操作而另一個(gè)端口同時(shí)處于讀操作的時(shí)候，會(huì)面臨嚴(yán)重的最小VDD (最低工作電源電壓)問(wèn)題。在一些電路中，當(dāng)字線上有時(shí)序偏差時(shí)，寫(xiě)操作就會(huì)失敗，從而在寫(xiě)字線(A端口)和讀字線(B端口)之間會(huì)出現(xiàn)時(shí)序重疊(讀字線在寫(xiě)字線生效之后生效)。當(dāng)兩條字線同時(shí)生效(assert)時(shí)，寫(xiě)數(shù)據(jù)會(huì)被預(yù)充電中的讀字線干擾。存儲(chǔ)器的最小VDD也會(huì)受到通過(guò)兩條字線在同一行中同步進(jìn)行的A端口寫(xiě)訪問(wèn)和B端口讀訪問(wèn)的限制。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提出了一種存儲(chǔ)器，包括存儲(chǔ)器單元；與存儲(chǔ)器單元相連接的第一字線；與存儲(chǔ)器單元相連接的第二字線；與存儲(chǔ)器單元相連接的第一位線；與存儲(chǔ)器單元相連接的第二位線；以及寫(xiě)輔助單元，其中，當(dāng)?shù)谝蛔志€用于寫(xiě)操作、第二字線用于讀操作、以及第一字線和第二字線同時(shí)生效時(shí)，寫(xiě)輔助單元被配置為將處于寫(xiě)操作中的第一位線的數(shù)據(jù)傳送給處于讀操作中的第二位線。此外，本發(fā)明還提出了一種方法，包括使與存儲(chǔ)器單元相連接的第一字線生效， 用于進(jìn)行寫(xiě)操作；使與存儲(chǔ)器單元相連接的第二字線生效，用于進(jìn)行讀操作；當(dāng)?shù)谝蛔志€和第二字線同時(shí)生效時(shí)，將與存儲(chǔ)器單元相連接的處于寫(xiě)操作的第一位線的數(shù)據(jù)傳送到與存儲(chǔ)器單元相連接的處于讀操作的第二位線。其中，傳送第一位線的數(shù)據(jù)包括，當(dāng)?shù)谝晃痪€是邏輯0時(shí)，拉低第二位線。其中，拉低第二位線包括使用與第一位線相連接的反相器打開(kāi)與第二位線相連接的第一 NMOS晶體管。其中，進(jìn)一步包括，當(dāng)?shù)谝蛔志€和第二字線同時(shí)生效時(shí)，將與存儲(chǔ)器單元相連接的處于寫(xiě)操作的第一位線條的數(shù)據(jù)傳送給與存儲(chǔ)器單元相連接的處于讀操作的第二位線條。其中，傳送第一位線條的數(shù)據(jù)包括，當(dāng)?shù)谝晃痪€條處于邏輯0時(shí)，拉低第二位線
^^ ο其中，拉低第二位線條包括使用與第一位線條相連接的反相器打開(kāi)與第二位線條相連接的第一 NMOS晶體管。其中，進(jìn)一步包括，檢測(cè)第一字線和第二字線同時(shí)生效的時(shí)間。其中，檢測(cè)包括將第一字線和第二字線與NAND門(mén)相連接，以產(chǎn)生控制信號(hào)。其中，進(jìn)一步包括將控制信號(hào)發(fā)送給寫(xiě)輔助單元，以開(kāi)始傳送第一位線的數(shù)據(jù)。此外，本發(fā)明還提出了一種存儲(chǔ)器，包括存儲(chǔ)器單元；與存儲(chǔ)器單元相連接的第一字線；與存儲(chǔ)器單元相連接的第二字線；與存儲(chǔ)器單元相連接的第一位線；與存儲(chǔ)器單元相連接的第二位線；寫(xiě)輔助單元；以及字線檢測(cè)電路，用于檢測(cè)第一字線和第二字線同時(shí)生效的時(shí)間，以發(fā)送控制信號(hào)給寫(xiě)輔助單元，其中，寫(xiě)輔助單元包括與第一位線相連接的第一下拉電路和與第二位線相連接的第二下拉電路，當(dāng)?shù)谝蛔志€用于寫(xiě)操作、第二字線用于讀操作、以及第一字線和第二字線同時(shí)生效時(shí)，寫(xiě)輔助單元被配置為將處于寫(xiě)操作中的第一位線的數(shù)據(jù)傳送給處于讀操作中的第二位線。其中，第一下拉電路包括第一 NMOS晶體管、第二 NMOS晶體管、和反相器，其中，第一位線與反相器相連接，反相器與第一 NMOS晶體管的柵極相連接，第一 NMOS晶體管的源極接地，NMOS晶體管的源極與第一 NMOS晶體管的漏極相連接，并且第二 NMOS晶體管的源極與第二位線相連接。其中，字線檢測(cè)電路包括NAND門(mén)和反相器，并且其中，第一字線和第二字線與 NAND門(mén)相連接。


現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中圖1是示出了在其上可以根據(jù)一些實(shí)施例使用寫(xiě)輔助電路的示例性雙端口存儲(chǔ)器單元示意圖；圖2是示出了根據(jù)一些實(shí)施例的示例性寫(xiě)輔助電路的示意圖；圖3是示出了根據(jù)一些實(shí)施例的圖2中的寫(xiě)輔助電路的示例性布圖設(shè)計(jì)；以及圖4是根據(jù)一些實(shí)施例的圖2中的寫(xiě)輔助電路的方法的流程圖。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制本公開(kāi)的范圍。圖1是示出了在其上可以根據(jù)一些實(shí)施例使用寫(xiě)輔助電路的示例性雙端口存儲(chǔ)器單元示意圖。PMOS晶體管Pl和P2以及NMOS晶體管附和N2保存存儲(chǔ)器單元100中的數(shù)據(jù)。NMOS晶體管N3、N4、N5、和N6用作通過(guò)A位線(A_BL)、A位線條(A_BLB，A bit line bar)、B位線(B_BL)、以及B位線條(B_BLB)，為端口 A和端口 B訪問(wèn)存儲(chǔ)器單元100。兩條字線WLA和WLB與NMOS晶體管N3、N4、N5、和N6的柵極相連接，用來(lái)控制訪問(wèn)。圖2是示出了根據(jù)一些實(shí)施例的示例性寫(xiě)輔助電路200的示意圖。寫(xiě)輔助電路 200示出了字線檢測(cè)電路202和寫(xiě)輔助單元204。字線檢測(cè)電路202具有與反相器208相連接的NAND門(mén)206。NAND門(mén)206具有兩條字線信號(hào)WLA和WLB、以及命中(Hit)信號(hào)作為其輸入。如果A端口行地址和B端口行地址相同，Hit信號(hào)生效(邏輯1)。因而，當(dāng)雙端口行地址相同(即，訪問(wèn)同一行)時(shí)，可以使能寫(xiě)輔助單元。這是因?yàn)楫?dāng)兩個(gè)端口同時(shí)訪問(wèn)同一行時(shí)會(huì)產(chǎn)生寫(xiě)干擾問(wèn)題。寫(xiě)輔助單元204具有八個(gè)晶體管，即六個(gè)NMOS晶體管(mi、 N12、N13、N14,以及反相器210和212中的兩條)和兩條PMOS晶體管(反相器210和212 中)。其他實(shí)施例可以具有不同數(shù)量的晶體管。當(dāng)WLA和WLB具有邏輯1時(shí)，來(lái)自字線檢測(cè)電路202的信號(hào)214是邏輯1。例如， 當(dāng)在WLB上有小的時(shí)序偏差時(shí)該情況就會(huì)發(fā)生，其中，WLB在WLA生效用于寫(xiě)操作(通過(guò)A_BL)之后生效，用于讀操作(通過(guò)B_BL)，這會(huì)導(dǎo)致同時(shí)生效的兩條字線產(chǎn)生時(shí)序重疊。當(dāng)信號(hào)214是邏輯1時(shí)，NMOS晶體管Nll和N13打開(kāi)。假設(shè)位線A(A_BL)處于寫(xiě)0操作并且如信號(hào)218所示變?yōu)檫壿?，反相器212的輸出如信號(hào)220所示變?yōu)檫壿?，并且打開(kāi)NMOS晶體管N12并將與串聯(lián)起來(lái)的NMOS晶體管Nll和N12相連接的位線B(B_BL)拉低到邏輯0。因此，一條位線的寫(xiě)數(shù)據(jù)(即，A_BL上的邏輯0)被傳輸?shù)搅硪晃痪€(即，B_BL)，而不會(huì)再通過(guò)另一端口的讀操作(S卩，B_BL)對(duì)于一個(gè)端口的寫(xiě)數(shù)據(jù)(即，A_BL上的邏輯0)進(jìn)行干擾。如果A_BL處于寫(xiě)1操作并且變?yōu)檫壿?，則反相器的輸出變?yōu)檫壿?以關(guān)閉附2，這樣，B_BL沒(méi)有被拉低并且在用讀操作的預(yù)充電之后，繼續(xù)保持邏輯1。如上所述，A_BLB和B_BLB的操作與A_BL和B_BL相似，除了 A_BLB的邏輯值與A_BL相反，而B(niǎo)_BLB的邏輯值與B_BL相反。寫(xiě)輔助單元204將A端口(例如，A_BL)的寫(xiě)數(shù)據(jù)驅(qū)動(dòng)到B端口(例如，B_BL)，從而在讀干擾寫(xiě)發(fā)生的任何時(shí)間，改進(jìn)存儲(chǔ)器的寫(xiě)入容限(write margin)。寫(xiě)輔助單元204通過(guò)降低由同時(shí)的讀操作導(dǎo)致的寫(xiě)操作干擾而改進(jìn)(減小)最小VDD。例如，在一個(gè)實(shí)施例中，沒(méi)有寫(xiě)輔助單元204的存儲(chǔ)器中的最小VDD是大約IV，而具有寫(xiě)輔助單元204的存儲(chǔ)器中的最小VDD是大約0. 93V。在另一個(gè)實(shí)施例中，隨著NMOS晶體管N 11、附2、附3、和N14的尺寸(例如，寬度)增加，最小VDD進(jìn)一步降低。圖3是示出了根據(jù)一些實(shí)施例的用于圖2中的寫(xiě)輔助電路的示例性布圖設(shè)計(jì)。寫(xiě)輔助單元302和304與具有位線A_BL和B_BL以及位線條A_BLB和B_BLB的存儲(chǔ)器陣列306相連接。當(dāng)訪問(wèn)存儲(chǔ)器陣列306時(shí)，復(fù)用器(MUX) 308和310與位線信號(hào)和位線條信號(hào)相連接。當(dāng)與存儲(chǔ)器陣列306的公共行(例如，當(dāng)Hit信號(hào)生效時(shí))相連接的兩條字線(例如，WLA和WLB)同時(shí)生效時(shí)，表示檢測(cè)的字線檢測(cè)信號(hào)(WL det)與寫(xiě)輔助單元302和304相連接。當(dāng)在B_BL(或者B_BLB)上寫(xiě)并且在A_BL(或者A_BLB)上讀的時(shí)候，寫(xiě)輔助單元302降低了寫(xiě)干擾。當(dāng)在A_BL (或者A_BLB)上寫(xiě)并且在B_BL (或者B_BLB)上讀的時(shí)候，寫(xiě)輔助單元304降低了寫(xiě)干擾。寫(xiě)輔助單元302和304置于兩條位線(S卩，A_BL和B_BL)和兩條位線條(S卩，A_BLB和B_BLB) (Α端口和B端口)的列邊緣(column edge)中。存儲(chǔ)器300的最小VDD低于不具有寫(xiě)輔助單元302和304的傳統(tǒng)電路，但是，因?yàn)樵谕涣兄芯哂泄餐奈痪€和位線條的存儲(chǔ)陣列306中的存儲(chǔ)單元共用寫(xiě)輔助單元302和304，所以不會(huì)有巨大的面積危害(area penalty) 0寫(xiě)輔助單元302和304也可以設(shè)計(jì)為存儲(chǔ)器布圖設(shè)計(jì)中虛擬邊緣單元(dummy edge cells)的一部分，以使得面積危害小于1 %。圖4是根據(jù)一些實(shí)施例的用于圖2中的寫(xiě)輔助電路的方法的流程圖。在步驟402中，第一字線(例如，WLA，與存儲(chǔ)器相連接)生效用于寫(xiě)操作(例如，寫(xiě)0操作)。在步驟404中，第二字線(例如，WLB，與存儲(chǔ)器相連接)生效用于讀操作。在步驟406中，當(dāng)?shù)谝蛔志€(例如，WLA)和第二字線(例如，WLB)同時(shí)生效時(shí)，第一位線(例如，A_BL，與處于寫(xiě)操作(例如，寫(xiě)0操作)中的存儲(chǔ)器相連接)的數(shù)據(jù)傳送到第二位線(例如，B_BL，與處于讀操作的存儲(chǔ)器相連接)。在一些實(shí)施例中，第一位線(例如，A_BL)傳送數(shù)據(jù)包括，當(dāng)?shù)谝晃痪€(例如，A_BL)處于邏輯0時(shí)，將第二位線(例如，B_BL)拉低。并且，將第二位線(例如，B_BL)拉低可以包括，使用與第一位線(例如，A_BL)相連接的反相器(例如，212)打開(kāi)與第二位線(例如，B_BL)相連接的第一 NMOS晶體管(例如，N12)。在一些實(shí)施例中，該方法可以進(jìn)一步包括當(dāng)?shù)谝蛔志€(例如，WLA)和第二字線(WLB)同時(shí)生效時(shí)，將與處于寫(xiě)操作中的存儲(chǔ)器單元相連接的第一位線條(例如，A_BLB)中的數(shù)據(jù)傳送到與處于讀操作中的存儲(chǔ)器單元相連接的第二位線條(例如，B_BLB)中。在一些實(shí)施例中，第一位線條(例如，A_BLB)傳送數(shù)據(jù)包括，當(dāng)?shù)谝晃痪€條(例如，A_BLB)處于邏輯0時(shí)，將第二位線條(例如，B_BLB)拉低。拉低第二位線條(例如，B_BLB)可以包括使用與第一位線條(例如，A_BLB)相連接的反相器(例如，210)打開(kāi)與第二位線條(例如，B_BLB)相連接的第一 NMOS晶體管(例如，N14)。在一些實(shí)施例中，該方法可以進(jìn)一步包括，當(dāng)?shù)谝蛔志€(例如，WLA)和第二字線(例如，WLB)同時(shí)生效時(shí)，進(jìn)行檢測(cè)。該檢測(cè)可以包括將第一字線(例如，WLA)和第二字線(例如，WLB)與NAND門(mén)(例如，206)相連接，以產(chǎn)生控制信號(hào)。該方法可以進(jìn)一步包括將控制信號(hào)發(fā)送給寫(xiě)輔助單元(例如，204)，以開(kāi)始傳送第一位線(例如，A_BL)的數(shù)據(jù)。在一些實(shí)施例中，存儲(chǔ)器包括存儲(chǔ)器單元、與存儲(chǔ)器單元相連接的兩條字線、與存儲(chǔ)器單元相連接的兩條位線、以及寫(xiě)輔助單元。當(dāng)一條字線用于寫(xiě)操作，另一條字線用于讀操作，兩條字線同時(shí)生效時(shí)，將寫(xiě)輔助單元配置為將處于寫(xiě)操作的一條位線的數(shù)據(jù)傳送給處于讀操作的另一條位線。在一些實(shí)施例中，用于存儲(chǔ)器的方法包括使得用于寫(xiě)操作的與存儲(chǔ)器相連接的第一字線生效。使得用于讀操作的與存儲(chǔ)器相連接的第二子線生效。當(dāng)?shù)谝蛔志€和第二子線同時(shí)生效時(shí)，與處于讀操作的存儲(chǔ)器相連接的第一位線的數(shù)據(jù)傳送到與處于寫(xiě)操作的存儲(chǔ)器單元相連接的第二位線。本領(lǐng)域普通技術(shù)人員將會(huì)了解，本公開(kāi)的實(shí)施例會(huì)有許多變化。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書(shū)中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過(guò)本發(fā)明，現(xiàn)有的或今后開(kāi)發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。此外，每條權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且多個(gè)權(quán)利要求和實(shí)施例的組合在本發(fā)明的范圍內(nèi)。上述方法示出了示例性步驟，但是這些示例性步驟并不需要按順序進(jìn)行示出。步驟可以根據(jù)本公開(kāi)的實(shí)施例的精神和范圍，適當(dāng)增加、替換、改變順序、和/或刪除。不同權(quán)利要求和/或不同實(shí)施例的組合實(shí)施例在本公開(kāi)的范圍內(nèi)并且對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，在閱讀完本公開(kāi)之后將會(huì)是顯而易見(jiàn)的。
權(quán)利要求
1.一種存儲(chǔ)器，包括 存儲(chǔ)器單元；與所述存儲(chǔ)器單元相連接的第一字線； 與所述存儲(chǔ)器單元相連接的第二字線； 與所述存儲(chǔ)器單元相連接的第一位線； 與所述存儲(chǔ)器單元相連接的第二位線；以及寫(xiě)輔助單元，其中，當(dāng)所述第一字線用于寫(xiě)操作、所述第二字線用于讀操作、以及所述第一字線和所述第二字線同時(shí)生效時(shí)，所述寫(xiě)輔助單元被配置為將處于寫(xiě)操作中的所述第一位線的數(shù)據(jù)傳送給處于讀操作中的所述第二位線。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中，所述寫(xiě)輔助單元包括與所述第一位線相連接的第一下拉電路，以及與所述第二位線相連接的第二下拉電路。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其中，所述第一下拉電路包括第一NMOS晶體管和反相器，其中，所述第一位線與所述反相器相連接，所述反相器與所述第一 NMOS晶體管的柵極相連接，并且所述第一 NMOS晶體管的源極接地。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其中，所述第一下拉電路進(jìn)一步包括第二NMOS晶體管，其中，所述第二 NMOS晶體管的源極與所述第一 NMOS晶體管的漏極相連接，并且所述第二 NMOS晶體管的源極與所述第二位線相連接。
5.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其中，進(jìn)一步包括與所述存儲(chǔ)器相連接的第一位線條，其中，所述第二下拉電路包括第一 NMOS晶體管和反相器，所述第一位線條與所述反相器相連接，所述反相器與所述第一 NMOS晶體管的柵極相連接，并且所述第一 NMOS晶體管的源極接地。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器，其中，進(jìn)一步包括第二位線條，其中，所述第二下拉電路進(jìn)一步包括第二 NMOS晶體管，所述第二 NMOS晶體管的源極與所述第一 NMOS晶體管的漏極相連接，并且所述第二 NMOS晶體管的漏極與所述第二位線條相連接。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中，進(jìn)一步包括字線檢測(cè)電路，用于檢測(cè)所述第一字線和所述第二字線同時(shí)生效的時(shí)間，以發(fā)送控制信號(hào)到所述寫(xiě)輔助單元。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器，其中，所述字線檢測(cè)電路包括NAND門(mén)和反相器，所述第一字線和所述第二字線與所述NAND門(mén)相連接。
9.一種方法，包括使與存儲(chǔ)器單元相連接的第一字線生效，用于進(jìn)行寫(xiě)操作； 使與所述存儲(chǔ)器單元相連接的第二字線生效，用于進(jìn)行讀操作； 當(dāng)所述第一字線和所述第二字線同時(shí)生效時(shí)，將與所述存儲(chǔ)器單元相連接的處于所述寫(xiě)操作的第一位線的數(shù)據(jù)傳送到與所述存儲(chǔ)器單元相連接的處于所述讀操作的第二位線。
10.一種存儲(chǔ)器，包括 存儲(chǔ)器單元；與所述存儲(chǔ)器單元相連接的第一字線； 與所述存儲(chǔ)器單元相連接的第二字線； 與所述存儲(chǔ)器單元相連接的第一位線；與所述存儲(chǔ)器單元相連接的第二位線； 寫(xiě)輔助單元；以及字線檢測(cè)電路，用于檢測(cè)所述第一字線和所述第二字線同時(shí)生效的時(shí)間，以發(fā)送控制信號(hào)給所述寫(xiě)輔助單元，其中，所述寫(xiě)輔助單元包括與所述第一位線相連接的第一下拉電路和與所述第二位線相連接的第二下拉電路，當(dāng)所述第一字線用于寫(xiě)操作、所述第二字線用于讀操作、以及所述第一字線和所述第二字線同時(shí)生效時(shí)，所述寫(xiě)輔助單元被配置為將處于寫(xiě)操作中的所述第一位線的數(shù)據(jù)傳送給處于讀操作中的所述第二位線。
全文摘要
一種存儲(chǔ)器包括存儲(chǔ)器單元、兩條與存儲(chǔ)器單元相連接的字線、兩條與存儲(chǔ)器單元相連接的位線、以及寫(xiě)輔助單元。當(dāng)一條字線用于寫(xiě)操作、另一條字線用于讀操作、兩條字線同時(shí)生效時(shí)，寫(xiě)輔助單元被配置為將處于寫(xiě)操作的一條位線的數(shù)據(jù)傳送給處于讀操作的另一條位線。
文檔編號(hào)G11C7/12GK102385905SQ201110166158
公開(kāi)日2012年3月21日 申請(qǐng)日期2011年6月15日 優(yōu)先權(quán)日2010年8月31日
發(fā)明者呂紹維, 吳瑞仁, 李坤錫, 羅國(guó)鴻 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司