專利名稱：基于自定時的靈敏放大時序控制信號產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路存儲單元技術(shù)領(lǐng)域，具體涉及ー種用于靜態(tài)隨機(jī)存貯器(Static Random Access Memory, SRAM)或寄存器堆(Register File)的基于自定時的靈敏放大時序控制信號產(chǎn)生電路。
背景技術(shù)：
集成電路エ藝制造已進(jìn)入深亞微米制造階段,65nm、45nmCM0Sエ藝已成為集成電路制造的主流エ藝，業(yè)內(nèi)領(lǐng)先的Intel，IBM等公司相繼制造出了 22nm，18nm的CMOSエ藝電路。但是隨著工藝的不斷進(jìn)步和最小溝道尺寸的持續(xù)下降，エ藝制造的偏差對CMOS器件的影響越來越顯著。特別是對于數(shù)據(jù)存儲率較高的存儲器件，例如靜態(tài)隨機(jī)存貯器(StaticRandom Access Memory, SRAM)或寄存器堆(Register File)影響較大。于是在深亞微米的情況下提高存儲器的可靠性和成品率是非常關(guān)鍵和重要的方向。
改進(jìn)靈敏放大器的時序控制電路是提高存儲器可靠性和成品率的關(guān)鍵方法之一。靈敏放大器的時序控制電路主要分為反相器鏈生成時序和自定時生成時序兩種。其中，自定時的方法是模擬存儲單元陣列的位線放電時間，這種方法相比反相器鏈方法的優(yōu)點(diǎn)在于既滿足功能正確，又盡可能減少時間的浪費(fèi)。圖I是傳統(tǒng)的自定時結(jié)構(gòu)。該結(jié)構(gòu)由若干個偽存儲單元和一個下拉位線存儲単元構(gòu)成ー個陣列。這些單元共享一條位線BL,其中,偽存儲單元是對位線BL無任何上拉下拉操作，所以也不需要字線WL來控制它的開啟。而下拉位線存儲単元當(dāng)字線WL有效時，會下拉位線的電壓。當(dāng)位線電壓降低到某個數(shù)值時，造成連接在位線上的緩沖器翻轉(zhuǎn)，信號開始傳遞。這ー過程一般是由延時單元完成的，位線上的信號通過延時単元的傳遞輸送到靈敏放大器的使能端，完成靈敏放大時序控制信號的產(chǎn)生。整個這ー工作機(jī)制g在模仿存儲單元陣列位線的放電過程，從而讓靈敏放大使能信號可以精確的，準(zhǔn)確的傳送到達(dá)靈敏放大器使能處而不浪費(fèi)一點(diǎn)額外的時間。這樣做，既可以大大提高存儲器的讀取時間，還可以有效地提高存儲器的成品率。但是，傳統(tǒng)的結(jié)構(gòu)也有著許多不足的地方。尤其是進(jìn)入到深亞微米エ藝后，エ藝偏差給閾值電壓帶來的影響越來越明顯，圖2是下拉位線偽存儲單元，106是讀隔離管，107是開關(guān)管，當(dāng)字線WL有效時，從位線經(jīng)106，107到地線形成通路。理想狀態(tài)時，偽存儲陣列的106,107的閾值電壓和存儲陣列中的106，107的閾值電壓相同，那么放電時間也相同，靈敏放大時序控制信號產(chǎn)生電路工作正常。但是在真實(shí)情況下，偽存儲陣列的106，107的閾值電壓和存儲陣列中的106，107的閾值電壓并不完全相同，存儲陣列之間106，107的閾值電壓也不相同。這樣就導(dǎo)致了每列的放電速度和放電時間都不相同，造成偽陣列存儲器単元的時間跟隨性變差，甚至失效，進(jìn)而使整個存儲器無法工作。

發(fā)明內(nèi)容
本發(fā)明目的在于提供ー種高可靠性，高速度，用在存儲器上的基于自定時結(jié)構(gòu)的靈敏放大的時序控制信號產(chǎn)生電路。本發(fā)明中所提出的存儲器的時序控制信號產(chǎn)生電路，大大減少了因深亞微米エ藝制造偏差所造成的成品率降低的問題，其內(nèi)容包括
兩列彼此完全相同的偽單元陣列和一個兩輸入或非邏輯，其組成了發(fā)明的核心部分；還包括一個延時単元；其中，兩列偽單元陣列的位線分別與兩輸入或非邏輯的輸入相連；或非邏輯的輸出端經(jīng)過延時單元成為靈敏放大器的使能端。本發(fā)明中，在偽陣列単元的內(nèi)部有若干個下拉位線的偽存儲單元和若干偽存儲單元。姆一列之間的下拉位線存儲單元和偽存儲單元的數(shù)量是相等的。下拉位線偽存儲單元經(jīng)字線選通只會對位線放電。偽存儲単元既不會對位線放電也不會對位線充電。兩輸入或非邏輯可以是晶體管直接搭成的兩輸入或非門，即由兩個串聯(lián)PMOS和兩個并聯(lián)NMOS構(gòu)成，也可以是具有兩輸入或非邏輯的其他任何電路結(jié)構(gòu)。本發(fā)明中，所述延時単元可以由ー串反相器鏈構(gòu)成，或是由其他若干任何形式的


圖I傳統(tǒng)的自定時結(jié)構(gòu)示意圖。圖2下拉位線偽存儲単元示意圖。圖3偽存儲單元示意圖。圖4或非邏輯單元示意圖。圖5延時單元示意圖。圖6聞可 性聞速度自定時結(jié)構(gòu)不意圖A。圖7聞可 性聞速度自定時結(jié)構(gòu)不意圖B。
具體實(shí)施例方式本發(fā)明描述了ー種高可靠性，高速度的基于自定時結(jié)構(gòu)的靈敏放大時序控制信號產(chǎn)生電路。以下闡述了相關(guān)的各種實(shí)例及其中的設(shè)計思想。圖2示例性的表示了下拉位線偽存儲単元。其中，200，201為上拉PMOS管，它們的源端接電源電壓，202，203是下拉NMOS管，它們的源端接地電壓。204，205是NMOS管，在這個結(jié)構(gòu)里柵端接地，無實(shí)際作用。201，203構(gòu)成第一反相器，200，202構(gòu)成第二反相器。第一反相器和第二反相器構(gòu)成了下拉位線偽存儲単元的核心部分。由于第一反相器的輸入端固定接地電壓，所以反相器輸出電壓為電源電壓。206為NMOS管，作用為隔離位線對核心部分的影響。207是NMOS管，起到開關(guān)管的作用，柵極接字線WL，負(fù)責(zé)控制是否下拉位線電壓。圖3示例性的表示了偽存儲單元。其中，300，301為上拉PMOS管，源端接電源電壓，302，303是下拉NMOS管，源端接地電壓。304，305是NMOS管，在這個結(jié)構(gòu)里晶體管柵極接地，無實(shí)際作用。301, 303構(gòu)成第一反相器,300, 302構(gòu)成第二反相器。第一反相器和第二反相器構(gòu)成了偽存儲単元的核心部分。由于第一反相器的輸入端固定接電源電壓，所以反相器輸出電壓為地電壓。306為NMOS管，作用為隔離位線對核心部分的影響。307是NMOS管，起到開關(guān)管的作用，柵極接地電壓，則為存儲單元內(nèi)部與位線無通路，即不對位線做放電和充電操作。圖4示例性的表示了或非邏輯單元。其中400，401為PMOS管串聯(lián)而成，柵極分別接BL_A，BL_B兩個輸入端，402，403為NMOS管并聯(lián)而成，柵極分別接BL_A，BL_B兩個輸入端，四個管子構(gòu)成ー個或非門，輸出端為BL_0R_bar。圖5示例性的表示了延時單元。延時單元由反相器鏈或緩沖器構(gòu)成，目的為調(diào)整時序匹配。圖6示例性的表示了一種本發(fā)明建議的靈敏放大時序控制結(jié)構(gòu)。600，601，602，603為偽存儲單元，604，605，606，607是下拉位線偽存儲單元。608是兩輸入或非邏輯，609是延時單元。600，602，604，606接在同一條位線上，構(gòu)成ー個偽陣列；601，603，605，607接在同一條位線上，構(gòu)成ー個偽陣列。當(dāng)字線信號WL開啟時，下拉位線偽存儲単元下拉位線 電壓。當(dāng)兩列位線都達(dá)到低電平時，或非門輸出拉高為電源電壓，即輸出使能信號，使能信號經(jīng)過延時單元的時序調(diào)整，形成靈敏放大的使能信號，并到達(dá)靈敏放大器的使能端。圖7示例性的表示了一種本發(fā)明建議的靈敏放大時序控制結(jié)構(gòu)。700，701為偽存儲單元，702，703，704，705，706，707是下拉位線偽存儲單元。708是兩輸入或非邏輯，709是延時單元。700，702，704，706接在同一條位線上，構(gòu)成ー個偽陣列；701，703，705，707接在同一條位線上，構(gòu)成ー個偽陣列。當(dāng)字線信號WL開啟時，下拉位線偽存儲単元下拉位線電壓。當(dāng)兩列位線都達(dá)到低電平時，或非門輸出拉高為電源電壓，即輸出使能信號，使能信號經(jīng)過延時單元的時序調(diào)整，形成靈敏放大的使能信號，并到達(dá)靈敏放大器的使能端。
權(quán)利要求
1.一種基于自定時的靈敏放大時序控制信號產(chǎn)生電路，其特征在于包括兩列彼此完全相同的偽單元陣列和一個兩輸入或非邏輯，以及ー個延時単元；其中，兩列偽單元陣列的位線分別與兩輸入或非邏輯的輸入相連；或非邏輯的輸出端經(jīng)過延時單元成為靈敏放大器的使能端。
2.根據(jù)權(quán)利要求I所述的基于自定時的靈敏放大時序控制信號產(chǎn)生電路，其特征在于所述偽單元陣列，其內(nèi)部有若干下拉位線的偽存儲単元和若干偽存儲単元；每列之間的下拉位線存儲單元和偽存儲単元的數(shù)量相等；下拉位線偽存儲単元經(jīng)字線WL選通后對位線BL放電；偽存儲單元既不會對位線BL放電也不會對位線BL充電。
3.根據(jù)權(quán)利要求I所述的基于自定時的靈敏放大 時序控制信號產(chǎn)生電路，其特征在于所述的或非邏輯是晶體管直接搭成的或非門邏輯，即由兩個串聯(lián)PMOS和兩個并聯(lián)NMOS構(gòu)成。
4.根據(jù)權(quán)利要求I所述的基于自定時的靈敏放大時序控制信號產(chǎn)生電路，其特征在于所述的延時單元由一串反相器鏈構(gòu)成。
全文摘要
本發(fā)明屬于集成電路存儲單元技術(shù)領(lǐng)域，具體為一種基于自定時的靈敏放大時序控制信號產(chǎn)生電路。該電路由兩列可配置的存儲單元偽陣列、一個兩輸入或非邏輯以及延時單元構(gòu)成。偽存儲器陣列的位線預(yù)充到高電平，工作時，偽陣列的字線WL信號由低電平翻轉(zhuǎn)為高電平時，兩列存儲單元偽陣列的位線BL開始放電，位線電壓降低，并導(dǎo)致或非門翻轉(zhuǎn)，完成時序控制功能。本發(fā)明可以有效地減少存儲器在制造過程中因工藝偏差造成的功能失效問題，提高存儲器的成品率，提升存儲器的讀取速度。
文檔編號G11C11/413GK102737710SQ20121000842
公開日2012年10月17日 申請日期2012年1月12日 優(yōu)先權(quán)日2012年1月12日
發(fā)明者張星星, 張章, 張躍軍, 曾曉洋, 李毅, 熊保玉, 程旭, 虞志益, 韓軍 申請人:復(fù)旦大學(xué)