專利名稱：一種高精度ccd視頻信號采樣時序微調(diào)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于CCD探測器成像設(shè)計技術(shù)領(lǐng)域，具體涉及一種高精度CCD視頻信號采樣時序微調(diào)的方法。
背景技術(shù)：
CXD探測器成像系統(tǒng)一般由光機系統(tǒng)、預(yù)放電路板和信號處理電路板組成。其中，預(yù)放電路板上包含CCD探測器和預(yù)放電路，信號處理板上包含成像控制器、時序驅(qū)動器和視頻信號處理電路，CCD視頻信號通過同軸電纜由預(yù)放電路板引入信號處理電路板，其結(jié)構(gòu)如圖I所示。
探測器采用Dalsa公司的可見光TDI-CXD，像元讀出頻率最高為40MHz。成像控制器采用Xilinx公司Virtex-II Pro系列的FPGA芯片，主要實現(xiàn)CXD驅(qū)動時序發(fā)生、相關(guān)雙采樣時序發(fā)生、視頻信號處理電路參數(shù)配置和圖像數(shù)據(jù)打包功能。視頻信號處理電路采用了集成化視頻處理器，芯片內(nèi)部包含相關(guān)雙采樣(⑶S)模塊，可編程增益放大(PGA)模塊和模數(shù)轉(zhuǎn)換(A/D)模塊。CXD探測器成像系統(tǒng)中，探測器輸出的CXD視頻信號先要經(jīng)過預(yù)放電路處理，再經(jīng)同軸電纜傳輸給視頻信號處理電路的相關(guān)雙采樣模塊，傳輸路徑中電子器件、電源、地線以及電磁輻射等因素引起的噪聲會疊加到CCD視頻信號上。為了獲得更優(yōu)質(zhì)量的圖像，采樣時序要避開CCD視頻信號中疊加的噪聲，當CCD探測器的讀出頻率的很高時，需要對采樣時序進行聞精度的微量調(diào)整。傳統(tǒng)的CCD視頻信號采樣時序微調(diào)的方法有兩種第一種方法是成像控制器FPGA通過高頻時鐘計數(shù)進行調(diào)整，一般FPGA芯片中四位計數(shù)器運行頻率最高約為300MHz，即采樣時序的調(diào)整精度最高約為3ns ;第二種方法是通過配置集成化視頻處理器的采樣時延寄存器，采樣時序調(diào)整精度為2ns。實際研制過程中，某些情況下上述兩種設(shè)計方法的調(diào)整精度不能滿足需求，時序調(diào)整的靈活性差。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種高精度CCD視頻信號采樣時序微調(diào)方法，該方法應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級DCM級聯(lián)的設(shè)計方式產(chǎn)生兩個時鐘，通過調(diào)整兩個時鐘之間的相位關(guān)系，實現(xiàn)CCD視頻信號采樣時序的高精度微量調(diào)整。本發(fā)明解決技術(shù)問題所采用的技術(shù)方案如下一種高精度CCD視頻信號采樣時序微調(diào)方法，該方法包括如下步驟步驟一成像控制器FPGA的輸入時鐘經(jīng)IBUFG后接入DCMl，DCMl的CLKO端輸出時鐘經(jīng)BUFG驅(qū)動后得到全局時鐘SysClk，該時鐘用于產(chǎn)生探測器CXD的驅(qū)動時序，使得CXD視頻彳目號與全局時鐘SysClk具有固定的相位關(guān)系；步驟二 DCM1鎖定狀態(tài)標志信號取反經(jīng)兩級D觸發(fā)器鎖存后，作為DCM2的復(fù)位信號，避免DCMl在進行相位鎖定時DCM2工作異常；
步驟三SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動后得到CdsClk，用于產(chǎn)生CXD視頻信號的采樣時序，并接入DCM2的反饋時鐘端CLKFB ；步驟四通過TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制，實現(xiàn)高精度CCD視頻信號采樣時序微調(diào)的方法。本發(fā)明的發(fā)明原理本發(fā)明應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級DCM級聯(lián)的設(shè)計方式產(chǎn)生兩個時鐘，其中第一級DCM輸出的時鐘用于產(chǎn)生CCD探測器的驅(qū)動時序，第二級DCM輸出的時鐘用于產(chǎn)生CCD視頻信號采樣時序，通過調(diào)整兩個時鐘之間的相位關(guān)系，實現(xiàn)了 CCD視頻信號采樣時序的高精度微量調(diào)整。本發(fā)明的有益效果是本發(fā)明實現(xiàn)了 CCD視頻信號采樣時序的高精度微量調(diào)整，調(diào)整精度提高到數(shù)十皮秒量級，約為傳統(tǒng)設(shè)計方法的40倍，解決了傳統(tǒng)設(shè)計方法無法采樣到最佳時序位置的問題，對CCD探測器成像系統(tǒng)圖像質(zhì)量的提高具有現(xiàn)實意義。


圖I現(xiàn)有技術(shù)CXD探測器成像系統(tǒng)結(jié)構(gòu)。圖2現(xiàn)有技術(shù)DCM內(nèi)部結(jié)構(gòu)圖。圖3本發(fā)明一種高精度CCD視頻信號采樣時序微調(diào)方法結(jié)構(gòu)原理圖。圖4本發(fā)明TimingCon模塊結(jié)構(gòu)圖。圖5本發(fā)明TimingCon模塊流程圖。圖6本發(fā)明Code相移控制參數(shù)為00H。圖7本發(fā)明十五次相移調(diào)整過程。圖8本發(fā)明相移調(diào)整相移差值。
具體實施例方式下面結(jié)合附圖和實施例對本發(fā)明做進一步詳細說明。DCMCdigital clock manager數(shù)字時鐘管理器)是Xilinx公司FPGA內(nèi)部集成的用于時鐘綜合、消除時鐘偏斜和進行時鐘相位調(diào)整的固件資源，由四個獨立的功能單元組成，分別為 DLL (Delay-Locked Loop 延遲鎖定環(huán)路)、DFS (Digital Frequency Synthesizer數(shù)字頻率綜合器)、DPS (Digital Phase Shift數(shù)字相移器)和SL (Status Logic狀態(tài)邏輯)，其內(nèi)部結(jié)構(gòu)如圖2所示。DLL為DCM的核心部件，其輸入管腳為CLKIN和CLKFB，輸出管腳為CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180和CLKDV。其典型應(yīng)用于系統(tǒng)同步設(shè)計(進行數(shù)據(jù)傳輸?shù)膬善現(xiàn)PGA使用同一個外部晶振)中，數(shù)據(jù)接收端FPGA需要通過DCM調(diào)整時鐘與數(shù)據(jù)的相位關(guān)系，一般將DCM輸出時鐘CLKO接入CLKFB端，通過外部控制調(diào)整DLL內(nèi)部可變延遲線的數(shù)目，使CLKIN與CLKO兩者具有要求的相位關(guān)系，保證數(shù)據(jù)采樣的可靠性。DFS輸入管腳為CLKIN，輸出管腳為CLKFX和CLKFX180。通過設(shè)置CLKFX_MULTIPLY和CLKFX_DIVIDE的值，實現(xiàn)頻率綜合功能，輸出時鐘頻率為輸入時鐘頻率乘以CLKFX_MULTIPLY與CLKFX_DIVIDE的比值。DPS用于實現(xiàn)CLKIN和反饋時鐘CLKFB之間的相位差控制，輸入管腳為PSEN、PSCLK和PSINCDEC。SL輸出DCM的工作狀態(tài)。本發(fā)明應(yīng)用FPGA內(nèi)部固件資源DCM，采用兩級DCM級聯(lián)的設(shè)計方式產(chǎn)生兩個時鐘，其中第一級DCM輸出的時鐘用于產(chǎn)生CCD探測器的驅(qū)動時序，第二級DCM輸出的時鐘用于產(chǎn)生CCD視頻信號采樣時序，通過調(diào)整兩個時鐘之間的相位關(guān)系，實現(xiàn)了 CCD視頻信號采樣時序的高精度微量調(diào)整。一種高精度CCD視頻信號采樣時序微調(diào)方法，如圖3所示，該方法包括如下步驟步驟一成像控制器FPGA的輸入時鐘經(jīng)IBUFG后接入DCMl的CLKIN端，DCMl的CLKO端輸出時鐘經(jīng)BUFG驅(qū)動后得到全局時鐘SysClk，該時鐘用于產(chǎn)生探測器CXD的驅(qū)動時序，使得CCD視頻信號與全局時鐘SysClk具有固定的相位關(guān)系；步驟二 DCM1通過LOCKED端輸出鎖定狀態(tài)標志信號經(jīng)兩級觸發(fā)器(FD)鎖存后，作為DCM2的復(fù)位信號，避免DCMl在進行相位鎖定時DCM2工作異常；步驟三=SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動后得到 CdsClk，用于產(chǎn)生CXD視頻信號的采樣時序，并接入DCM2的反饋時鐘端CLKFB ；步驟四通過TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制，實現(xiàn)高精度CCD視頻信號采樣時序微調(diào)的方法。通過上述方法實現(xiàn)了 CXD視頻信號采樣時序相對于CXD驅(qū)動時序的微量調(diào)整，即C⑶視頻信號采樣時序相對于C⑶視頻信號的微量調(diào)整。在Virtex-II Pro系列FPGA中，調(diào)整精度為PSysak/256，其中Psysak為SysClk時鐘的周期寬度。假設(shè)系統(tǒng)時鐘SysClk為80MHz，則調(diào)整精度可達12. 5ns/256=48. 8ps，約為傳統(tǒng)微調(diào)方法的40倍。TimingCon模塊實現(xiàn)時鐘CdsClk與時鐘SysClk的相位微調(diào)控制，如圖4所示，TimingCon模塊輸入信號為DCMl輸出的時鐘SysClk、DCM2的相移完成標志PSDONE和外部輸入的相移控制編碼Code，輸出信號為DCM2的相移控制信號PSNCDEC、PSEN和PSCLK。成像控制器FPGA通過通訊接口接收相移控制編碼Code，本模塊應(yīng)用ClkIn上升沿采樣并比較相移實際值Code」與相移控制編碼Code，動態(tài)調(diào)整使兩者相等，如圖5所示，本實施例中，TimingCon模塊的流程如下步驟步驟一模塊入口處，應(yīng)用時鐘ClkIn上升沿采樣相移控制編碼Code的值，并與實際相移編碼Code」(上電初始化值為O)進行比較；當Code大于Code」時進行步驟二，當Code等于Code」時進行步驟三，當Code小于Code」時進行步驟四；步驟二 當Code大于Code_i，說明需要正向調(diào)整相位，置DCM2的相位調(diào)整使能信號PSEN為‘I’，調(diào)整方向控制信號為‘1’，并控制Code_i自加1，等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等,實現(xiàn)了 TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。步驟三當Code等于Code_i，說明不需要調(diào)整相位，置DCM2的相位調(diào)整使能信號PSEN為‘0’，調(diào)整方向控制信號為‘0’，并控制Code_i不變，然后返回模塊入口，實現(xiàn)了TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。步驟四當Code小于Code_i，說明需要反向調(diào)整相位，置DCM2的相位調(diào)整使能信號PSEN為‘I’，調(diào)整方向控制信號為‘0’，并控制Code_i自減1，等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等,實現(xiàn)了 TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。利用FPGA集成開發(fā)環(huán)境ISE的仿真工具，對該采樣時序微調(diào)方法進行了仿真測試，仿真結(jié)果如圖6、7、8所示。當FPGA上電時，相移控制參數(shù)Code的值為00H，DCM鎖定后，時鐘SysClk與時鐘CdsClk的相位相同；當相移控制參數(shù)Code的值有OOH變?yōu)?FH后，DC M進行了 15次相移調(diào)整，調(diào)整后時鐘SysClk與時鐘CdsClk的相位差為732. 4ps。相移微調(diào)功能正常，調(diào)整精度為48. 8ps。
權(quán)利要求
1.一種高精度CCD視頻信號采樣時序微調(diào)方法，其特征在于，該方法包括如下步驟 步驟一成像控制器FPGA的輸入時鐘經(jīng)輸入全局緩沖IBUFG接入DCMl，DCMl的CLKO端輸出時鐘經(jīng)全局緩沖BUFG驅(qū)動后得到全局時鐘SysClk，該時鐘用于產(chǎn)生探測器CXD的驅(qū)動時序，使得CCD視頻信號與全局時鐘SysClk具有固定的相位關(guān)系； 步驟二 DCM1鎖定狀態(tài)標志信號取反經(jīng)兩級觸發(fā)器鎖存后，作為DCM2的復(fù)位信號，避免DCMl在進行相位鎖定時DCM2工作異常；步驟三=SysClk接入DCM2的CLKIN端，DCM2的CLKO輸出端經(jīng)BUFG驅(qū)動后得到CdsClk，用于產(chǎn)生CXD視頻信號的采樣時序，并接入DCM2的反饋時鐘端CLKFB ； 步驟四通過TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制,實現(xiàn)高精度CCD視頻信號采樣時序微調(diào)的方法。
2.如權(quán)利要求I所述的一種高精度CCD視頻信號采樣時序微調(diào)方法，其特征在于，所述TimingCon模塊實現(xiàn)CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制的流程如下步驟 步驟一模塊入口處，應(yīng)用時鐘ClkIn上升沿采樣相移控制編碼Code的值，并與實際相移編碼Code」進行比較；當Code大于Code」時進行步驟二，當Code等于Code」時進行步驟三，當Code小于Code」時進行步驟四； 步驟二 如果Code大于Code_i，則需要正向調(diào)整相位；置DCM2的相位調(diào)整使能信號PSEN為‘I’，調(diào)整方向控制信號為‘1’，并控制Code_i自加I ;等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等，實現(xiàn)了 TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。
步驟三如果Code等于Code_i，則不需要調(diào)整相位；置DCM2的相位調(diào)整使能信號PSEN為‘0’，調(diào)整方向控制信號為‘0’，并控制Code_i不變，然后返回模塊入口，實現(xiàn)了TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。
步驟四如果Code小于Code_i，則需要反向調(diào)整相位；置DCM2的相位調(diào)整使能信號PSEN為‘I’，調(diào)整方向控制信號為‘0’，并控制Code_i自減I ;等待DCM2相位調(diào)整完成后返回模塊入口，循環(huán)調(diào)整直至Code與Code」相等，實現(xiàn)了 TimingCon模塊進行CdsClk與SysClk之間的相位關(guān)系動態(tài)調(diào)整控制。
全文摘要
一種高精度CCD視頻信號采樣時序微調(diào)方法屬于CCD探測器成像設(shè)計技術(shù)領(lǐng)域，步驟如下FPGA的輸入時鐘經(jīng)IBUFG后接入DCM1，CLK0端輸出時鐘經(jīng)BUFG驅(qū)動后得到全局時鐘SysClk，DCM1鎖定狀態(tài)標志信號取反經(jīng)兩級D觸發(fā)器鎖存后，作為DCM2的復(fù)位信號；SysClk接入DCM2的CLKIN端，CLK0輸出端經(jīng)BUFG驅(qū)動后得到CdsClk，并接入DCM2的反饋時鐘端CLKFB，通過TimingCon模塊實現(xiàn)CdsClk與SysClk的相位關(guān)系動態(tài)調(diào)整控制。本發(fā)明實現(xiàn)了CCD視頻信號采樣時序的高精度微量調(diào)整，調(diào)整精度提高到數(shù)十皮秒量級，解決了傳統(tǒng)設(shè)計方法無法采樣最佳時序位置問題。
文檔編號H04N5/372GK102740011SQ20121020637
公開日2012年10月17日 申請日期2012年6月21日 優(yōu)先權(quán)日2012年6月21日
發(fā)明者李丙玉, 王曉東 申請人:中國科學(xué)院長春光學(xué)精密機械與物理研究所