專(zhuān)利名稱(chēng)：一種串行i/o接口快閃存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路領(lǐng)域，尤其涉及一種串行i/o接口快閃存儲(chǔ)器。
背景技術(shù)：
串行接口快閃存儲(chǔ)器是一種應(yīng)用廣泛的數(shù)據(jù)存儲(chǔ)器件，但是由于所有的讀寫(xiě)等指令、地址和數(shù)據(jù)都是串行輸入輸出，數(shù)據(jù)傳輸速率較慢成為串行接口快閃存儲(chǔ)器的缺點(diǎn)。為了提高其傳輸速率，現(xiàn)有的方案主要在提高時(shí)鐘頻率和管腳復(fù)用上進(jìn)行改進(jìn)?，F(xiàn)有的一種提高串行接口塊閃存儲(chǔ)器的數(shù)據(jù)傳輸速率的解決方案是:采用時(shí)鐘轉(zhuǎn)換電路對(duì)外部時(shí)鐘的上升沿和下降沿進(jìn)行采樣，并將采樣結(jié)果作為內(nèi)部時(shí)鐘信號(hào)輸出，從而實(shí)現(xiàn)了兩倍于外部時(shí)鐘頻率的數(shù)據(jù)傳輸速率。另外，通過(guò)與端口復(fù)用等技術(shù)結(jié)合，還可以進(jìn)一步提高串行接口快閃存儲(chǔ)器的數(shù)據(jù)傳輸速率。上述方案的不足是內(nèi)部時(shí)鐘信號(hào)的生成對(duì)外部時(shí)鐘的頻率大小有限制。當(dāng)延時(shí)電路的延時(shí)與時(shí)鐘周期的一半相等時(shí)，將不會(huì)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)。另外，內(nèi)部時(shí)鐘信號(hào)的占空比在不同外部時(shí)鐘頻率下也不相同，某些情況下生成的內(nèi)部時(shí)鐘信號(hào)的占空比太小,將會(huì)影響數(shù)據(jù)的采樣。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是如何提高串行I/O接口快閃存儲(chǔ)器的數(shù)據(jù)傳輸速率。

為了解決上述問(wèn)題，本發(fā)明提供了一種串行I/O接口快閃存儲(chǔ)器，包括:雙向I/O接口、存儲(chǔ)單元；所述雙向I/O接口用于接收外部時(shí)鐘信號(hào)和輸入信號(hào)，在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到第一路據(jù)輸入結(jié)果，在所述外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到第二路據(jù)輸入結(jié)果；將第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中；以及輸出所述存儲(chǔ)單元中的數(shù)據(jù)。進(jìn)一步地,所述雙向I/O接口輸出所述存儲(chǔ)單元中的數(shù)據(jù)是指:所述雙向I/O接口從所述存儲(chǔ)單元接收第一路數(shù)據(jù)和第二路數(shù)據(jù)，在所述外部時(shí)鐘信號(hào)的上升沿輸出所述第一路數(shù)據(jù)，在所述外部時(shí)鐘信號(hào)的下降沿輸出所述第二路數(shù)據(jù)。進(jìn)一步地，所述雙向i/o接口還用于對(duì)所述第一、第二路數(shù)據(jù)輸入結(jié)果進(jìn)行同步。進(jìn)一步地，所述雙向I/O接口在所述外部時(shí)鐘信號(hào)的上升沿將所述第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中。進(jìn)一步地,所述雙向I/O接口包括:輸入接口和輸出接口 ；所述輸入接口包括:第一輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到所述第一路數(shù)據(jù)輸入結(jié)果；
第二輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到所述第二路數(shù)據(jù)輸入結(jié)果；輸入同步模塊，接收所述外部時(shí)鐘信號(hào)及第一、第二路數(shù)據(jù)輸入結(jié)果，用于在外部時(shí)鐘信號(hào)的上升沿輸出所述第一、第二路數(shù)據(jù)輸入結(jié)果到所述存儲(chǔ)單元。進(jìn)一步地，所述第一輸入模塊為第一 D觸發(fā)器，CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述輸入信號(hào)；所述第二輸入模塊包括第二 D觸發(fā)器及第一反相器；所述第二 D觸發(fā)器的CLK端通過(guò)所述第一反相器連接所述外部時(shí)鐘信號(hào)，D端連接所述輸入信號(hào)；所述輸入同步模塊包括第三D觸發(fā)器及第四D觸發(fā)器；所述第三的CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述第一 D觸發(fā)器的Q端，Q端輸出所述第一路數(shù)據(jù)輸入結(jié)果；所述第四D觸發(fā)器的CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述第二 D觸發(fā)器的Q端，Q端輸出所述第二路數(shù)據(jù)輸入結(jié)果。進(jìn)一步地，所述輸出接口包括:輸出同步模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)對(duì)存儲(chǔ)單元輸出的兩路交錯(cuò)的數(shù)據(jù)進(jìn)行同步；選擇模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)在同步后的兩路數(shù)據(jù)中選擇一路輸出。進(jìn)一步地，所述輸出同步模塊包括第五D觸發(fā)器、第六D觸發(fā)器；所述第五D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)，D端連接從所述存儲(chǔ)單元輸出的第一路數(shù)據(jù)；所述第六D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)，D端連接從所述存儲(chǔ)單元輸出的第二路數(shù)據(jù)；所述選擇模塊為多路 選擇器；所述多路選擇器的兩個(gè)輸入端分別連接所述第五、第六D觸發(fā)器的Q端，選擇端連接所述外部時(shí)鐘信號(hào)，當(dāng)所述外部時(shí)鐘信號(hào)為高電平時(shí)，選擇所述第五D觸發(fā)器Q端的數(shù)據(jù)輸出，當(dāng)所述外部時(shí)鐘信號(hào)為低電平時(shí)，選擇所述第六D觸發(fā)器Q端的數(shù)據(jù)輸出。進(jìn)一步地，本實(shí)施例中，所述雙向I/O接口還可以包括一切換單元和一輸入輸出通道，所述切換單元用于將輸入接口和輸出接口中的一個(gè)切換為和所述輸入輸出通道相連。進(jìn)一步地,所述切換單元包括:第一、第二三態(tài)門(mén)和第二反相器；所述第一三態(tài)門(mén)的使能端接收I/O控制信號(hào)，輸入端連接所述I/O通道，輸出端連接所述輸入接口；所述第二三態(tài)門(mén)的使能端通過(guò)所述第二反相器接收I/O控制信號(hào)，輸入端連接所述輸出接口；當(dāng)I/O控制信號(hào)為高電平時(shí)，第一三態(tài)門(mén)為高阻態(tài)，第二三態(tài)門(mén)接通，I/O通道和輸出接口相連；當(dāng)I/o控制信號(hào)為低電平時(shí)，第二三態(tài)門(mén)為高阻態(tài)，第一三態(tài)門(mén)接通，I/O通道和輸入接口相連。本發(fā)明的技術(shù)方案在不增加時(shí)鐘信號(hào)頻率的情況下，通過(guò)在時(shí)鐘的上升沿和下降沿進(jìn)行數(shù)據(jù)采樣，實(shí)現(xiàn)了兩倍的數(shù)據(jù)傳輸速率。既可以提高串行接口快閃存儲(chǔ)器的數(shù)據(jù)傳輸速率，又可以避免增加時(shí)鐘信號(hào)的頻率。另外，通過(guò)使用三態(tài)門(mén)和輸入輸出控制信號(hào)，可以很好的將輸入模塊和輸出模塊結(jié)合在一起，從而使得雙向傳輸接口也可以實(shí)現(xiàn)兩倍的數(shù)據(jù)傳輸速率，快閃存儲(chǔ)器的端口定義更加靈活。


圖1是實(shí)施例一的串行I/O接口快閃存儲(chǔ)器的示意框圖；圖2是實(shí)施例一的串行I/O接口快閃存儲(chǔ)器的輸入接口示意圖；圖3是實(shí)施例一的串行I/O接口快閃存儲(chǔ)器的輸出接口示意圖；圖4是實(shí)施例一的串行I/O接口快閃存儲(chǔ)器的I/O接口示意圖。
具體實(shí)施例方式下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行更詳細(xì)的說(shuō)明。需要說(shuō)明的是，如果不沖突，本發(fā)明實(shí)施例以及實(shí)施例中的各個(gè)特征可以相互結(jié)合，均在本發(fā)明的保護(hù)范圍之內(nèi)。另外，雖然在流程圖中示出了邏輯順序，但是在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟。實(shí)施例一，一種串行1/0(輸入/輸出)接口快閃存儲(chǔ)器,如圖1所不，包括:雙向I/O接口、存儲(chǔ)單元；所述雙向I/O接口用于接收外部時(shí)鐘信號(hào)SCK和輸入信號(hào)，在外部時(shí)鐘信號(hào)SCK的上升沿對(duì)所述輸入信號(hào)采樣，得到第一路據(jù)輸入結(jié)果SI_H，在所述外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到第二路據(jù)輸入結(jié)果SI_L ;將第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中；以及輸出所述存儲(chǔ)單元中的數(shù)據(jù)。本實(shí)施例中 ，通過(guò)所述雙向I/O接口在時(shí)鐘的上升沿和下降沿分別對(duì)輸入信號(hào)采樣，實(shí)現(xiàn)低頻率時(shí)鐘下兩倍的數(shù)據(jù)輸入速率。本實(shí)施例中，所述雙向I/O接口輸出所述存儲(chǔ)單元中的數(shù)據(jù)可以是指:所述雙向I/O接口從所述存儲(chǔ)單元接收第一路數(shù)據(jù)S0_H和第二路數(shù)據(jù)S0_L，在所述外部時(shí)鐘信號(hào)SCK的上升沿輸出所述第一路數(shù)據(jù)，在所述外部時(shí)鐘信號(hào)SCK的下降沿輸出所述第二路數(shù)據(jù)；得到的輸出數(shù)據(jù)為S0。本實(shí)施例中，通過(guò)所述雙向接口在時(shí)鐘的上升沿和下降沿分別輸出兩路數(shù)據(jù)，實(shí)現(xiàn)低頻率時(shí)鐘下兩倍的數(shù)據(jù)輸出速率。本實(shí)施例主要是對(duì)串行接口快閃存儲(chǔ)器的I/O接口進(jìn)行了改進(jìn)，從而可以采用雙倍的速率與外界交換輸入輸出信號(hào)I/o ;串行I/O接口快閃存儲(chǔ)器的其它組成部分、各部分之間的傳輸、控制實(shí)現(xiàn)方案、及與外部的連接方案(比如圖1中還連接高電平Vcc、地GND、信號(hào)CS#、W#及HOLD#)可同現(xiàn)有技術(shù)。本實(shí)施例中，所述雙向I/O接口還可以用于對(duì)所述第一、第二路數(shù)據(jù)輸入結(jié)果進(jìn)行同步。本實(shí)施例中，所述雙向I/O接口可以但不限于在所述外部時(shí)鐘信號(hào)SCK的上升沿將所述第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中。當(dāng)然也可以在所述外部時(shí)鐘信號(hào)SCK的下降沿將所述第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中。本實(shí)施例中，所述雙向I/O接口具體可以包括輸入接口和輸出接口。
本實(shí)施例中，所述輸入接口具體可以包括:第一輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到所述第一路數(shù)據(jù)輸入結(jié)果；第二輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到所述第二路數(shù)據(jù)輸入結(jié)果；輸入同步模塊，接收所述外部時(shí)鐘信號(hào)及第一、第二路數(shù)據(jù)輸入結(jié)果，用于在外部時(shí)鐘信號(hào)的上升沿輸出所述第一、第二路數(shù)據(jù)輸入結(jié)果到所述存儲(chǔ)單元。本實(shí)施例中，所述輸入接口的一種實(shí)施方式如圖2所不,所述第一輸入模塊為第一 D觸發(fā)器D1，CLK端直接連接所述外部時(shí)鐘信號(hào)Clock，D端連接所述輸入信號(hào)Data_in。所述第二輸入模塊包括第二 D觸發(fā)器D2及第一反相器；所述第二 D觸發(fā)器的CLK端通過(guò)所述第一反相器連接所述外部時(shí)鐘信號(hào)Clock，D端連接所述輸入信號(hào)Data_in。所述輸入同步模塊包括第三D觸發(fā)器D3及第四D觸發(fā)器D4 ;所述第三的CLK端直接連接所述外部時(shí)鐘信號(hào)Clock，D端連接所述第一 D觸發(fā)器的Q端，Q端輸出所述第一路數(shù)據(jù)輸入結(jié)果SI_H ;所述第四D觸發(fā)器的CLK端直接連接所述外部時(shí)鐘信號(hào)Clock，D端連接所述第二 D觸發(fā)器的Q端，Q端輸出所述第二路數(shù)據(jù)輸入結(jié)果SI_L。其中，所述輸入信號(hào)Datajn的數(shù)據(jù)速率可達(dá)到所述外部時(shí)鐘信號(hào)Clock速率的兩倍。可見(jiàn)，第一 D觸發(fā)器Dl在所述外部時(shí)鐘信號(hào)Clock的上升沿采樣數(shù)據(jù)，第二 D觸發(fā)器D2在所述外部時(shí)鐘信號(hào)Clock的下降沿采樣數(shù)據(jù)。第三D觸發(fā)器D3和第四D觸發(fā)器D4將第一、第二 D觸發(fā)器Dl和D2輸出的數(shù)據(jù)同步，使得兩路輸入數(shù)據(jù)均在Clock的上升沿同步輸出到存儲(chǔ)單元；因此，可以在不改變所述外部時(shí)鐘信號(hào)頻率的情況下，實(shí)現(xiàn)了輸入數(shù)據(jù)傳輸速率加倍。同時(shí)，在芯片內(nèi)部將數(shù)據(jù)速率降低，便于后續(xù)處理。上面只是本實(shí)·施例的輸入接口的一種實(shí)現(xiàn)方案，實(shí)際應(yīng)用時(shí)也可以采用其它方案來(lái)實(shí)現(xiàn)本實(shí)施例的輸入接口，只要保證在外部時(shí)鐘信號(hào)的上升沿和下降沿均采樣輸入信號(hào)、并一起在所述外部時(shí)鐘信號(hào)的上升沿(或下降沿)同步保存進(jìn)所述存儲(chǔ)單元。本實(shí)施例中，所述輸出接口具體可以包括:輸出同步模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)對(duì)存儲(chǔ)單元輸出的兩路交錯(cuò)的數(shù)據(jù)進(jìn)行同步；選擇模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)在同步后的兩路數(shù)據(jù)中選擇一路輸出。本實(shí)施例中，所述輸出接口的一種實(shí)施方式如圖3所示，所述存儲(chǔ)單元會(huì)輸出兩路交錯(cuò)的數(shù)據(jù)，S0_H和S0_L ;所述輸出同步模塊包括第五D觸發(fā)器D5、第六D觸發(fā)器D6 ；所述第五D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)Clock，D端連接從所述存儲(chǔ)單元輸出的第一路數(shù)據(jù)S0_H ;所述第六D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)Clock，D端連接從所述存儲(chǔ)單元輸出的第二路數(shù)據(jù)S0_L。所述選擇模塊為多路選擇器MUX ;所述多路選擇器MUX的兩個(gè)輸入端分別連接所述第五、第六D觸發(fā)器的Q端，選擇端sel連接所述外部時(shí)鐘信號(hào)Clock，當(dāng)所述外部時(shí)鐘信號(hào)Clock為高電平時(shí)，選擇所述第五D觸發(fā)器Q端的數(shù)據(jù)輸出，當(dāng)所述外部時(shí)鐘信號(hào)Clock為低電平時(shí)，選擇所述第六D觸發(fā)器Q端的數(shù)據(jù)輸出，得到所述輸出數(shù)據(jù)Data_out?？梢?jiàn)，觸發(fā)器D5和D6將兩路數(shù)據(jù)同步。多路選擇器MUX在時(shí)鐘為高電平時(shí)，選擇D5的輸出數(shù)據(jù)；當(dāng)時(shí)鐘為低電平時(shí)，選擇D6的輸出數(shù)據(jù)；在不改變時(shí)鐘頻率的情況下，實(shí)現(xiàn)了數(shù)據(jù)輸出速率的加倍。上面只是本實(shí)施例的輸出接口的一種實(shí)現(xiàn)方案，實(shí)際應(yīng)用時(shí)也可以采用其它方案來(lái)實(shí)現(xiàn)本實(shí)施例的輸出接口，只要保證在外部時(shí)鐘信號(hào)的上升沿和下降沿均輸出數(shù)據(jù)。本實(shí)施例中，所述雙向I/O接口還可以包括一切換單元和一輸入輸出通道，所述切換單元用于將輸入接口和輸出接口中的一個(gè)切換為和所述輸入輸出通道相連。本實(shí)施例的一種具體實(shí)施方式
如圖4所示，其中輸入接口和輸出接口分別如圖2、3所示；所述切換單元可以但不限于包括第一、第二三態(tài)門(mén)(也可稱(chēng)為三態(tài)緩沖器)和第二反相器；所述第一三態(tài)門(mén)的使能端ENB接收I/O控制信號(hào)l/0_ctl，輸入端連接所述I/0通道，輸出端連接所述輸入接口，具體來(lái)說(shuō)，是連接所述輸入接口中的第一、第二輸入模塊(即圖4中的第一、第二 D觸發(fā)器Dl、D2);所述第二三態(tài)門(mén)的使能端ENB通過(guò)所述第二反相器接收I/O控制信號(hào)l/0_ctl，輸入端連接所述輸出接口，具體來(lái)說(shuō)，是連接所述輸出接口中的選擇模塊(即圖4中的多路選擇器MUX)，輸出端連接所述I/O通道。圖4所示的例子中，當(dāng)I/O控制信號(hào)l/0_ctl為高電平時(shí)，第一三態(tài)門(mén)為高阻態(tài)，而第二三態(tài)門(mén)接通，此時(shí)I/O通道和輸出接口相連，輸出通道打開(kāi)，此時(shí)實(shí)現(xiàn)兩倍的數(shù)據(jù)輸出速率；當(dāng)I/o控制信號(hào)l/0_ctl為低電平時(shí)，第二三態(tài)門(mén)為高阻態(tài)，而第一三態(tài)門(mén)接通，此時(shí)I/O通道和輸入接口相連，輸入通道打開(kāi)，實(shí)現(xiàn)兩倍的數(shù)據(jù)輸入速率。當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明 的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種串行I/O接口快閃存儲(chǔ)器，包括: 雙向I/O接口、存儲(chǔ)單元； 其特征在于: 所述雙向I/o接口用于接收外部時(shí)鐘信號(hào)和輸入信號(hào)，在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到第一路據(jù)輸入結(jié)果，在所述外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到第二路據(jù)輸入結(jié)果；將第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中；以及輸出所述存儲(chǔ)單元中的數(shù)據(jù)。
2.如權(quán)利要求1所述的串行I/O接口快閃存儲(chǔ)器，其特征在于，所述雙向I/O接口輸出所述存儲(chǔ)單元中的數(shù)據(jù)是指: 所述雙向I/O接口從所述存儲(chǔ)單元接收第一路數(shù)據(jù)和第二路數(shù)據(jù)，在所述外部時(shí)鐘信號(hào)的上升沿輸出所述第一路數(shù)據(jù)，在所述外部時(shí)鐘信號(hào)的下降沿輸出所述第二路數(shù)據(jù)。
3.如權(quán)利要求1所述的串行I/O接口快閃存儲(chǔ)器，其特征在于: 所述雙向I/O接口還用于對(duì)所述第一、第二路數(shù)據(jù)輸入結(jié)果進(jìn)行同步。
4.如權(quán)利要求1所述的串行I/O接口快閃存儲(chǔ)器，其特征在于: 所述雙向I/O接口在所述外部時(shí)鐘信號(hào)的上升沿將所述第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中。
5.如權(quán)利要求1到4中任一項(xiàng)所述的串行I/O接口快閃存儲(chǔ)器，其特征在于，所述雙向I/O接口包括: 輸入接口和輸出接口； 所述輸入接口包括: 第一輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到所述第一路數(shù)據(jù)輸入結(jié)果； 第二輸入模塊，接收所述外部時(shí)鐘信號(hào)和輸入信號(hào)，用于在外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到所述第二路數(shù)據(jù)輸入結(jié)果； 輸入同步模塊，接收所述外部時(shí)鐘信號(hào)及第一、第二路數(shù)據(jù)輸入結(jié)果，用于在外部時(shí)鐘信號(hào)的上升沿輸出所述第一、第二路數(shù)據(jù)輸入結(jié)果到所述存儲(chǔ)單元。
6.如權(quán)利要求5所述的串行I/O接口快閃存儲(chǔ)器，其特征在于: 所述第一輸入模塊為第一 D觸發(fā)器，CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述輸入信號(hào)； 所述第二輸入模塊包括第二 D觸發(fā)器及第一反相器；所述第二 D觸發(fā)器的CLK端通過(guò)所述第一反相器連接所述外部時(shí)鐘信號(hào)，D端連接所述輸入信號(hào)； 所述輸入同步模塊包括第三D觸發(fā)器及第四D觸發(fā)器；所述第三的CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述第一 D觸發(fā)器的Q端，Q端輸出所述第一路數(shù)據(jù)輸入結(jié)果；所述第四D觸發(fā)器的CLK端直接連接所述外部時(shí)鐘信號(hào)，D端連接所述第二 D觸發(fā)器的Q端，Q端輸出所述第二路數(shù)據(jù)輸入結(jié)果。
7.如權(quán)利要求5所述的串行I/O接口快閃存儲(chǔ)器，其特征在于，所述輸出接口包括: 輸出同步模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)對(duì)存儲(chǔ)單元輸出的兩路交錯(cuò)的數(shù)據(jù)進(jìn)行同I K少； 選擇模塊，用于根據(jù)所述外部時(shí)鐘信號(hào)在同步后的兩路數(shù)據(jù)中選擇一路輸出。
8.如權(quán)利要求7所述的串行I/O接口快閃存儲(chǔ)器，其特征在于: 所述輸出同步模塊包括第五D觸發(fā)器、第六D觸發(fā)器；所述第五D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)，D端連接從所述存儲(chǔ)單元輸出的第一路數(shù)據(jù)；所述第六D觸發(fā)器的CLK端連接所述外部時(shí)鐘信號(hào)，D端連接從所述存儲(chǔ)單元輸出的第二路數(shù)據(jù)； 所述選擇模塊為多路選擇器；所述多路選擇器的兩個(gè)輸入端分別連接所述第五、第六D觸發(fā)器的Q端，選擇端連接所述外部時(shí)鐘信號(hào)，當(dāng)所述外部時(shí)鐘信號(hào)為高電平時(shí)，選擇所述第五D觸發(fā)器Q端的數(shù)據(jù)輸出，當(dāng)所述外部時(shí)鐘信號(hào)為低電平時(shí)，選擇所述第六D觸發(fā)器Q端的數(shù)據(jù)輸出。
9.如權(quán)利要求5所述 的串行I/O接口快閃存儲(chǔ)器，其特征在于: 本實(shí)施例中，所述雙向I/O接口還可以包括一切換單元和一輸入輸出通道，所述切換單元用于將輸入接口和輸出接口中的一個(gè)切換為和所述輸入輸出通道相連。
10.如權(quán)利要求9所述的串行I/O接口快閃存儲(chǔ)器，其特征在于，所述切換單元包括: 第一、第二三態(tài)門(mén)和第二反相器； 所述第一三態(tài)門(mén)的使能端接收I/o控制信號(hào)，輸入端連接所述I/O通道，輸出端連接所述輸入接口； 所述第二三態(tài)門(mén)的使能端通過(guò)所述第二反相器接收I/o控制信號(hào)，輸入端連接所述輸出接口 ； 當(dāng)I/o控制信號(hào)為高電平時(shí)，第一三態(tài)門(mén)為高阻態(tài)，第二三態(tài)門(mén)接通，I/O通道和輸出接口相連；當(dāng)I/o控制信號(hào)為低電平時(shí)，第二三態(tài)門(mén)為高阻態(tài)，第一三態(tài)門(mén)接通，I/O通道和輸入接口相連。
全文摘要
本發(fā)明公開(kāi)了一種串行I/O接口快閃存儲(chǔ)器，包括雙向I/O接口、存儲(chǔ)單元；所述雙向I/O接口用于接收外部時(shí)鐘信號(hào)和輸入信號(hào)，在外部時(shí)鐘信號(hào)的上升沿對(duì)所述輸入信號(hào)采樣，得到第一路據(jù)輸入結(jié)果，在所述外部時(shí)鐘信號(hào)的下降沿對(duì)所述輸入信號(hào)采樣，得到第二路據(jù)輸入結(jié)果；將第一、第二路數(shù)據(jù)輸入結(jié)果保存進(jìn)所述存儲(chǔ)單元中；以及輸出所述存儲(chǔ)單元中的數(shù)據(jù)。本發(fā)明能提高串行I/O接口快閃存儲(chǔ)器的數(shù)據(jù)傳輸速率。
文檔編號(hào)G11C7/10GK103247325SQ20121002658
公開(kāi)日2013年8月14日 申請(qǐng)日期2012年2月7日 優(yōu)先權(quán)日2012年2月7日
發(fā)明者王林凱, 胡洪 申請(qǐng)人:北京兆易創(chuàng)新科技股份有限公司