用于高速串行接口的接收器、差分接收機(jī)及模擬前端電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路高速串行通信接口技術(shù)領(lǐng)域，尤其涉及一種用于高速串行接口的接收器、差分接收機(jī)及其模擬前端電路。
【背景技術(shù)】
[0002]并行信號(hào)線(xiàn)在頻率提高時(shí)，對(duì)信號(hào)和時(shí)鐘沿間的偏斜(skew)要求越來(lái)越嚴(yán)格，同時(shí)并行總線(xiàn)引腳數(shù)目多，增加了芯片封裝和測(cè)試成本以及PCB走線(xiàn)的復(fù)雜性。串行總線(xiàn)中時(shí)鐘編碼在串行數(shù)據(jù)流中，不僅節(jié)省傳輸用于同步的CLOCK，而且不存在并行總線(xiàn)的信號(hào)偏斜問(wèn)題，引腳和導(dǎo)線(xiàn)數(shù)目減少也降低了芯片的成本和PCB走線(xiàn)的復(fù)雜性，避免了時(shí)鐘對(duì)傳輸數(shù)據(jù)信號(hào)的干擾，同時(shí)在一定程度上降低了功耗。
[0003]LVDS(Low Voltage Differential Signal，低電壓差分信號(hào))和 CML(CurrentMode Logic，電流型邏輯)是兩種常見(jiàn)的高速串行通信接口的數(shù)據(jù)信號(hào)形式。LVDS是通過(guò)四個(gè)MOS管的開(kāi)關(guān)作用，形成正向或反向電流，在接收端電阻上形成的低壓差分信號(hào)；CML是通過(guò)兩個(gè)MOS管的開(kāi)關(guān)作用和兩個(gè)電阻負(fù)載，產(chǎn)生正向或反向電流，在接收端電阻上形成的低壓差分信號(hào)。
[0004]差分接收機(jī)位于高速串行通信口的物理層，主要用于將經(jīng)過(guò)交流耦合后的低壓差分信號(hào)LVDS或CML進(jìn)行放大、均衡，以減小碼間干擾。高速串行接口根據(jù)速率的不同，輸入信號(hào)幅度范圍很大，而大的輸入信號(hào)使得現(xiàn)有技術(shù)中差分接收機(jī)的模擬前端電路很難正常工作，并且導(dǎo)致輸出信號(hào)嚴(yán)重失真。
[0005]有鑒于此，有必要提出一種用于高速串行接口的接收器、差分接收機(jī)及其模擬前端電路，能夠適應(yīng)較大幅度范圍的輸入信號(hào)，以確保能正常工作。

【發(fā)明內(nèi)容】

[0006]基于【背景技術(shù)】存在的技術(shù)問(wèn)題，本發(fā)明提出了一種用于高速串行接口的接收器、差分接收機(jī)及其模擬前端電路，通過(guò)檢測(cè)模擬前端電路的輸出信號(hào)的幅值來(lái)判斷其輸入信號(hào)的幅值是否超過(guò)閾值，進(jìn)而根據(jù)判斷結(jié)果來(lái)選通模擬前端電路的相應(yīng)輸出路徑，以確保接收器、差分接收機(jī)及其模擬前端電路可正常工作，電路結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)。
[0007]本發(fā)明提出一種用于高速串行接口的差分接收機(jī)的模擬前端電路，所述模擬前端電路包括阻抗匹配單元、差分放大器、幅度檢測(cè)判斷單元；所述阻抗匹配單元用于適配不同幅值的輸入信號(hào)并實(shí)現(xiàn)所述輸入信號(hào)的多路輸出；所述差分放大器用于放大所述阻抗匹配單元的輸出信號(hào)并提供給所述幅度檢測(cè)判斷單元；所述幅度檢測(cè)判斷單元用于檢測(cè)所述差分放大器的輸出信號(hào)的幅值，并判斷所述差分放大器的輸出信號(hào)的幅值是否大于預(yù)先設(shè)置的幅值閾值，根據(jù)判斷結(jié)果選擇所述阻抗匹配單元的多路輸出中的一路與所述差分放大器連通。
[0008]其中，阻抗匹配單元包括第一電容、第二電容、第一電阻支路、第二電阻支路以及至少四個(gè)傳輸門(mén)；所述第一電容的一端為所述阻抗匹配單元的第一輸入端，所述第二電容的一端為所述阻抗匹配單元的第二輸入端，所述第一電阻支路包括串聯(lián)連接的第一電阻和第二電阻，所述第二電阻支路包括依次串聯(lián)連接的第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻，所述第一電阻支路和所述第二電阻支路并聯(lián)連接在所述第一電容的另一端和所述第二電容的另一端之間，所述第一電阻支路中所述第一電阻和所述第二電阻的連接點(diǎn)與所述第二電阻支路中所述第五電阻和所述第六電阻的連接點(diǎn)均連接有共模偏置電壓源，所述第三電阻和所述第四電阻的連接點(diǎn)作為第一連接點(diǎn)，所述第四電阻和所述第五電阻的連接點(diǎn)作為第二連接點(diǎn)，所述第一連接點(diǎn)和所述第二連接點(diǎn)分別經(jīng)至少一個(gè)傳輸門(mén)與所述阻抗匹配單元的第一輸出端相連，所述第六電阻和所述第七電阻的連接點(diǎn)作為第三連接點(diǎn)，所述第七電阻和所述第八電阻的連接點(diǎn)作為第四連接點(diǎn)，所述第三連接點(diǎn)和所述第四連接點(diǎn)分別經(jīng)至少一個(gè)傳輸門(mén)與所述阻抗匹配單元的第二輸出端相連；連接在所述第一連接點(diǎn)和所述阻抗匹配單元的第一輸出端之間的傳輸門(mén)的信號(hào)與連接在所述第四連接點(diǎn)和所述阻抗匹配單元的第二輸出端之間的傳輸門(mén)的信號(hào)相同；連接在所述第二連接點(diǎn)和所述阻抗匹配單元的第一輸出端之間的傳輸門(mén)的信號(hào)與連接在所述第三連接點(diǎn)和所述阻抗匹配單元的第二輸出端之間的傳輸門(mén)的信號(hào)相同。
[0009]優(yōu)選地，第一電阻和第二電阻、第三電阻和第八電阻、第四電阻和第七電阻、第五電阻和第六電阻分別具有相同的電氣參數(shù)。
[0010]優(yōu)選地，所述共模偏置電壓源包括兩個(gè)共模偏置電壓源，分別為第一共模偏置電壓源和第二共模偏置電壓源，分別給所述第一電阻支路中所述第一電阻和所述第二電阻的連接點(diǎn)和所述第二電阻支路中所述第五電阻和所述第六電阻的連接點(diǎn)提供大小相等的共模偏置電壓?；蛘?，
[0011]所述第一電阻支路中所述第一電阻和所述第二電阻的連接點(diǎn)與所述第二電阻支路中所述第五電阻和所述第六電阻的連接點(diǎn)之處與共同的共模偏置電壓源相連。
[0012]具體地，所述差分放大器包括第九MOS管、第十MOS管、第^^一 MOS管，所述第九MOS管的柵極為所述差分放大器的第一輸入端，所述第十MOS管的柵極為所述差分放大器的第二輸入端，所述差分放大器的第一輸入端與所述阻抗匹配單元的第一輸出端相連，所述差分放大器的第二輸入端與所述阻抗匹配單元的第二輸出端相連，所述第九MOS管的漏極作為所述差分放大器的第一輸出端，所述第十MOS管的漏極作為所述差分放大器的第二輸出，所述第九MOS管的源極和所述第十MOS管的源極與所述第十一 MOS管的漏極相連，所述第十一 MOS管的源極和柵極分別接地和偏置電壓源。
[0013]具體地，所述幅度檢測(cè)判斷單元包括依次連接的傳輸門(mén)子模塊、幅度比較器子模塊、反相器子模塊、鎖存器子模塊；所述傳輸門(mén)子模塊用來(lái)實(shí)現(xiàn)信號(hào)的傳輸與阻斷；所述幅度比較器子模塊用來(lái)實(shí)現(xiàn)信號(hào)幅值與所述幅值閾值的比較；所述反相器子模塊用來(lái)將所述幅度比較器子模塊的輸出進(jìn)行反相后提供所述鎖存器子模塊；所述鎖存器子模塊提供第一信號(hào)和第二信號(hào)同時(shí)通過(guò)所述第一信號(hào)和所述第二信號(hào)來(lái)控制所述傳輸門(mén)子模塊的導(dǎo)通與關(guān)斷。
[0014]具體地，所述傳輸門(mén)子模塊包括第五傳輸門(mén)和第六傳輸門(mén)，所述第五傳輸門(mén)的一端接所述幅度檢測(cè)判斷單元的第一輸入端，所述第六傳輸門(mén)的一端接所述幅度檢測(cè)判斷單元的第二輸入端；所述第五傳輸門(mén)包括第十二 MOS管和第十三MOS管，所述第十二 MOS管的漏極和所述第十三MOS管的源極相連作為所述第五傳輸門(mén)的一端，所述第六傳輸門(mén)包括第十四MOS管和第十五MOS管，所述第十四MOS管的漏極和所述第十五MOS管的源極作為所述第六傳輸門(mén)的一端，所述第十二 MOS管的柵極作為所述第五傳輸門(mén)的第一信號(hào)端接所述第二信號(hào)，所述第十三MOS管的柵極作為所述第五傳輸門(mén)的第二信號(hào)端接所述第一信號(hào)；所述第十四MOS管的柵極作為所述第六傳輸門(mén)的第一信號(hào)端接所述第二信號(hào)，所述第十五MOS管的柵極作為所述第六傳輸門(mén)的第二信號(hào)端接所述第一信號(hào)；所述幅度比較器子模塊包括第十六MOS管、第十七M(jìn)OS管、第十八MOS管、第十二電阻和第十三電阻組成共用電阻負(fù)載的差分電路，第十九MOS管、第二十MOS管、第二^^一 MOS管組成的比較電路以及第二十二 MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管組成的有源電流鏡負(fù)載差分放大器；所述第十六MOS管的柵極接所述第十二 MOS管的源極和所述第十三MOS管的漏極，所述第十七M(jìn)OS管的柵極接所述第十四MOS管的源極和所述第十五MOS管的漏極，所述第十六MOS管的源極、所述第十七M(jìn)OS管的源極與所述第十八MOS管的漏極相連，所述第十六MOS管的漏極與所述第十二電阻、所述第十九MOS管的漏極以及所述第二十二 MOS管的柵極相連，所述第十七M(jìn)OS管的漏極和所述第十三電阻、所述第二十MOS管的漏極以及所述第二十三MOS管的柵極相連，所述第二十二 MOS管的源極和所述第二十三MOS管的源極以及所述第二十四MOS管的漏極相連，所述第二十二 MOS管的漏極與所述第二十五MOS管的漏極和柵極以及所述第二十六MOS管的柵極相連，所述第十八MOS管的源極和所述第二十一 MOS管的源極以及所述第二