專利名稱：數(shù)據(jù)讀出裝置的制作方法
技術領域：
本發(fā)明涉及讀出非易失性存儲元件的數(shù)據(jù)的數(shù)據(jù)讀出裝置。
背景技術：
對現(xiàn)有的讀出非易失性存儲元件的數(shù)據(jù)的數(shù)據(jù)讀出裝置進行說明。圖3是示出現(xiàn)有的數(shù)據(jù)讀出裝置的圖。數(shù)據(jù)讀出裝置由石英(水晶)振蕩電路10、分頻電路20、振蕩停止檢測電路30、讀出信號生成電路40、數(shù)據(jù)讀出電路50構成。石英振蕩電路10輸出用于生成進行數(shù)據(jù)讀出的定時的源振動(源振)01。分頻電路20是將由石英振蕩電路10生成的源振動O I的頻率按1/2、1/2地分頻而生成任意頻率的電路。振蕩停止檢測電路30輸入由分頻電路20分頻的任意頻率信號03，在信號03振蕩的情況下，輸出04為High (高)，在信號03未振蕩的情況下，輸出04為Low (低)。由于在剛剛接通電源之后，石英振蕩電路10的源振動未振蕩，因而由分頻電路20生成的信號0 3也不振蕩。所以，振蕩停止檢測電路30的輸出0 4變?yōu)長ow。在電源接通后不久,如果石英振蕩電路10的振蕩開始后的源振動O I振蕩,則分頻電路20的信號0 3也振蕩，振蕩停止檢測電路30的輸出04變?yōu)镠igh。如這樣，振蕩停止檢測電路30是在由于電源接通或某些影響而導致石英振蕩電路10的振蕩停止的情況下輸出檢測信號的電路。讀出信號生成電路40輸入由分頻電路20分頻的任意頻率信號O 2和振蕩停止檢測電路30的輸出0 4。如果頻率信號02從Low變化為High，則作為輸出的讀出信號0 50從High變?yōu)長ow，在一定時間后再次變?yōu)镠igh。另外，如果輸出04從Low變化為High，則同樣地，讀出信號0 50從High變?yōu)長ow，在一定時間后再次變?yōu)镠igh。頻率信號02所導致的數(shù)據(jù)讀出，在反映數(shù)據(jù)讀出電路50的數(shù)據(jù)的被調(diào)整電路間歇地進行動作的情況下使用。振蕩停止檢測電路30的輸出04所導致的數(shù)據(jù)讀出，在反映數(shù)據(jù)讀出電路50的數(shù)據(jù)的被調(diào)整電路在剛剛接通電源之后，或者在復位解除(圖中雖未顯示)后等必須立即進行動作的情況下使用。如果從讀出信號生成電路40輸出的讀出信號0 50變?yōu)長ow，則數(shù)據(jù)讀出電路50開始數(shù)據(jù)讀出。在圖5中示出至此所說明的現(xiàn)有的數(shù)據(jù)讀出裝置的時序圖。關于數(shù)據(jù)讀出電路50，已知如專利文獻1、2所示的構成。圖4是示出專利文獻I所示的數(shù)據(jù)讀出電路的圖。對圖4所示的數(shù)據(jù)讀出電路的動作進行說明。首先，002變?yōu)镠igh，NMOS晶體管54導通(0N)。由此，設置閂鎖電路(latchcircuit) 55,在Dout輸出Low。接著，在002變?yōu)長ow之后，OOl變?yōu)長ow，PM0S晶體管51、52導通。如果OTP元件53為耗盡狀態(tài)即寫入狀態(tài)，則OTP元件的導通電流導致閂鎖電路55反相，將High輸出至Dout。在專利文獻I中未清楚記載，非易失性存儲元件周邊的電位狀態(tài)在數(shù)據(jù)讀出時和數(shù)據(jù)寫入時相等。
同樣地，在專利文獻2所示的構成中，非易失性存儲元件周邊的電位狀態(tài)在數(shù)據(jù)讀出時和數(shù)據(jù)寫入時也相等。專利文獻1:日本特開2010 - 192039號公報；
專利文獻2:日本特開2004 - 294260號公報。

發(fā)明內(nèi)容
在現(xiàn)有的數(shù)據(jù)讀出裝置中，有時例如由于靜電施加至電源端子，因而振蕩停止檢測電路30誤動作，輸出從Low變化為High。由此，在靜電施加中或靜電放電中開始讀出動作。由于數(shù)據(jù)讀出電路50的非易失性存儲元件周邊的電位狀態(tài)在數(shù)據(jù)讀出時和數(shù)據(jù)寫入時相等，因而有將數(shù)據(jù)誤寫入非易失性存儲元件之虞。本發(fā)明為了解決上述課題，提供一種數(shù)據(jù)讀出裝置，其特征在于，具備使在電源接通后或復位解除后生成的數(shù)據(jù)讀出信號具有延遲的延遲電路。發(fā)明的效果
依據(jù)本發(fā)明，現(xiàn)有的數(shù)據(jù)讀出電路可以是原樣的構成，能夠在電源接通后或復位解除后以必要的最小限度的延遲幅度將非易失性存儲元件的數(shù)據(jù)反映于被調(diào)整電路，還能夠防止靜電所導致的誤寫入。


圖1是示出本實施方式的數(shù)據(jù)讀出裝置的圖。圖2是本實施方式的數(shù)據(jù)讀出裝置的時序圖。圖3是示出現(xiàn)有的數(shù)據(jù)讀出裝置的圖。圖4是示出現(xiàn)有的數(shù)據(jù)讀出電路的圖。圖5是現(xiàn)有的數(shù)據(jù)讀出裝置的時序圖。
具體實施例方式
以下，參照附圖，說明本實施方式。對數(shù)據(jù)讀出振蕩裝置的構成進行說明。圖1是示出本實施方式的數(shù)據(jù)讀出裝置的圖。數(shù)據(jù)讀出裝置包括石英振蕩電路
10、分頻電路20、振蕩停止檢測電路30、讀出信號生成電路40、數(shù)據(jù)讀出電路50以及延遲電路60。作為石英振蕩電路10的輸出的源振動I與分頻電路20的輸入連接。分頻電路20生成將石英振蕩電路10的源振動O I以任意數(shù)分頻而得到的信號。由分頻電路20生成的任意頻率信號02與讀出信號生成電路40的輸入連接。由分頻電路20生成的任意頻率信號03與振蕩停止檢測電路30的輸入連接。振蕩停止檢測電路30的輸出04與讀出信號生成電路40的另一個輸入連接。作為讀出信號生成電路40的輸出的第I讀出信號051與數(shù)據(jù)讀出電路50的輸入連接，作為讀出信號生成電路40的另一個輸出的第2讀出信號052與延遲電路60的輸入連接。延遲電路60的輸出06與數(shù)據(jù)讀出電路50的輸入連接。接著，對數(shù)據(jù)讀出裝置的動作進行說明。[定期地進行讀出動作的情況] 在定期地進行讀出動作的情況下，將從分頻電路20輸出的任意頻率信號O 2輸入至讀出信號生成電路40，以與任意頻率信號0 2同步的頻率將第I讀出信號0 51輸入至數(shù)據(jù)讀出電路50而得以實施數(shù)據(jù)讀出。[在電源接通后或復位解除后進行讀出動作的情況]
對在電源接通后進行讀出動作的情況進行說明。在電源接通后，石英振蕩電路10未正常地進行動作，源振動未振蕩。所以，由于輸入至振蕩停止檢測電路30的任意頻率信號03也未振蕩，因而振蕩停止檢測電路30的輸出04Low。不久，開始石英振蕩電路10的振蕩，源振動①I也振蕩。于是，由于振蕩停止檢測電路30的輸入03也以任意頻率振蕩，因而振蕩停止檢測電路30的輸出04從Low向High變化。結果，從讀出信號生成電路40生成第2讀出信號052，將由延遲電路60以任意的延遲時間T2延遲的06輸入至數(shù)據(jù)讀出電路50。延遲電路60也可以由分頻電路20所生成的任意頻率信號的組合來生成，也可以由一般已知的電容和電阻的組合來生成。對復位解除后的動作進行說明。圖中雖未顯示，在讀出信號生成電路40，除了分頻電路20的輸出0 2和振蕩停止檢測電路30的輸出0 4以外,還輸入復位信號。由于構成為，在復位信號從High向Low變化的情況下,與振蕩停止檢測電路30的輸出從Low向High變化的情況同樣地，生成第2讀出信號052，因而成為與電源接通后同樣的動作。對靜電施加至IC的情況進行說明。如果例如靜電施加至IC的電源端子，則靜電由IC內(nèi)部的靜電保護電路放電，但在一定的期間Tl期間，高電壓施加至電源端子。在這期間中，即使振蕩停止檢測電路30的輸出04誤動作而從Low變?yōu)镠igh，由于延遲電路所導致的延遲時間T2設定為T1〈T2，因而在高電壓施加至電源端子的期間，也不實行數(shù)據(jù)讀出，不發(fā)生非易失性存儲元件的誤寫入。即使由于靜電所導致的誤動作而成為復位解除狀態(tài)，也由于同樣的理由而不會發(fā)生非易失性存儲元件的誤寫入。在圖2中示出至此所說明的本發(fā)明的數(shù)據(jù)讀出裝置的時序圖。如上所述，在生成振蕩停止檢測電路30的輸出04的情況下，使該輸出04具有延遲電路所導致的延遲并輸入至數(shù)據(jù)讀出電路，由此，能夠在電源接通后或復位解除后以必要的最小限度的延遲幅度將非易失性存儲元件的數(shù)據(jù)反映于被調(diào)整電路，還能夠防止靜電所導致的誤寫入。附圖標記說明
10石英振蕩電路；20分頻電路；30振蕩停止檢測電路；40讀出信號生成電路；50 數(shù)據(jù)讀出電路；51、52 PMOS晶體管；53 非易失性存儲元件；54 NMOS晶體管；55閂鎖電路；60延遲電路。
權利要求
1.一種數(shù)據(jù)讀出裝置，其特征在于，包括: 石英振蕩電路，作為用于生成進行數(shù)據(jù)讀出的定時的源振動； 分頻電路，將所述源振動分頻； 振蕩停止檢測電路，使用由所述分頻電路生成的任意頻率信號來檢測所述石英振蕩電路是否振蕩； 讀出信號生成電路，輸出數(shù)據(jù)讀出信號； 延遲電路，使所述數(shù)據(jù)讀出信號延遲；以及 數(shù)據(jù)讀出電路，包括非易失性存儲元件， 所述讀出信號生成電路輸出第I讀出信號和第2讀出信號，所述數(shù)據(jù)讀出電路輸入所述第I讀出信號和由所述延遲電路延遲的所述第2讀出信號。
2.如權利要求1所述的數(shù)據(jù)讀出裝置，其特征在于， 所述讀出信號生成電路， 在輸入與任意頻率同步的信號的情況下，輸出所述第I讀出信號，在輸入有振蕩停止檢測信號或復位解除信號的情況下，輸出所述第2讀出信號。
3.如權利要求1或2所述的數(shù)據(jù)讀出裝置，其特征在于， 所述第2讀出信號的延遲時間T2比IC的靜電放電時間Tl更長。
全文摘要
本發(fā)明在電源接通后或復位解除后以必要的最小限度的延遲幅度將非易失性存儲元件的數(shù)據(jù)反映于被調(diào)整電路，并且，防止靜電所導致的誤寫入。追加在產(chǎn)生電源接通信號或復位解除信號之后使數(shù)據(jù)讀出信號具有延遲而輸出的延遲電路。延遲時間T2和靜電收斂時間T1設定為保持T1<T2的關系。
文檔編號G11C16/26GK103165187SQ20121052136
公開日2013年6月19日 申請日期2012年12月7日 優(yōu)先權日2011年12月8日
發(fā)明者渡邊考太郎, 見谷真 申請人:精工電子有限公司