邊界掃描測試接口電路的制作方法
【專利摘要】本發(fā)明提供一種邊界掃描測試接口電路。邊界掃描測試接口電路包括N個測試輸入墊、測試接口模塊和M個測試輸出墊，其中N和M為正整數(shù)，且M小于N。測試接口模塊耦接至這些測試輸入墊。測試接口模塊具有多個邏輯門，且各個邏輯門的各個輸入接腳耦接至各個測試輸入墊。這些測試輸出墊耦接至位于測試接口模塊的這些邏輯門的輸出接腳。
【專利說明】邊界掃描測試接口電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種邊界掃描測試接口電路，且特別是有關(guān)于一種用于動態(tài)隨機存取存儲器(dynamic random access memory,簡稱DRAM)與印刷電路板(printed circuitboard,簡稱PCB)之間減少水平路線(horizontal route)的邊界掃描測試接口電路。
【背景技術(shù)】
[0002]目前隨著科學(xué)和技術(shù)的快速發(fā)展，半導(dǎo)體存儲器對于電氣設(shè)備是必要的裝置。為了提供更大的儲存大小，半導(dǎo)體存儲器具有許多地址接腳和控制接腳，通過用戶用于在半導(dǎo)體存儲器中對存儲器單元的尋址。因此，對半導(dǎo)體存儲器(如動態(tài)隨機存取存儲器，簡稱DRAM)處理一邊界掃描測試時，需要許多連接到地址接腳和控制接腳的水平路線。也就是說，對于具有動態(tài)隨機存取存儲器的電氣裝置會增加電路尺寸，并且相應(yīng)地增加電氣設(shè)備的主要成本。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種邊界掃描測試接口電路，用于在芯片中減少長的水平路線。
[0004]本發(fā)明提供一種邊界掃描測試接口電路。邊界掃描測試接口電路包括N個測試輸入墊、測試接口模塊以及M個測試輸出墊，其中N和M為正整數(shù)，且M小于N。測試接口模塊耦接至測試輸入墊。測試接口模塊具有多個邏輯門，且各個邏輯門的各個輸入接腳耦接至各個測試輸入墊。測試輸出墊耦接至測試接口模塊中的邏輯門的輸出接腳。
[0005]在本發(fā)明一實施例中，各個測試輸入墊耦接至動態(tài)隨機存取存儲器的地址接腳和控制接腳之一者，各個測試輸出墊耦接至動態(tài)隨機存取存儲器的至少一數(shù)據(jù)輸出接腳。
[0006]在本發(fā)明一實施例中，這些邏輯門包括多個異或(XOR)門。各個異或門具有至少兩個輸入接腳，各個異或門的輸入接腳耦接至各個測試輸入墊，且各個異或門的輸出接腳耦接至各個測試輸出墊。
[0007]在本發(fā)明一實施例中，這些邏輯門包括多個同或(XNOR)門。各個同或門具有至少兩個輸入接腳，各個同或門的輸入接腳耦接至各測試輸入墊，且各個同或門的輸出接腳耦接至各測試輸出墊。
[0008]在本發(fā)明一實施例中，這些邏輯門包括多個異或(XOR)門與多個反相器。各個異或門具有至少兩個輸入接腳。各個異或門的輸入接腳耦接至各個測試輸入墊的第一部分，且各個異或門的第一部分的輸出接腳耦接至各個測試輸出墊的第一部分。各個反相器的輸入接腳耦接至各個測試輸入墊的第二部分，且反相器的各個第二部分的輸出接腳耦接至這些測試輸出墊的第二部分。
[0009]在本發(fā)明一實施例中，邏輯門包括多個同或(XNOR)門與多個反相器。各個同或門具有至少兩個輸入接腳，各個同或門的輸入接腳耦接至各個測試輸入墊，且各個同或門的各個輸出接腳耦接至各個測試輸出墊的第一部分。各個反相器的輸入接腳耦接至各個同或門的輸出接腳，且各個反相器的輸出接腳耦接至各個測試輸出墊的第二部分。[0010]在本發(fā)明一實施例中，邊界掃描測試接口電路還包括功能方塊模塊、選擇器以及模式選擇電路。功能方塊模塊具有多個功能輸出接腳與多個功能輸入接腳。選擇器耦接至這些功能輸入接腳、這些測試輸入墊與測試接口模塊的這些邏輯門的輸入接腳之間。選擇器根據(jù)模式選擇信號選擇各功能輸入接腳或選擇連接至各測試輸入墊的這些邏輯門的各輸入接腳。模式選擇電路耦接至選擇器，且模式選擇電路提供模式選擇信號至選擇器。
[0011]在本發(fā)明一實施例中，測試接口模塊進一步包括至少一導(dǎo)線。此導(dǎo)線耦接至這些測試輸入墊的一者與這些測試輸出墊的一者之間。
[0012]因此，使用邊界掃描測試接口電路，藉以減少水平路線的數(shù)量且仍然完成邊界掃描測試的功能，能夠在每個輸入墊和輸出墊上測試開路/短路。因此，通過使用邊界掃描測試接口電路可以減少芯片大小，且相應(yīng)降低成本。
[0013]應(yīng)該理解的是，前面的一般描述和下面的詳細描述是示例性的，且旨在提供本發(fā)明所要求保護的專利申請范圍的進一步解釋。
[0014]為讓本發(fā)明上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【專利附圖】

【附圖說明】
[0015]下面的所附圖式是本發(fā)明的說明書的一部分，示出了本發(fā)明的示例實施例，所附圖式與說明書的描述一起說明本發(fā)明的原理。
[0016]圖1為根據(jù)本發(fā)明一實施例的邊界掃描測試接口電路100的方塊圖；
[0017]圖2至7為根據(jù)本發(fā)明一實施例的測試接口模塊120的電路圖。
[0018]附圖標記說明:
[0019]100:邊界掃描測試接口電路；
[0020]110:功能方塊模塊；
[0021]120:測試接口模塊；
[0022]130:選擇器；
[0023]140:模式選擇電路；
[0024]CWl ?CW2:導(dǎo)線；
[0025]Il?112、IN:測試輸入墊；
[0026]IVl ?IV4:反相器；
[0027]01?04、OM:測試輸出墊；
[0028]SS:模式選擇信號；
[0029]Xl?X4:異或門；
[0030]XNl ?XN4:同或門。
【具體實施方式】
[0031]現(xiàn)將詳細參考本發(fā)明實施例，并在附圖中說明所述實施例實例。另外，在圖式及實施方式中使用相同標號的元件/構(gòu)件代表相同或類似部分。
[0032]請參閱圖1。圖1為根據(jù)本發(fā)明一實施例的邊界掃描測試接口電路100的方塊圖。邊界掃描測試接口電路100包括測試輸入墊Il?IN、測試輸出墊01?0M、功能方塊模塊110、測試接口模塊120、選擇器130以及模式選擇電路140。邊界掃描測試接口電路100可以應(yīng)用于動態(tài)隨機存取存儲器(dynamic random access memory,簡稱DRAM)。測試接口模塊120耦接至測試輸入墊Il?IN和選擇器130。測試接口模塊120具有多個邏輯門，并且各個邏輯門的各個輸入接腳耦接至各個測試輸入墊Il?IN。在本實施例中，測試輸入墊Il?IN用于耦接至DRAM的地址接腳和控制接腳。測試輸出墊01?OM用于耦接至DRAM的數(shù)據(jù)接腳。
[0033]功能方塊模塊110具有多個功能輸出接腳以及多個功能輸入接腳。功能方塊模塊110的功能輸出接腳耦接至測試輸入墊Il?IN。此外，功能方塊模塊110的功能輸入接腳與測試接口模塊120中的邏輯門的輸入接腳耦接至選擇器130。選擇器130耦接至測試輸出墊01?0M。選擇器130根據(jù)模式選擇信號SS用于連接測試輸出墊01?OM至功能方塊模塊110的功能輸入接腳或測試接口模塊120中的邏輯門的輸入接腳。除此之外，選擇器130還耦接至模式選擇電路140，且選擇器130接收模式選擇電路140所提供的模式選擇信號SS。
[0034]具體而言，對DRAM執(zhí)行邊界掃描測試時，模式選擇電路140提供使能的模式選擇信號SS (例如，在模式選擇信號SS保持在邏輯高準位)，且選擇器130根據(jù)模式選擇信號SS連接測試輸出墊01?OM至測試接口模塊120中的邏輯門的輸出接腳。請注意在這里，測試接口模塊120中的邏輯門的輸出接腳的一者可以連接至一個或多個測試輸出墊01?0M。與此相反，對DRAM已經(jīng)執(zhí)行完畢邊界掃描測試時，模式選擇電路140提供禁用的模式選擇信號SS (例如，在模式選擇信號SS保持在邏輯低準位)，模式選擇信號SS，且選擇器130根據(jù)模式選擇信號SS連接測試輸出墊01?OM至功能方塊模塊110的功能輸出接腳。
[0035]在本實施例中，各個邏輯門具有兩個或更多個輸入接腳。為了邏輯操作，各個邏輯門接收來自測試輸入墊的兩個或更多個信號，且各個邏輯門根據(jù)邏輯操作產(chǎn)生邏輯輸出。它可以很容易實現(xiàn)，來自測試輸入墊Il?IN的兩個或更多個信號可以理解由一個在邏輯門的輸出腳的信號。也就是說，對DRAM執(zhí)行邊界掃描測試時，通過邊界掃描測試接口電路100可以減少信號線數(shù)目。
[0036]請參閱圖2。圖2為根據(jù)本發(fā)明一實施例的測試接口模塊120的電路圖。在圖2中，測試接口模塊120包括多個同或(XNOR)門XNl?XN4。每個同或門XNl?XN4具有三個輸入接腳。同或門XNl的輸入接腳耦接至測試輸入墊Il?13，同或門XN2的輸入接腳耦接至測試輸入墊14?16，同或門XN3的輸入接腳耦接至測試輸入墊17?19，以及同或門XN4的輸入接腳耦接至測試輸入墊IlO?112。同或門XNl?XN4輸出接腳分別耦接至測試輸出墊01?04。本實施例中，測試輸入墊Il?112可以分別連接至DRAM的多個地址接腳Al?A12及/或控制接腳，測試輸出墊01?04可以連接至DRAM的數(shù)據(jù)接腳DQl?DQ4。特別是，一個測試輸出墊可以耦接至DRAM的一個或多個數(shù)據(jù)接腳。也就是說，例如取得測試輸出墊01,輸出至數(shù)據(jù)接腳DQ的一位元數(shù)據(jù)等于Alxnor A2xnor A3,其中所述同或(xnor)意指倒置的異或操作。
[0037]請注意在這里，在本實施例中信號線數(shù)量可以從12條減少為4條。也就是說，可減小在DRAM和印刷電路板之間的水平路線。
[0038]請參閱圖3。圖3為根據(jù)本發(fā)明另一實施例的測試接口模塊120的電路圖。在圖3中，每個同或門的輸入接腳的數(shù)目可以是不同的。請注意在這里，同或門XNl具有四個輸入接腳，用于連接至測試輸入墊Il?14。同或門XN4僅具有兩個用于連接到測試輸入墊Ill?112的輸入接腳。
[0039]請參閱圖4。圖4為根據(jù)本發(fā)明另一實施例的測試接口模塊120的電路圖。在圖4中，測試接口模塊120包括多個異或門Xl?X4。異或門Xl具有四個輸入接腳，異或門X2?X3具有三個輸入接腳，以及異或門X4具有兩個輸入接腳。異或門Xl?X4的輸入接腳依順序連接到測試輸入墊Il?112。異或門Xl?X4的輸出接腳分別耦接至測試輸出墊01?04。在本實施例中，測試輸入墊Il?112可分別連接至DRAM的多個地址接腳Al?A12，測試輸出墊01?04可以分別連接至DRAM的數(shù)據(jù)接腳DQl?DQ4。也就是說，例如取得測試輸出墊01,輸出至數(shù)據(jù)接腳DQ的一位元數(shù)據(jù)等于Alxor A2xor A3xor A4,其中所述異或(xor)意指異或操作。
[0040]請參閱圖5。圖5為根據(jù)本發(fā)明另一實施例的測試接口模塊120的電路圖。測試接口模塊120的測試包括同或門XNl和XN2與導(dǎo)線CWl和CW2。同或門XNl和XN2的輸入接腳分別耦接至測試輸入墊Il?16。導(dǎo)線CWl連接至測試輸入墊17和測試輸出墊03之間，以及導(dǎo)線CW2連接至測試輸入墊18和測試輸出墊04之間。即測試輸入墊17和18可以分別地直接輸送信號至測試輸出墊03和04。
[0041]請參閱圖6。圖6為根據(jù)本發(fā)明另一實施例的測試接口模塊120的電路圖。在圖6中，測試接口模塊120包括同或門XNl?XN4。同或門XNl?XN4的輸入接腳分別耦接至測試輸入墊Il?112。同或門XNl?XN4的輸出接腳分別耦接至測試輸出墊01?04的一部分。此外，同或門XNl?XN4的輸出接腳還耦接至反相器IVl?IV4。反相器IVl?IV4的輸出接腳耦接至測試輸出墊05?08的另一部分。
[0042]請參閱圖7。圖7為根據(jù)本發(fā)明另一實施例的測試接口模塊120的電路圖。在圖7中，測試接口模塊120包括同或門XNl和XN2與反相器IVl和IV2。同或門XNl和XN2的輸入接腳耦接至測試輸入墊Il?16的一部分，并且反相器IVl和IV2的輸入接腳耦接至測試輸入墊17和18的另一部分。同或門XNl和XN2的輸出接腳連接至測試輸出墊01和02，以及反相器的輸出接腳耦接至測試輸出墊03和04。
[0043]綜上所述，在本發(fā)明中對DRAM執(zhí)行邊界掃描測試期間，邊界掃描測試接口電路接收來自多個測試輸入墊的多個輸入信號，以及測試輸入墊耦接至DRAM的地址接腳及/或控制接腳。此外，邊界掃描測試接口電路通過一個邏輯門將兩個或更多個輸入信號轉(zhuǎn)換為輸出信號，并且通過一個測試輸出墊輸送輸出信號至DRAM的數(shù)據(jù)接腳中的一者。也就是說，可以減少從輸入接腳輸送信號數(shù)量至輸出接腳。因此，可以減少DRAM和印刷電路板之間的水平路線數(shù)量。
[0044]最后應(yīng)說明的是:以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解:其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種邊界掃描測試接口電路，應(yīng)用于一動態(tài)隨機存取存儲器，其特征在于，該邊界掃描測試接口電路包括: N個測試輸入墊，其中N為正整數(shù)； 一測試接口模塊，耦接至該些測試輸入墊，該測試接口模塊具有多個邏輯門，且每一該些邏輯門的每一輸入接腳耦接至每一該些測試輸入墊；以及 M個測試輸出墊，耦接至位于該測試接口模塊的該些邏輯門的輸出接腳，其中M為正整數(shù)，且M小于N。
2.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，每一該些測試輸入墊耦接至該動態(tài)隨機存取存儲器的地址接腳和控制接腳之一者，每一該些測試輸出墊耦接至該動態(tài)隨機存取存儲器的至少一數(shù)據(jù)輸出接腳。
3.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，該些邏輯門包括: 多個異或門，每一該些異或門具有至少兩個輸入接腳，每一該些異或門的輸入接腳耦接至每一該些測試輸入墊，且每一該些異或門的輸出接腳耦接至每一該些測試輸出墊。
4.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，該些邏輯門包括: 多個同或門，每一該些同或門具有至少兩個輸入接腳，每一該些同或門的輸入接腳耦接至每一該些測試輸入墊，且每一該些同或門的輸出接腳耦接至每一該些測試輸出墊。
5.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，該些邏輯門包括: 多個異或門，每一該些異或門具有至少兩個輸入接腳，每一該些異或門的輸入接腳耦接至每一該些測試輸入墊的第一部分，且每一該些異或門的第一部分的輸出接腳耦接至每一該些測試輸出墊的第一部分；以及 多個反相器，每一該些反相器的輸入接腳耦接至每一該些測試輸入墊的第二部分，且該些反相器的各個第二部分的輸出接腳耦接至該些測試輸出墊的第二部分。
6.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，該些邏輯門包括: 多個同或門，每一該些同或門具有至少兩個輸入接腳，每一該些同或門的輸入接腳耦接至每一該些測試輸入墊，且每一該些同或門的每一輸出接腳耦接至每一該些測試輸出墊的第一部分；以及 多個反相器，每一該些反相器的輸入接腳耦接至每一該些同或門的輸出接腳，且每一該些反相器的輸出接腳耦接至每一該些測試輸出墊的第二部分。
7.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，還包括: 一功能方塊模塊，具有多個功能輸出接腳與多個功能輸入接腳； 一選擇器，其耦接至該些功能輸入接腳、該些測試輸入墊與測試接口模塊的該些邏輯門的輸入接腳之間，該選擇器根據(jù)模式選擇信號選擇各功能輸入接腳或選擇連接至各測試輸入墊的該些邏輯門的各輸入接腳；以及 一模式選擇電路，其耦接至該選擇器，且該模式選擇電路提供該模式選擇信號至該選擇器。
8.根據(jù)權(quán)利要求1所述的邊界掃描測試接口電路，其特征在于，該測試接口模塊還包括: 至少一導(dǎo)線，其耦接至該些測試輸入墊的一者與該些測試輸出墊的一者之間。
【文檔編號】G11C29/48GK103778967SQ201310120338
【公開日】2014年5月7日 申請日期:2013年4月9日 優(yōu)先權(quán)日:2012年10月17日
【發(fā)明者】哈希厄爾葛蘭, 萊特P杰佛瑞 申請人:南亞科技股份有限公司