專利名稱：存儲器及其列譯碼電路的制作方法
技術領域：
本發(fā)明涉及存儲器技術領域，特別涉及一種存儲器及其列譯碼電路。
背景技術：
存儲器(Memory)是計算機系統(tǒng)中的記憶設備，用來存放程序和數(shù)據(jù)。計算機中全部信息，包括輸入的原始數(shù)據(jù)、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。一個存儲器包含許多存儲單元，通常，存儲單元排列成陣列形式，每個存儲單元的位置對應有一個地址。對存儲陣列中的某個存儲單元進行讀寫等操作時，需要通過行譯碼電路和列譯碼電路分別對地址進行譯碼，選中該存儲單元所在的行和列。圖1是一種常見存儲器的結構示意圖。參考圖1，所述存儲器包括存儲陣列10、行譯碼電路11、列譯碼電路12、選通管組13和讀寫電路14。具體地，存儲陣列10包括多個呈矩陣排布的存儲單元；行譯碼電路11適于產(chǎn)生行選擇信號，控制存儲陣列10中的一行存儲單元是否選中，即每個存儲行對應由一個行譯碼電路控制；列譯碼電路12適于產(chǎn)生列選擇信號，控制選通管組13中的選通管，即控制存儲陣列10中的一列存儲單元是否選中，每個存儲列對應由一個列選擇電路控制；讀寫電路14適于對選中的存儲單元進行讀操作或?qū)懖僮?。圖2是現(xiàn)有的一種存儲器的列譯碼電路的結構示意圖。參考圖2，所述列譯碼電路包括與非門電路21、非門電路 22、電平移位電路23、第一驅(qū)動電路24和第二驅(qū)動電路25。在對存儲單元進行讀操作或?qū)懖僮鲿r，與非門電路21適于對接收的地址信號Al、…、An進行譯碼，產(chǎn)生譯碼信號；非門電路22適于對所述譯碼信號進行反相，輸出低壓控制信號；電平移位電路23適于將所述低壓控制信號轉(zhuǎn)換為高壓控制信號；第一驅(qū)動電路24和第二驅(qū)動電路25適于在所述高壓控制信號的控制下,輸出列選擇信號SEL。第一驅(qū)動電路24包括柵極相連的PMOS管Pl和NMOS管NI，PMOS管Pl的源極適于連接第一電源，PMOS管Pl的漏極與NMOS管NI的漏極相連作為第一驅(qū)動單元24的輸出端，NMOS管NI的源極適于連接第二電源。第一電源為提供高電壓的電荷泵電路，為方便描述，用Vpp表示第一電源提供的電壓。存儲器進行不同操作時，第一電源提供的電壓Vpp會有所不同。例如，存儲器進行讀操作時，第一電源提供的電壓Vpp可以為2V 4V;存儲器進行寫操作時，第一電源提供的電壓Vpp可以為7V 9V。第二電源提供第一驅(qū)動電路24工作的地線電壓，通常為0V。與第一驅(qū)動電路24的結構相同，第二驅(qū)動電路25包括PMOS管P2和NMOS管N2，具體連接關系參考圖2所示，在此不再贅述。圖3是圖2所示存儲器的列譯碼電路工作的時序示意圖。參考圖3，當需要對列譯碼電路控制的存儲列進行操作時，輸入與非門電路21的地址信號Al、…、An由無效變?yōu)橛行?，列譯碼電路輸出的列選擇信號SEL由低電平信號變?yōu)楦唠娖叫盘?，即幅度由第二電源提供的OV電壓變?yōu)榈谝浑娫刺峁┑碾妷篤pp ;當不需要對列譯碼電路控制的存儲列進行操作時，輸入與非門電路21的地址信號Al、…、An由有效變?yōu)闊o效,列譯碼電路輸出的列選擇信號SEL由高電平信號變?yōu)榈碗娖叫盘枺捶扔傻谝浑娫刺峁┑碾妷篤pp變?yōu)榈诙娫刺峁┑腛V電壓。當輸入與非門電路21的地址信號Al、…、An由無效變?yōu)橛行r，列選擇信號SEL的幅度由第二電源提供的OV電壓升高至第一電源提供的電壓Vpp，即由所述第一電源向列譯碼電路的輸出端輸出電荷，提供負載電流。所述第一電源每次輸出電荷都有功率損耗，對存儲器而言，進行讀操作的頻率極高，由此產(chǎn)生的功率損耗也較大。更多關于列譯碼電路的技術方案可以參考申請?zhí)枮?00810207839.7、發(fā)明名稱為一種用于同時選中多條位線的列譯碼電路的中國專利申請文件。

發(fā)明內(nèi)容
本發(fā)明解決的是使用現(xiàn)有的存儲器列譯碼電路進行讀操作時存儲器功率損耗大的問題。為解決上述問題，本發(fā)明提供一種存儲器的列譯碼電路，包括依次連接的與非門電路、非門電路、電平移位電路和第一驅(qū)動電路，還包括:第二驅(qū)動電路和預充電電路；所述第二驅(qū)動電路包括:第一PMOS管、第一NMOS管和第二NMOS管，所述第一PMOS管的源極適于連接第一電源，所述第一 PMOS管的柵極連接所述第一 NMOS管的柵極，所述第一 PMOS管的漏極連接所述第一 NMOS管的漏極，所述第一 NMOS管的源極連接所述第二 NMOS管的漏極，所述第二 NMOS管的柵極連接所述與非門電路的輸出端，所述第二 NMOS管的源極適于連接第二電源；所述預充電電路包括:第二 PMOS管和第三NMOS管，所述第二 PMOS管的源極適于連接預充電電源，在所述存儲器進行讀操作時，所述預充電電源提供的電壓為所述存儲器的電源電壓，所述第二 PMOS管的柵極連接所述與非門電路的輸出端，所述第二 PMOS管的漏極連接所述第三NMOS管的漏極·，所述第三NMOS管的柵極連接所述第一驅(qū)動電路的輸出端，所述第三NMOS管的源極連接所述第一 PMOS管的漏極?？蛇x的，所述存儲器的列譯碼電路還包括第一控制電路和第二控制電路，所述與非門電路通過所述第一控制電路連接所述非門電路，所述與非門電路通過所述第二控制電路連接所述第二 NMOS管的柵極；所述第一控制電路適于在所述存儲器進行寫操作時，根據(jù)所述與非門電路的輸出信號的下降沿進行延時處理，并將延時處理后的信號輸出至所述非門電路；在所述存儲器進行讀操作時，直接將所述與非門電路的輸出信號輸出至所述非門電路；所述第二控制電路適于在所述存儲器進行寫操作時，根據(jù)所述與非門電路的輸出信號的上升沿進行延時處理，并將延時處理后的信號輸出至所述第二 NMOS管的柵極；在所述存儲器進行讀操作時，直接將所述與非門電路的輸出信號輸出至所述第二 NMOS管的柵極。可選的，所述第一控制電路包括第一延時電路和第一數(shù)據(jù)選擇器，所述第一延時電路適于根據(jù)其輸入端接收到的信號的下降沿進行延時處理，所述第一延時電路的輸入端連接所述與非門電路的輸出端和所述第一數(shù)據(jù)選擇器的第一輸入端，所述第一延時電路的輸出端連接所述第一數(shù)據(jù)選擇器的第二輸入端，所述第一數(shù)據(jù)選擇器的輸出端連接所述非門電路，所述第一數(shù)據(jù)選擇器的使能端接收所述存儲器的讀寫控制信號。
可選的，所述第一數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇器。可選的，所述第二控制電路包括第二延時電路和第二數(shù)據(jù)選擇器，所述第二延時電路適于根據(jù)其輸入端接收到的信號的上升沿進行延時處理，所述第二延時電路的輸入端連接所述與非門電路的輸出端和所述第二數(shù)據(jù)選擇器的第一輸入端，所述第二延時電路的輸出端連接所述第二數(shù)據(jù)選擇器的第二輸入端，所述第二數(shù)據(jù)選擇器的輸出端連接所述第二 NMOS管的柵極，所述第二數(shù)據(jù)選擇器的使能端接收所述存儲器的讀寫控制信號?？蛇x的，所述第二數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇器?？蛇x的，所述第一電源為電荷泵電路?？蛇x的，在所述存儲器進行寫操作時，所述預充電電源提供的電壓大于所述存儲器的電源電壓?？蛇x的，所述第二電源提供的電壓為地線電壓?；谏鲜龃鎯ζ鞯牧凶g碼電路，本發(fā)明還提供了一種存儲器，包括存儲陣列、行譯碼電路、讀寫電路、以及上述存儲器的列譯碼電路。與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:在存儲器的列譯碼電路輸出端增加預充電電路，所述預充電電路受控于列譯碼電路中的與非門電路和第一驅(qū)動電路輸出的信號，當需要對列譯碼電路控制的存儲列進行讀操作時，輸入列譯碼電路的地址信號由無效變?yōu)橛行В?于路徑延遲，所述預充電電路對列譯碼電路的輸出端進行預充電，將列譯碼電路輸出端的電壓提升至存儲器的電源電壓。因此，列譯碼電路輸出的列選擇信號幅度是從存儲器的電源電壓上升至第一電源提供的電壓，而不再是從OV電壓上升至第一電源提供的電壓，第一電源輸出的電荷量減少，即提供的負載電流減小，減小了第一電源的功率損耗，存儲器進行讀操作的功率損耗相應減小。進一步，在本發(fā)明的可選方案中，所述存儲器的列譯碼電路還包括第一控制電路和第二控制電路，能夠防止第一驅(qū)動電路和第二驅(qū)動電路中的晶體管產(chǎn)生閂鎖(latch up)效應，避免損壞晶體管。具體地，當需要對列譯碼電路控制的存儲列進行寫操作時，輸入列譯碼電路的地址信號由無效變?yōu)橛行?，由于第一控制電路和第?NMOS管的延時作用，所述預充電電路對列譯碼電路的輸出端進行預充電，將列譯碼電路輸出端的電壓提升至預充電電源提供的電壓。因此，列譯碼電路輸出的列選擇信號幅度不再是由OV電壓直接升高至第一電源提供的電壓，而是先由OV電壓升高至預充電電源提供的電壓，再由預充電電源提供的電壓升高至第一電源提供的電壓，減小了所述列選擇信號幅度的上升變化率，避免產(chǎn)生閂鎖效應。當不需要對列譯碼電路控制的存儲列進行寫操作時，輸入列譯碼電路的地址信號由有效變?yōu)闊o效，由于第二控制電路和第二 NMOS管的延時作用，所述預充電電路對列譯碼電路的輸出端進行放電，將列譯碼電路輸出端的電壓降低至預充電電源提供的電壓。因此，列譯碼電路輸出的列選擇信號幅度不再是由第一電源提供的電壓直接降低至OV電壓，而是先由第一電源提供的電壓降低至預充電電源提供的電壓，再由預充電電源提供的電壓降低至OV電壓，減小了所述列選擇信號幅度的下降變化率，避免產(chǎn)生閂鎖效應。


圖1是一種常見存儲器的結構示意圖2是現(xiàn)有的一種存儲器的列譯碼電路的結構示意圖；圖3是圖2所示存儲器的列譯碼電路工作的時序示意圖；圖4是本發(fā)明實施例1存儲器的列譯碼電路的結構示意圖；圖5是本發(fā)明實施例1電平移位電路的結構示意圖；圖6是本發(fā)明實施例1存儲器進行讀操作時列譯碼電路工作的時序示意圖；圖7是本發(fā)明實施例2存儲器的列譯碼電路的結構示意圖；圖8是本發(fā)明實施例2下降沿延時電路的結構示意圖；圖9是本發(fā)明實施例2上升沿延時電路的結構示意圖；圖10是本發(fā)明實施例2存儲器進行寫操作時列譯碼電路工作的時序示意圖。
具體實施例方式正如背景技術中所描述的，存儲器進行讀操作和寫操作時，需要存儲器的列譯碼電路輸出列選擇信號，控制存儲陣列中的一列存儲單元是否選中。當需要對列譯碼電路控制的存儲列進行讀操作時，列譯碼電路輸出的列選擇信號幅度由OV電壓上升至第一電源提供的電壓，即第一電源向列譯碼電路的輸出端輸出電荷，提供負載電流。所述第一電源每次輸出電荷都有功率損耗，對存儲器而言，進行讀操作的頻率極高，由此產(chǎn)生的功率損耗也較大。因此，本發(fā)明技術方案的發(fā)明人經(jīng)過研究，提供了一種存儲器的列譯碼電路，能夠減小存儲器進行讀操作時的功 率損耗。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。實施例1圖4是本發(fā)明實施例1存儲器的列譯碼電路的結構示意圖。參考圖4，所述存儲器的列譯碼電路包括依次連接的與非門電路41、非門電路42、電平移位電路43和第一驅(qū)動電路44，還包括第二驅(qū)動電路45和預充電電路46。所述第二驅(qū)動電路45包括第一 PMOS管P1、第一 NMOS管NI和第二 WOS管N2。所述第一 PMOS管Pl的源極適于連接第一電源，所述第一 PMOS管Pl的柵極連接所述第一NMOS管NI的柵極，所述第一 PMOS管Pl的漏極連接所述第一 NMOS管NI的漏極，所述第一NMOS管NI的源極連接所述第二 NMOS管N2的漏極，所述第二 NMOS管N2的柵極連接所述與非門電路41的輸出端D1，所述第二 NMOS管N2的源極適于連接第二電源。所述預充電電路46包括第二 PMOS管P2和第三NMOS管N3。所述第二 PMOS管P2的源極適于連接預充電電源，在所述存儲器進行讀操作時，所述預充電電源提供的電壓為所述存儲器的電源電壓，即所述第二 PMOS管P2的源極直接連接所述存儲器的供電電源，所述第二 PMOS管P2的柵極連接所述與非門電路41的輸出端Dl，所述第二 PMOS管P2的漏極連接所述第三NMOS管N3的漏極，所述第三NMOS管N3的柵極連接所述第一驅(qū)動電路44的輸出端D2，所述第三NMOS管N3的源極連接所述第一 PMOS管Pl的漏極。本實施例中，所述與非門電路41、非門電路42、電平移位電路43和第一驅(qū)動電路44均可以采用現(xiàn)有的電路結構，為避免贅述，在此不作過多描述。例如，所述電平移位電路43可以如圖5所示，所述第一驅(qū)動電路44的電路結構如圖4所示。參考圖5，所述電平移位電路43包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS管N5、第一電流源I1、第二電流源12和第一反相器Al。所述第一電流源Il的一端適于連接所述第一電源，所述第一電流源Il的另一端連接所述第三PMOS管P3和所述第四PMOS管P4的源極；所述第二電流源12的一端適于連接所述第二電源，所述第二電流源12的另一端連接所述第四NMOS管N4和所述第五NMOS管N5的源極。所述電平移位電路43中各器件的具體連接關系參考圖5所示，在此不再贅述。在本實施例中，所述電平移位電路43的輸入端Vinl連接所述非門電路42的輸出端，所述電平移位電路43的輸出端Voutl連接所述第一驅(qū)動電路44的輸入端。下面結合圖4對本實施例中各部分電路的功能進行詳細的描述。所述與非門電路41適于接收地址信號Al、…、An,并對所述地址信號Al、…、An進行譯碼，產(chǎn)生譯碼信號。所述地址信號Al、…、An由存儲器根據(jù)存儲單元的列地址進行預譯碼產(chǎn)生，對列譯碼電路控制的存儲列進行操作時，所述地址信號Al、…、An為有效；不對列譯碼電路控制的存儲列進行操作時，所述地址信號Al、…、An為無效。進行預譯碼的電路及過程為本領域技術人員知曉，在此不再贅述。對列譯碼電路控制的存儲列進行操作時，所述與非門電路41輸出的譯碼信號為低電平信號；反之，不對列譯碼電路控制的存儲列進行操作時，所述與非門電路41輸出的譯碼信號為高電平信號。通常，所述與非門電路41輸出的低電平信號的幅度為0V，輸出的高電平信號的幅度為存儲器的電源電壓，例如1.2V、1.5V*1.8V。所述非門電路42適于對所述與非門電路41輸出的譯碼信號進行反相，輸出低壓控制信號。具體地，所述與非門電路41輸出的譯碼信號為低電平信號時，所述非門電路42輸出的低壓控制信號為高電平信號，幅度為存儲器的電源電壓；所述與非門電路41輸出的譯碼信號為高電平信號時，所述非門電路42輸出的低壓控制信號為低電平信號，幅度為OV0所述電平移位電路43適于將所述非門電路42輸出的低壓控制信號轉(zhuǎn)換為高壓控制信號。通常，存儲器進行寫操作時的電壓較高，圖1中選通管組13均為高壓晶體管。高壓晶體管的溝道長，電流導通能力弱。為了`增強所述選通管組13中的晶體管的控制能力，對列譯碼電路控制的存儲列進行操作時，存儲器的列譯碼電路輸出的列選擇信號SEL的幅度較高。通常，存儲器進行讀操作時，所述列選擇信號SEL的幅度為2V 4V ;進行寫操作時，所述列選擇信號SEL的幅度為7V 9V。因此，需要所述電平移位電路43將所述非門電路42輸出的低壓控制信號轉(zhuǎn)換為高壓控制信號，對所述第一驅(qū)動電路44和所述第二驅(qū)動電路45進行控制。所述第一驅(qū)動電路44和所述第二驅(qū)動電路45適于在所述電平移位電路43輸出的高壓控制信號下，輸出列選擇信號SEL。具體地，當需要對列譯碼電路控制的存儲列進行操作時，所述第二驅(qū)動電路45中的第一 PMOS管導通、第一 NMOS管NI截止、第二 NMOS管N2截止，所述列選擇信號SEL的幅度由所述第二電源提供的電壓上升至所述第一電源提供的電壓；當不需要對列譯碼電路控制的存儲列進行操作時，所述第二驅(qū)動電路45中的第一PMOS管截止、第一 NMOS管NI導通、第二 NMOS管N2導通，所述列選擇信號SEL的幅度由所述第一電源提供的電壓下降至所述第二電源提供的電壓。存儲器進行寫操作的電壓高于存儲器的電源電壓，因此，所述第一電源為電荷泵電路，適于對存儲器的電源電壓進行升壓，提供比存儲器的電源電壓高的電壓。為方便描述，用Vpp表示所述第一電源提供的電壓。存儲器進行不同的操作時，所述第一電源提供的電壓Vpp會有所不同。例如，存儲器進行讀操作時，所述第一電源提供的電壓Vpp可以為2V 4V ;存儲器進行寫操作時，所述第一電源提供的電壓Vpp可以為7V 9V。所述第二電源提供地線電壓，通常為0V。需要說明的是，本實施例中所述第一電源提供的電壓Vpp、所述第二電源提供的電壓可以根據(jù)實際需求進行設定，故所述第一電源提供的電壓Vpp為2V 4V或7V 9V、所述第二電源提供的電壓為OV不應作為對本發(fā)明的限定。所述預充電電路46受控于所述與非門電路41和所述第一驅(qū)動電路44輸出的信號。當需要對所述列譯碼電路控制的存儲列進行操作時，所述預充電電路46中的第二PMOS管P2和第三NMOS管N3導通，對所述列譯碼電路的輸出端進行預充電，將所述列譯碼電路輸出端的電壓提升至預充電電源提供的電壓。在本實施例中，所述預充電電源為存儲器的供電電源，提供的電壓為存儲器的電源電壓，通常為1.2V、1.5V*1.8V。圖6是本實施例存儲器進行讀操作時所述列譯碼電路工作的時序示意圖，為更好地對本發(fā)明的實施例進行理解，下面結合附圖對本實施例存儲器的列譯碼電路的工作原理進行說明。當需要對所述列譯碼電路控制的存儲列進行讀操作時，輸入所述與非門電路41的地址信號Al、…、An由無效變?yōu)橛行А＝?jīng)過譯碼，所述與非門電路41輸出的譯碼信號SI由高電平信號變?yōu)榈碗娖叫盘枴Ｋ龇情T電路42對所述譯碼信號SI進行反相，輸出低壓控制信號。所述電平移位電路43對所述低壓控制信號進行轉(zhuǎn)換，輸出高壓控制信號。在所述高壓控制信號的控制下，所述第一驅(qū)動電路44輸出信號S2。參考圖6，由于路徑延遲，所述第一驅(qū)動電路44輸出的信號S2滯后于所述譯碼信號SI—定的時間。在tl時刻,所述譯碼信號SI已由高電平信號變?yōu)榈碗娖叫盘?而所述第一驅(qū)動電路44輸出的信號S2仍為高電平信號。在tl時刻與t2時刻 之間,所述譯碼信號SI為低電平信號,所述第一驅(qū)動電路44輸出的信號S2為高電平信號，因此，所述第二 NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3導通，所述預充電電路46對所述列譯碼電路的輸出端進行預充電，將所述列譯碼電路輸出的列選擇信號SEL的幅度提升至存儲器的電源電壓，即圖5中a點對應的幅度。在t2時刻與t3時刻之間,所述第一驅(qū)動電路44輸出的信號S2由高電平信號向低電平信號變化，所述第三NMOS管N3截止，預充電結束。同時，所述第一 PMOS管Pl導通，由所述第一電源向所述列譯碼電路的輸出端輸出電荷，將所述列選擇信號SEL的幅度提升至所述第一電源提供的電壓Vpp。當不需要對所述列譯碼電路控制的存儲列進行讀操作時，輸入所述與非門電路41的地址信號Al、…、An由有效變?yōu)闊o效。經(jīng)過譯碼，在t4時刻，所述譯碼信號SI變?yōu)楦唠娖絝目號。由于路徑延遲，所述第一驅(qū)動電路44輸出的信號S2滯后于所述譯碼信號SI 一定的時間。在t3時刻與t4時刻之間，所述第一驅(qū)動電路44輸出的信號S2保持為低電平信號，因此，所述第一 PMOS管Pl導通，所述第二 NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3均截止，所述列譯碼信號SEL的幅度保持所述第一電源提供的電壓Vpp不變。在t4時刻與t5時刻之間，所述第一驅(qū)動電路44輸出的信號S2由低電平信號向高電平信號變化，所述第一 NMOS管NI導通。所述列譯碼電路的輸出端通過所述第一 NMOS管NI和所述第二 NMOS管N2進行放電，所述列選擇信號SEL的幅度由所述第一電源提供的電壓Vpp向所述第二電源提供的OV電壓變化。到t5時刻，所述列選擇信號SEL的幅度變?yōu)?V。當再次需要對所述列譯碼電路控制的存儲列進行讀操作時，重復上述工作工作過程。存儲器進行寫操作時所述列譯碼電路的工作過程與存儲器進行讀操作時所述列譯碼電路的工作過程相似。不同之處在于，所述第一電源提供的電壓Vpp的電壓值更高，通常為7V 9V。存儲器進行所述寫操作時所述列譯碼電路的工作過程可參考存儲器進行讀操作時所述列譯碼電路的工作過程，在此不再贅述。本領域技術人員知曉，電荷泵電路通過利用一個開關網(wǎng)絡給兩個或兩個以上的電容供電或斷電來進行電壓轉(zhuǎn)換。電荷泵電路包括輸出電容，所述輸出電容用于輸出電荷，即提供電荷泵電路的負載電流。當電荷路電路輸出負載電流時，產(chǎn)生功率損耗P=I2*R，I為所述負載電流，R為所述輸出電容的等效電阻。在本實施例中，所述預充電電路46將所述列譯碼電路輸出端的電壓提升至存儲器的電源電壓。由于對所述列譯碼電路的輸出端進行了預充電，所以所述列選擇信號SEL的幅度由存儲器的電源電壓升高至所述第一電源提供的電壓Vpp，而不再是由第二電源提供的OV電壓升高至所述第一電源提供的電壓Vpp。所述第一電源為電荷泵電路，在預充電過程中，所述第一電源不對所述列譯碼電路的輸出端輸出電荷，因此，所述電荷泵電路輸出至所述列譯碼電路輸出端的電荷量減少，即所述電荷泵電路提供的負載電流減小，因而減小了所述第一電源的功率損耗。所述預充電電路46進行預充電的過程中，也會有功率損耗產(chǎn)生，但是所述預充電電源提供的電壓為存儲器的電源電壓，在預充電過程中產(chǎn)生的功率損耗非常小，遠小于使用所述第一電源將所述列譯碼電路輸出端的電壓充電至存儲器的電源電壓的過程中產(chǎn)生的功耗。因此，采用本實施例的列譯碼電路，能夠減小存儲器進行讀操作時的功率損耗。實施例2正如實施例1中所描述的，當需要對所述列譯碼電路控制的存儲列進行寫操作時，所述列選擇信號SEL的幅度由OV上升至7V 9V ;當不需要對所述列譯碼電路控制的存儲列進行寫操作時，所述列選擇信號SEL的幅度由7V 9V下降至0V。在所述列選擇信號SEL的幅度上升和下降過程中，若所述列選擇信號SEL的幅度變化速率過快，容易造成所述第一驅(qū)動電路44和所述第二驅(qū)動電路45中的晶體管產(chǎn)生閂鎖(latch up)效應，導致晶體管損壞。為解決上述問題，本發(fā)明技術方案還提供了實施例2。圖7是本發(fā)明實施例2存儲器的列譯碼電路的結構示意圖。參考圖7，與實施例1相比，實施例2的存儲器的列譯碼電路增加了第一控制電路71和第二控制電路72。在實施例1中，所述與非門電路41直接連接至所述非門電路42 和所述第二 NMOS管N2的柵極；在本實施例中，所述與非門電路41間接連接至所述非門電路42和所述第二 NMOS管N2的柵極。具體地，所述與非門電路41通過所述第一控制電路71連接至所述非門電路42，所述與非門電路41通過所述第二控制電路72連接至所述第二 NMOS管N2的柵極。所述第一控制電路71適于在存儲器進行寫操作時，根據(jù)所述與非門電路41的輸出信號的下降沿進行延時處理，并將延時處理后的信號輸出至所述非門電路42;在存儲器進行讀操作時，直接將所述與非門電路41的輸出信號輸出至所述非門電路42。具體地，所述第一控制電路71包括第一延時電路711和第一數(shù)據(jù)選擇器712。所述第一延時電路711適于根據(jù)其輸入端接收到的信號的下降沿進行延時處理，即在所述與非門電路41輸出的信號由高電平信號變?yōu)榈碗娖叫盘枙r,對所述與非門電路41輸出的信號進行延時處理。所述第一延時電路711的輸入端連接所述與非門電路41的輸出端Dl和所述第一數(shù)據(jù)選擇器712的第一輸入端D3，所述第一延時電路711的輸出端連接所述第一數(shù)據(jù)選擇器712的第二輸入端D4，所述第一數(shù)據(jù)選擇器712的輸出端連接所述非門電路42，所述第一數(shù)據(jù) 選擇器712的使能端ENl接收存儲器的讀寫控制信號。所述讀寫控制信號由存儲器中的控制電路產(chǎn)生。具體地，若存儲器進行寫操作時所述讀寫控制信號為高電平信號，則存儲器進行讀操作時所述讀寫控制信號為低電平信號；若存儲器進行寫操作時所述讀寫控制信號為低電平信號，則存儲器進行讀操作時所述讀寫控制信號為高電平信號。存儲器進行寫操作時，所述第一數(shù)據(jù)選擇器712在所述讀寫控制信號的控制下，選擇將所述第一延時電路711輸出的信號輸出至所述非門電路42;存儲器進行讀操作時，所述第一數(shù)據(jù)選擇器712在所述讀寫控制信號的控制下，選擇將所述與非門電路41輸出的信號輸出至所述非門電路42。所述第二控制電路72適于在所述存儲器進行寫操作時，根據(jù)所述與非門電路41的輸出信號的上升沿進行延時處理，并將延時處理后的信號輸出至所述第二 NMOS管N2的柵極；在所述存儲器進行讀操作時，直接將所述與非門電路41的輸出信號輸出至所述第二NMOS管N2的柵極。具體地，所述第二控制電路72包括第二延時電路721和第二數(shù)據(jù)選擇器722。所述第二延時電路721適于根據(jù)其輸入端接收到的信號的上升沿進行延時處理，即在所述與非門電路41輸出的信號由低電平信號變?yōu)楦唠娖叫盘枙r,對所述與非門電路41輸出的信號進行延時處理。所述第二延時電路721的輸入端連接所述與非門電路41的輸出端Dl和所述第二數(shù)據(jù)選擇器722的第一輸入端D5，所述第二延時電路721的輸出端連接所述第二數(shù)據(jù)選擇器722的第二輸入端D6，所述第二數(shù)據(jù)選擇器722的輸出端連接所述第二 NMOS管N2的柵極，所述第二數(shù)據(jù)選擇器722的使能端EN2接收所述讀寫控制信號。存儲器進行寫操作時，所述第二數(shù)據(jù)選擇器722在所述讀寫控制信號的控制下，選擇將所述第二延時電路721輸出的信號輸出至所述第二 NMOS管N2的柵極；存儲器進行寫操作時，所述第二數(shù)據(jù)選擇器722在所述讀寫控制信號的控制下，選擇將所述與非門電路41輸出的信號輸出至所述第二 NMOS管N2的柵極。本實施例中，所述第一數(shù)據(jù)選擇器712和所述第二數(shù)據(jù)選擇器722可以為二選一數(shù)據(jù)選擇器。所述第一延時電路711、所述第一數(shù)據(jù)選擇器712、所述第二延時電路721和所述第二數(shù)據(jù)選擇器722均可以采用現(xiàn)有的電路結構，為避免贅述，在此不作過多描述。例如，第一延時電路711和第二延時電路721的電路結構分別如圖8和圖9所示。參考圖8，所述第一延時電路711包括第五PMOS管P5、第六NMOS管N6、第一電阻R1、第一電容Cl和第二反相器A2。所述第五PMOS管P5的源極適于連接所述第一電源，所述第六NMOS管N6的源極適于連接所述第二電源。所述第一延時電路711中各器件的具體連接關系參考圖8所示，在此不再贅述。在本實施例中，所述第一延時電路711的輸入端Vin2連接所述與非門電路41的輸出端，所述第一延時電路711的輸出端Vout2連接所述第一數(shù)據(jù)選擇器712的第二輸入端D4。參考圖9，所述第二延時電路721包括第六PMOS管P6、第七NMOS管N7、第二電阻R2、第二電容C2和第三反相器A3。所述第六PMOS管P6的源極適于連接所述第一電源，所述第七NMOS管N7的源極適于連接所述第二電源。所述第二延時電路721中各器件的具體連接關系參考圖9所示，在此不再贅述。在本實施例中，所述第二延時電路721的輸入端Vin3連接所述與非門電路41的輸出端，所述第二延時電路721的輸出端Vout3連接所述第二數(shù)據(jù)選擇器722的第二輸入端D6。圖10是本實施例存儲器進行寫操作時所述列譯碼電路工作的時序示意圖，為更好地對本發(fā)明的實施例進行理解，下面結合附圖對本實施例存儲器的列譯碼電路的工作原理進行說明。當需要對所述列譯碼電路控制的存儲列進行寫操作時，輸入所述與非門電路41的地址信號Al、…、An由無效變?yōu)橛行А＝?jīng)過譯碼，在Tl時刻，所述與非門電路41輸出的譯碼信號SI由高電平信號向低電平信號變化，所述第一延時電路711對所述譯碼信號SI進行延時。由于所述第一延時電路711的延時作用，所述第一驅(qū)動電路44輸出的信號S2在T2時刻從高電平信號向低 電平信號變化。同時，所述第二數(shù)據(jù)選擇器722在其使能端EN2接收的讀寫控制信號的控制下，選擇將所述第二延時電路721輸出的信號傳送至所述第二 NMOS管N2的柵極。由于所述第二延時電路721是根據(jù)其輸入端接收到的信號的上升沿進行延時處理，因此，所述第二 NMOS管N2的柵極接收的信號S3相對于所述譯碼信號SI沒有延遲。在Tl時刻與T2時刻之間，所述譯碼信號SI和所述第二 NMOS管N2柵極接收的信號S3變?yōu)榈碗娖叫盘?，所述第一?qū)動電路44輸出的信號S2為高電平信號，因此，所述第二NMOS管N2截止，所述第二 PMOS管P2和所述第三NMOS管N3均導通，所述預充電電路46對所述列譯碼電路的輸出端進行預充電，將所述列譯碼電路輸出的列選擇信號SEL的幅度提升至所述預充電電源提供的電壓，即圖10中b點對應的幅度。作為另外一個實施方式，存儲器進行寫操作時，所述預充電電源可以不再是存儲器的供電電源，而是一個單獨的電荷泵電路，該電荷泵電路提供的電壓高于存儲器的電源電壓，這樣可以進一步降低閂鎖效應發(fā)生的幾率。所述電荷泵電路提供的電壓可以為3V。本實施例中，所述預充電電源提供的電壓可以根據(jù)實際需求進行設定，故所述預充電電源提供的電壓為3V不應作為對本發(fā)明的限定。具體來說，在存儲器進行讀寫操作時，可通過一個簡單的開關電路實現(xiàn)所述預充電電源的選擇。具體地，由所述讀寫控制信號作為所述開關電路的使能信號，當所述存儲器進行讀操作時，所述開關電路使所述第二 PMOS管P2的源極連接所述存儲器的供電電源，由所述存儲器的供電電源作為所述預充電電源；當所述存儲器進行寫操作時，所述開關電路使所述第二 PMOS管P2的源極連接一個單獨的電荷泵電路，由該電荷泵電路作為所述預充電電源。在T2時刻,所述第一驅(qū)動電路44輸出的信號S2由高電平信號向低電平信號變化，所述第三NMOS管N3截止，預充電結束。同時，所述第一 PMOS管Pl導通，由所述第一電源對所述列譯碼電路的輸出端進行充電。到T3時刻，所述列選擇信號SEL的幅度升高至所述第一電源提供的電壓Vpp。當不需要對所述列譯碼電路控制的存儲列進行寫操作時，輸入所述與非門電路41的地址信號Α1、...、Αη由有效變?yōu)闊o效。經(jīng)過譯碼，所述與非門電路41輸出的譯碼信號SI由低電平彳目號變?yōu)槁勲娖?目號。由于所述第一延時電路721是根據(jù)其輸入端接收到的信號的下降沿進行延時處理，因此，輸入所述非門42的信號相對于所述譯碼信號SI沒有延遲。由于電路本身的路徑延遲，所述第一驅(qū)動電路輸出的信號S2在Τ4時刻由低電平信號向高電平信號變化。同時，由于所述第二延時電路721是根據(jù)其輸入端接收到的信號的上升沿進行延時處理，所述第二 NM·OS管Ν2的柵極接收的信號S3滯后于所述譯碼信號SI 一段時間后，到Τ5時刻才完全變?yōu)楦唠娖叫盘?。在?時刻與Τ5時刻之間，所述第二 NMOS管Ν2截止，所述第二 PMOS管Ρ2和所述第三NMOS管Ν3均導通，所述預充電電路46對所述列譯碼電路的輸出端進行放電，所述列譯碼電路輸出的列選擇信號SEL的幅度由所述第一電源提供的電壓Vpp下降至所述預充電電源提供的電壓，即圖10中c點對應的幅度。在Τ5時刻與Τ6時刻之間，所述第二 NMOS管Ν2的柵極接收的信號S3為高電平信號，所述第二 NMOS管Ν2導通。所述列譯碼電路的輸出端通過所述第一 NMOS管NI和所述第二 NMOS管Ν2進行放電，所述列選擇信號SEL的幅度由所述預充電電源提供的電壓向所述第二電源提供的OV電壓變化。到Τ6時刻，所述列選擇信號SEL的幅度變?yōu)?V。當再次需要對所述列譯碼電路控制的存儲列進行寫操作時，重復上述工作工作過程。由于存儲器進行讀操作時，所述第一控制電路71直接將所述與非門電路41的輸出信號輸出至所述非門電路42，所述第二控制電路72直接將所述與非門電路41的輸出信號輸出至所述第二 NMOS管Ν2的柵極，因此，在本實施例中，存儲器進行讀操作時所述列譯碼電路的工作過程與實施例1相同，在此不再贅述。在本實施例中，由于增加了第一控制電路71和第二控制電路72，對所述譯碼信號SI進行延時處理，通過所述預充電電路46減緩所述列選擇信號SEL的幅度上升和下降的變化速率，防止所述第一驅(qū)動電路44和所述第二驅(qū)動電路45中的晶體管產(chǎn)生閂鎖效應，避免了器件損壞?；谏鲜龃鎯ζ鞯牧凶g碼電路，本發(fā)明實施例還提供了一種存儲器，包括存儲陣列、行譯碼電路、讀寫電路以及上述存儲器的列譯碼電路。綜上所述，本發(fā)明技術方案提供的存儲器及其列譯碼電路，能夠減小存儲器進行讀操作的功率損耗，并且，本發(fā)明提供的可選方案能夠避免列譯碼電路中的第一驅(qū)動電路和第二驅(qū)動電路中的晶體管產(chǎn)生閂鎖(latch up)效應，保護晶體管。
雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為 準。
權利要求
1.一種存儲器的列譯碼電路，包括依次連接的與非門電路、非門電路、電平移位電路和第一驅(qū)動電路，其特征在于，還包括:第二驅(qū)動電路和預充電電路； 所述第二驅(qū)動電路包括:第一 PMOS管、第一 NMOS管和第二 NMOS管，所述第一 PMOS管的源極適于連接第一電源，所述第一 PMOS管的柵極連接所述第一 NMOS管的柵極，所述第一PMOS管的漏極連接所述第一 NMOS管的漏極，所述第一匪OS管的源極連接所述第二 NMOS管的漏極，所述第二 NMOS管的柵極連接所述與非門電路的輸出端，所述第二 NMOS管的源極適于連接第二電源； 所述預充電電路包括:第二 PMOS管和第三NMOS管，所述第二 PMOS管的源極適于連接預充電電源，在所述存儲器進行讀操作時，所述預充電電源提供的電壓為所述存儲器的電源電壓，所述第二 PMOS管的柵極連接所述與非門電路的輸出端，所述第二 PMOS管的漏極連接所述第三NMOS管的漏極，所述第三NMOS管的柵極連接所述第一驅(qū)動電路的輸出端，所述第三NMOS管的源極連接所述第一 PMOS管的漏極。
2.根據(jù)權利要求1所述存儲器的列譯碼電路，其特征在于，還包括第一控制電路和第二控制電路，所述與非門電路通過所述第一控制電路連接所述非門電路，所述與非門電路通過所述第二控制電路連接所述第二 NMOS管的柵極； 所述第一控制電路適于在所述存儲器進行寫操作時，根據(jù)所述與非門電路的輸出信號的下降沿進行延時處理，并將延時處理后的信號輸出至所述非門電路；在所述存儲器進行讀操作時，直接將所述與非門電路的輸出信號輸出至所述非門電路； 所述第二控制電路適于在所述存儲器進行寫操作時，根據(jù)所述與非門電路的輸出信號的上升沿進行延時處理，并將延時處理后的信號輸出至所述第二 NMOS管的柵極；在所述存儲器進行讀操作時，直接將所述與非門電路的輸出信號輸出至所述第二 NMOS管的柵極。
3.根據(jù)權利要求2所述存儲器的列譯碼電路，其特征在于，所述第一控制電路包括第一延時電路和第一數(shù)據(jù)選擇器，所述第一延時電路適于根據(jù)其輸入端接收到的信號的下降沿進行延時處理 ，所述第一延時電路的輸入端連接所述與非門電路的輸出端和所述第一數(shù)據(jù)選擇器的第一輸入端，所述第一延時電路的輸出端連接所述第一數(shù)據(jù)選擇器的第二輸入端，所述第一數(shù)據(jù)選擇器的輸出端連接所述非門電路，所述第一數(shù)據(jù)選擇器的使能端接收所述存儲器的讀寫控制信號。
4.根據(jù)權利要求3所述存儲器的列譯碼電路，其特征在于，所述第一數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇器。
5.根據(jù)權利要求2所述存儲器的列譯碼電路，其特征在于，所述第二控制電路包括第二延時電路和第二數(shù)據(jù)選擇器，所述第二延時電路適于根據(jù)其輸入端接收到的信號的上升沿進行延時處理，所述第二延時電路的輸入端連接所述與非門電路的輸出端和所述第二數(shù)據(jù)選擇器的第一輸入端，所述第二延時電路的輸出端連接所述第二數(shù)據(jù)選擇器的第二輸入端，所述第二數(shù)據(jù)選擇器的輸出端連接所述第二 NMOS管的柵極，所述第二數(shù)據(jù)選擇器的使能端接收所述存儲器的讀寫控制信號。
6.根據(jù)權利要求5所述存儲器的列譯碼電路，其特征在于，所述第二數(shù)據(jù)選擇器為二選一數(shù)據(jù)選擇器。
7.根據(jù)權利要求1所述的存儲器的列譯碼電路，其特征在于，所述第一電源為電荷泵電路。
8.根據(jù)權利要求1或2所述存儲器的列譯碼電路，其特征在于，在所述存儲器進行寫操作時，所述預充電電源提供的電壓大于所述存儲器的電源電壓。
9.根據(jù)權利要求1所述存儲器的列譯碼電路，其特征在于，所述第二電源提供的電壓為地線電壓。
10.一種存儲器，其特征在于，包括存儲陣列、行譯碼電路、讀寫電路以及權利要求1至9任一項所述存儲器的列譯碼 電路。
全文摘要
一種存儲器及其列譯碼電路，所述存儲器的列譯碼電路包括依次連接的與非門電路、非門電路、電平移位電路和第一驅(qū)動電路，還包括第二驅(qū)動電路和預充電電路。所述第二驅(qū)動電路包括第一PMOS管、第一NMOS管和第二NMOS管；所述預充電電路包括第二PMOS管和第三NMOS管，所述第二PMOS管的源極適于連接預充電電源，在所述存儲器進行讀操作時，所述預充電電源提供的電壓為所述存儲器的電源電壓。本發(fā)明技術方案提供的存儲器及其列譯碼電路，能夠減小存儲器進行讀操作的功率損耗。
文檔編號G11C11/56GK103247334SQ20131014634
公開日2013年8月14日 申請日期2013年4月24日 優(yōu)先權日2013年4月24日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司