一種行地址譯碼電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種行地址譯碼電路。
【背景技術(shù)】
[0002]對存儲單元進(jìn)行快速讀寫，一直是高速存儲器芯片(如flash等)的追求目標(biāo)。存儲單元的行地址譯碼電路是存儲器電路中所必需的，用來進(jìn)行行地址的譯碼和選通。行地址譯碼電路會直接影響存儲器的讀取速度以及電荷泵的負(fù)載。
[0003]目前，為了達(dá)到更快的譯碼和選通效果，行地址譯碼電路會需要高壓開關(guān)轉(zhuǎn)換，通常行地址譯碼電路中的各管電壓通常比較高才能夠達(dá)到迅速開關(guān)轉(zhuǎn)換的目的，這就導(dǎo)致整個行地址譯碼電路占用較大的面積，不符合集成度越來越高的發(fā)展趨勢。
[0004]請參考圖1和圖2，圖1為行地址譯碼電路的電路結(jié)構(gòu)示意圖，圖2為塊選擇電路的電路結(jié)構(gòu)示意圖。所述行地址譯碼電路包括鎖存器、塊選擇電路以及電平轉(zhuǎn)換電路等，其均由多個晶體管等組成。控制電壓ZVDD以及地址信號XPA、XPB和XPC輸入至行地址譯碼電路，其中，行地址譯碼電路產(chǎn)生選擇信號SEL和反相選擇信號SLEb，由SEL和SELb同時控制16行地址。其中，控制電壓ZVDD通常為2.7V。請參考圖2，所述塊選擇電路(Block)包括一 PMOS管P1、第一 NMOS管NI和第二 NMOS管N2。為了達(dá)到快速讀取的目的，通常會將塊選擇電路內(nèi)部的晶體管寬度尺寸做的較大，一般為1ym以上，甚至幾十微米，速度要求越高，寬度要求越大，用于提高傳輸能力，從而使得其對字線(WL)上拉或下拉反應(yīng)迅速，節(jié)省讀取時間。
[0005]然而，由于晶體管的尺寸較大，在對字線進(jìn)行快速上拉或下拉時所需的電能較大，當(dāng)塊選擇電路和塊選擇電路內(nèi)部的晶體管同時進(jìn)行切換時，產(chǎn)生的讀電壓的電荷泵負(fù)載就會相當(dāng)?shù)拇蟆?br>
【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種行地址譯碼電路，能夠減少譯碼電路中的晶體管的尺寸，節(jié)約面積，以便提高集成度。
[0007]為了實(shí)現(xiàn)上述目的，本發(fā)明提出了一種行地址譯碼電路，所述行地址譯碼電路的輸入外接讀寫控制電壓和地址驅(qū)動信號，產(chǎn)生選擇信號、反相選擇信號和偏置信號，所述行地址譯碼電路包括多個塊選擇電路，所述塊選擇電路包括一 PMOS管、第一 NMOS管和第二NMOS管，所述PMOS管與所述第一 NMOS管并聯(lián)后，兩者的漏極與所述第二 NMOS管的源極相連，并輸出字線電壓，所述PMOS管和第一 NMOS管的源極外接地址驅(qū)動信號，所述PMOS管和第二 NMOS管的柵極接所述反相選擇信號，所述第一 NMOS管的柵極接所述選擇信號，所述第二 NMOS管的源極接所述偏置信號，其中，所述選擇信號和反相選擇信號由所述讀寫控制電壓傳輸獲得，所述讀寫控制電壓的電壓范圍為5V?7V。
[0008]進(jìn)一步的，在所述的行地址譯碼電路中，所述PMOS管的寬度尺寸小于等于2 μπι。
[0009]進(jìn)一步的，在所述的行地址譯碼電路中，所述第一 NMOS管的寬度尺寸小于等于3 μ m0
[0010]進(jìn)一步的，在所述的行地址譯碼電路中，所述第二 NMOS管的寬度尺寸小于等于3 μ m0
[0011]進(jìn)一步的，在所述的行地址譯碼電路中，所述選擇信號和反相選擇信號同時控制16行地址。
[0012]進(jìn)一步的，在所述的行地址譯碼電路中，所述塊選擇電路的個數(shù)為16個。
[0013]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果主要體現(xiàn)在:使用較高的讀寫控制電壓，從而能夠使第一 NMOS管、第二 NMOS管及PMOS管均能夠傳輸較高的電壓，符合工藝要求，由于傳輸電壓較高，能夠使第一 NMOS管、第二 NMOS管及PMOS管的寬度尺寸均可以做小，減少行地址譯碼電路中多個塊選擇電路同時切換時對電荷泵的負(fù)載，使負(fù)載電容大大減小，功耗也隨之大幅降低；此外，還可以大大節(jié)約行譯碼電路的面積，所需的容量越大，面積節(jié)省的越多，更有利于提高集成度。
【附圖說明】
[0014]圖1為行地址譯碼電路的電路結(jié)構(gòu)示意圖；
[0015]圖2為塊選擇電路的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0016]下面將結(jié)合示意圖對本發(fā)明的行地址譯碼電路進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0017]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠贡景l(fā)明由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個實(shí)施例改變?yōu)榱硪粋€實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費(fèi)時間的，但是對于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0018]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。
[0019]如【背景技術(shù)】所提及，現(xiàn)有技術(shù)中行地址譯碼電路中控制電壓ZVDD為2.7V，較低，因此，為了達(dá)到快速讀取的目的，通常會將塊選擇電路內(nèi)部的晶體管的寬度尺寸做的較大，一般為1ym以上，甚至幾十微米，速度要求越高，寬度要求越大，從而使得其對字線(WL)上拉或下拉反應(yīng)迅速，節(jié)省讀取時間。
[0020]有鑒于此，本發(fā)明的核心思想是將控制電壓ZVDD增大，不再使用現(xiàn)有技術(shù)中采用PMOS管進(jìn)行傳輸，而采用NMOS管進(jìn)行傳輸，由于NMOS管傳輸能力強(qiáng)于PMOS管，增強(qiáng)塊選擇電路內(nèi)部的電壓傳輸能力，從而無需采用尺寸較大的晶體管，節(jié)約面積。
[0021]具體的，在本實(shí)施例中，提出了一種行地址譯碼電路(電路結(jié)構(gòu)與現(xiàn)有技術(shù)中的相同，可以參考圖1)，所述行地址譯碼電路的輸入外接讀寫控制電壓ZVDD和地址驅(qū)動信號XPZ〈m:0>