Sram單元的制作方法
【專利摘要】一種SRAM單元，包括：位于第一有源區(qū)的第一下拉晶體管、第一傳輸晶體管和第三傳輸晶體管，第一下拉晶體管與第一傳輸晶體管共第一漏極，第一傳輸晶體管與第三傳輸晶體管的類型相同，第三傳輸晶體管的第三漏極與第一漏極接觸導(dǎo)通。由于第三傳輸晶體管與第一傳輸晶體管為同類型晶體管，第一漏極和第三漏極接觸，可實現(xiàn)無障礙電連接，電信號可在第一漏極和第三漏極之間暢通傳遞。與現(xiàn)有技術(shù)的第一漏極和第三漏極依靠互連線電連接相比，第一漏極和第三漏極之間接觸導(dǎo)通，減少了互連線條數(shù)，簡化了互連線布層，減小了互連線布層的復(fù)雜性?；ミB線條數(shù)減少，降低了生產(chǎn)成本。而且，互連線布層復(fù)雜性降低，進一步增強了SRAM單元的穩(wěn)定性、可靠性。
【專利說明】 SRAM單元

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種SRAM單元。

【背景技術(shù)】
[0002]靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)作為存儲器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點，廣泛應(yīng)用于PC、個人通信、消費電子產(chǎn)品(智能卡、數(shù)碼相機、多媒體播放器)等領(lǐng)域。
[0003]一個靜態(tài)隨機存儲器包括多個靜態(tài)隨機存儲器單元(以下簡稱SRAM單元)，該多個SRAM單元按照陣列排列。參照圖1，圖1為現(xiàn)有技術(shù)的包含八個晶體管(8-T)的SRAM單元的電路結(jié)構(gòu)圖，所述8T結(jié)構(gòu)的SRAM單元包括:第一 PMOS晶體管PUl、第二 PMOS晶體管ro2、第一 NMOS晶體管HH、第二 NMOS晶體管Η)2、第三NMOS晶體管PGl、第四NMOS晶體管PG2、第五NMOS晶體管PG3、第六NMOS晶體管PG4。第一 PMOS晶體管PUl和第一 NMOS晶體管PDl構(gòu)成第一反相器，第二 PMOS晶體管PU2與第二 NMOS晶體管PD2構(gòu)成第二反相器，所述第一反相器與第二反相器交叉耦接。所述交叉耦接是指第一反相器的輸入端與第二反相器的輸出端電連接、第一反相器的輸出端與第二反相器的輸入端電連接形成鎖存電路，該鎖存電路用于鎖存數(shù)據(jù)邏輯值。其中，第一 PMOS晶體管PUl和第二 PMOS晶體管PU2作為上拉晶體管，第一 NMOS晶體管PDl和第二 NMOS晶體管PD2作為下拉晶體管。第三NMOS晶體管PGl、第四NMOS晶體管PG2、第五NMOS晶體管PG3和第六NMOS晶體管PG4作為傳輸晶體管。
[0004]參照圖1，第一 PMOS晶體管PUl的漏極、第一 NMOS晶體管TOl的漏極、第三NMOS晶體管PGl的漏極、第五NMOS晶體管PG3的漏極、第二 PMOS晶體管PU2的柵極與第二 NMOS晶體管TO2的柵極電連接，形成第一存儲節(jié)點Q ;第一 PMOS晶體管PUl的柵極、第一 NMOS晶體管TOl的柵極、第二 PMOS晶體管PU2的漏極、第二 NMOS晶體管TO2的漏極、第四NMOS晶體管PG2的漏極、第六NMOS晶體管PG4的漏極電連接，形成第二存儲節(jié)點QN。第一存儲節(jié)點Q和第二存儲節(jié)點QN互為互補對(complementary Pair)。第一 PMOS晶體管PUl的源極、第二 PMOS晶體管PU2的源極接電源線VDD，第一 NMOS晶體管PDl的源極、第二 NMOS晶體管Η)2的源極接地線。
[0005]參照圖1，第三NMOS晶體管PGl的柵極、第四NMOS晶體管PG2的柵極與第一字線WLl電連接，第三NMOS晶體管PGl的源極與第一位線BLl電連接，第四NMOS晶體管PG2的源極與第二位線BL2電連接，第一位線BLl與第二位線BL2互為互補位線；第五NMOS晶體管PG3的柵極、第六NMOS晶體管PG4的柵極與第二字線WL2電連接，第五NMOS晶體管PG3的源極與第三位線BL3電連接，第六NMOS晶體管PG4的源極與第四位線BL4電連接，第三位線BL3與第四位線BL4互為互補位線。
[0006]但是，現(xiàn)有的8T SRAM單元的互連線層太復(fù)雜，而且互連線層與器件區(qū)的相應(yīng)結(jié)構(gòu)之間為通過導(dǎo)電插塞電連接，這又會增加多條導(dǎo)電插塞。這會降低SRAM單元的穩(wěn)定性，而且增加生產(chǎn)成本。


【發(fā)明內(nèi)容】

[0007]本發(fā)明解決的問題是，現(xiàn)有的8T SRAM單元的互連線層太復(fù)雜，這會降低SRAM單元的穩(wěn)定性，而且增加生產(chǎn)成本。
[0008]為解決上述問題，本發(fā)明提供一種SRAM單元，SRAM單元包括:
[0009]位于第一有源區(qū)的第一下拉晶體管、第一傳輸晶體管和第三傳輸晶體管，所述第一下拉晶體管與第一傳輸晶體管共第一漏極，第一傳輸晶體管與第三傳輸晶體管的類型相同，所述第三傳輸晶體管的第三漏極與第一漏極接觸導(dǎo)通；
[0010]位于第二有源區(qū)的第二下拉晶體管、第二傳輸晶體管和第四傳輸晶體管，所述第二下拉晶體管與第四傳輸晶體管共第二漏極，所述第四傳輸晶體管的第四漏極與第二漏極電連接；
[0011]位于第一有源區(qū)和第二有源區(qū)之間的第三有源區(qū)，和位于所述第三有源區(qū)和第二有源區(qū)之間的第四有源區(qū)；
[0012]位于第三有源區(qū)的第一上拉晶體管，所述第一上拉晶體管與第一下拉晶體管共第一柵極；
[0013]位于所述第四有源區(qū)的第二上拉晶體管，所述第二上拉晶體管與第二下拉晶體管共第二柵極；
[0014]所述第一漏極、第一上拉晶體管的第五漏極與第二柵極電連接，所述第二漏極、第二上拉晶體管的第六漏極與第一柵極電連接。
[0015]可選地，所述第四傳輸晶體管與第二傳輸晶體管的類型相同；所述第四傳輸晶體管的第四漏極與第二漏極電連接為，所述第四漏極與第二漏極接觸導(dǎo)通。
[0016]可選地，所述第一上拉晶體管為第一上拉PMOS晶體管，所述第二上拉晶體管為第二上拉PMOS晶體管；
[0017]所述第一下拉晶體管為第一下拉NMOS晶體管，所述第二下拉晶體管為第二下拉NMOS晶體管。
[0018]可選地，所述第一上拉PMOS晶體管和第二上拉PMOS晶體管的結(jié)構(gòu)相同。
[0019]可選地，所述第一下拉NMOS晶體管和第二下拉NMOS晶體管的結(jié)構(gòu)相同。
[0020]可選地，所述第一傳輸晶體管和第二傳輸晶體管的結(jié)構(gòu)相同，第三傳輸晶體管和第四傳輸晶體管的結(jié)構(gòu)相同。
[0021]可選地，所述第一傳輸晶體管和第二傳輸晶體管均為NMOS晶體管或PMOS晶體管。
[0022]可選地，所述第三傳輸晶體管和第四傳輸晶體管均為NMOS晶體管或PMOS晶體管。
[0023]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0024]第一下拉晶體管、第一傳輸晶體管和第三傳輸晶體管位于同一第一有源區(qū)中，所述第一下拉晶體管與第一傳輸晶體管共第一漏極，第一傳輸晶體管與第三傳輸晶體管的類型相同，所述第三傳輸晶體管的第三漏極與第一漏極接觸導(dǎo)通。由于第三傳輸晶體管與第一傳輸晶體管為同類型晶體管，第一漏極和第三漏極接觸，可實現(xiàn)無障礙電連接，電信號可在第一漏極和第三漏極之間暢通傳遞。與現(xiàn)有技術(shù)的第一漏極和第三漏極依靠互連線電連接相比，第一漏極和第三漏極之間接觸導(dǎo)通，減少了互連線條數(shù)，簡化了互連線布層，減小了互連線布層的復(fù)雜性。互連線條數(shù)減少，降低了生產(chǎn)成本。而且，互連線布層復(fù)雜性降低， 進一步增強了 SRAM單元的穩(wěn)定性、可靠性。

【專利附圖】

【附圖說明】
[0025]圖1是現(xiàn)有技術(shù)的8T SRAM單元的電路結(jié)構(gòu)圖；
[0026]圖2是本發(fā)明具體實施例的8T SRAM單元的布圖結(jié)構(gòu)示意圖。

【具體實施方式】
[0027]本發(fā)明技術(shù)方案提供一種新的SRAM單元，該SRAM單元簡化了互連線層。
[0028]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。
[0029]參照圖2，圖2為本實施例的SRAM單元的布圖結(jié)構(gòu)示意圖。
[0030]在本實施例中，SRAM單元包括:
[0031]位于第一有源區(qū)10的第一下拉晶體管ro1、第一傳輸晶體管PGl和第三傳輸晶體管PG3，第一下拉晶體管PDl與第一傳輸晶體管PGl共第一漏極101，第一傳輸晶體管PGl與第三傳輸晶體管PG3的類型相同，第三傳輸晶體管PG3的第三漏極103與所述第一漏極101接觸導(dǎo)通；
[0032]位于第二有源區(qū)20的第二下拉晶體管Η)2、第二傳輸晶體管PG2和第四傳輸晶體管PG4，第二下拉晶體管PD2與第二傳輸晶體管PG2共第二漏極102，在本實施例中，第四傳輸晶體管PG4的第四漏極104與第二漏極102接觸導(dǎo)通；
[0033]位于第一有源區(qū)10和第二有源區(qū)20之間的第三有源區(qū)30和第四有源區(qū)40，第四有源區(qū)40位于第三有源區(qū)30與第二有源區(qū)20之間；
[0034]位于第三有源區(qū)30的第一上拉晶體管TOl，所述第一上拉晶體管PUl與第一下拉晶體管PDl共第一柵極111，第一有源區(qū)10與第三有源區(qū)30為隔離結(jié)構(gòu)(未示出)所隔開；
[0035]位于第四有源區(qū)40的第二上拉晶體管PU2，第二上拉晶體管PU2與第二下拉晶體管PD2共第二柵極112，第四有源區(qū)40、第二有源區(qū)20與第三有源區(qū)30相互隔開。
[0036]在本實施例中，在第一有源區(qū)10中，第三傳輸晶體管PG3與第一傳輸晶體管PGl在第一柵極111的柵長方向上相鄰，第三傳輸晶體管PG3位于與第一上拉晶體管PUl相對的第一傳輸晶體管PGl的另一側(cè)，第三傳輸晶體管PG3的第三柵極113的柵長，與第一傳輸晶體管PGl的第五柵極115的柵長基本在同一直線上。
[0037]第三漏極103與第一漏極101接觸導(dǎo)通，是指第三漏極103所在摻雜區(qū)與第一漏極101所在摻雜區(qū)為同一摻雜區(qū)，兩者在同一摻雜步驟中形成；或者，第三漏極103所在摻雜區(qū)與第一漏極101所在摻雜區(qū)不為同一摻雜區(qū)，但兩者摻雜類型相同，兩摻雜區(qū)可在不同摻雜步驟中分別形成，但兩摻雜區(qū)的邊界是接觸的。由于第三傳輸晶體管PG3與第一傳輸晶體管PGl為同類型晶體管，如均為PMOS晶體管或NMOS晶體管，第一漏極101和第三漏極103接觸，可實現(xiàn)無障礙電連接，電信號可在第一漏極101和第三漏極103之間暢通傳遞。
[0038]在本實施例中，參照圖2，第一漏極101和第三漏極103之間接觸導(dǎo)通，減少了互連線條數(shù)，簡化了互連線布層，減小了互連線布層的復(fù)雜性，互連線條數(shù)減少，也降低了生產(chǎn)成本。而且，互連線布層復(fù)雜性降低，進一步增強了 SRAM單元的穩(wěn)定性、可靠性。
[0039]在具體實施例中，參照圖2，第四傳輸晶體管PG4與第二傳輸晶體管PG2的類型相同，如均為NMOS晶體管或PMOS晶體管。在布圖過程中，使第四傳輸晶體管PG4的第四漏極104與第二漏極102接觸導(dǎo)通。
[0040]具體地，在第二有源區(qū)20中，第四傳輸晶體管PG4與第二傳輸晶體管PG2在第二柵極112的柵長方向上相鄰，第四傳輸晶體管PG4位于與第二上拉晶體管PU2相對的第二傳輸晶體管PG2的另一側(cè)，第四傳輸晶體管PG4的第四柵極114的柵長，與第二傳輸晶體管PG2的第六柵極116的柵長基本在同一直線上。
[0041]第二漏極102與第四漏極104接觸導(dǎo)通，是指第二漏極102所在摻雜區(qū)與第四漏極104所在摻雜區(qū)為同一摻雜區(qū)，兩者在同一摻雜步驟中形成；或者，第二漏極102所在摻雜區(qū)與第四漏極104所在摻雜區(qū)不為同一摻雜區(qū)，但兩者摻雜類型相同，兩摻雜區(qū)在不同摻雜步驟中分別形成，但兩摻雜區(qū)的邊界是接觸的。由于第四傳輸晶體管PG4與第二傳輸晶體管PG2為同類型晶體管，第二漏極102和第四漏極104接觸，可實現(xiàn)無障礙電連接，電信號可在第二漏極102和第四漏極104之間暢通傳遞。
[0042]在本實施例中，參照圖2，第二漏極102和第四漏極104之間接觸導(dǎo)通，減少了互連線條數(shù)，簡化了互連線布層，減小了互連線布層的復(fù)雜性，互連線條數(shù)減少，降低了生產(chǎn)成本。而且，互連線布層復(fù)雜性降低，進一步增強了 SRAM單元的穩(wěn)定性、可靠性。
[0043]繼續(xù)參照圖2，第一上拉晶體管PUl的第五漏極105與第一漏極101通過分別與第一互連線121電連接，以實現(xiàn)第五漏極105與第一漏極101電連接，且第一上拉晶體管和第一下拉晶體管PDl共第一柵極111，第一上拉晶體管PUl和第一下拉晶體管PDl構(gòu)成第一反相器；
[0044]第二上拉晶體管I3Ul的第六漏極106與第二漏極102通過分別與第二互連線122電連接，以實現(xiàn)第六漏極106與第二漏極102電連接，且第二上拉晶體管PU2和第二下拉晶體管PD2共第二柵極112，第二上拉晶體管PU2和第二下拉晶體管PD2構(gòu)成第二反相器；
[0045]第二柵極112與第一互連線121電連接，實現(xiàn)第五漏極105、第一漏極101、第三漏極103與第二柵極112電連接，四者具有同電位，作為第一存儲節(jié)點Q ；
[0046]第一柵極111與第二互連線121電連接，實現(xiàn)第六漏極106、第二漏極102、第四漏極104與第一柵極111電連接，三者具有同電位，作為第二存儲節(jié)點QN，也就是，第一反相器與第二反相器交叉耦接形成鎖存電路，該鎖存電路用于存儲數(shù)據(jù)。其中，第一上拉晶體管PUl的第一源極131和第二上拉晶體管PU2的第二源極132接電源線，第一下拉晶體管TOl的第三源極133和第二下拉晶體管TO2的第四源極134接地線，實現(xiàn)鎖存電路中的數(shù)據(jù)存儲。
[0047]在具體實施例中，當(dāng)?shù)谝淮鎯?jié)點Q被下拉至低電位時，第二存儲節(jié)點QN被上拉至高電位，或者當(dāng)?shù)谝淮鎯?jié)點Q被上拉至高電位時，第二存儲節(jié)點QN被下拉至低電位，第一存儲節(jié)點Q和第二存儲節(jié)點QN形成互補對(complementary Pair)。第一上拉PMOS晶體管和第二上拉PMOS晶體管的結(jié)構(gòu)相同，則兩者的電學(xué)性能匹配，可以提升SRAM單元的性能，保持性能穩(wěn)定。第一下拉NMOS晶體管和第二下拉NMOS晶體管的結(jié)構(gòu)相同，則兩者的電學(xué)性能匹配，可以提升SRAM單元的性能，保持性能穩(wěn)定。
[0048]在具體實施例中，第一反相器中，第一上拉晶體管PUl為第一上拉PMOS晶體管，第一下拉晶體管PDl為第一下拉NMOS晶體管；在第二反相器中，第二上拉晶體管PU2為第二上拉PMOS晶體管，第二下拉晶體管PD2為第二下拉NMOS晶體管。
[0049]在具體實施例中，第一傳輸晶體管PGl和第二傳輸晶體管PG2的結(jié)構(gòu)相同。一方面，第一傳輸晶體管PGl和第二傳輸晶體管PG2的類型相同。第一傳輸晶體管PGl的第五柵極115、第二傳輸晶體管PG2的第六柵極116與第一字線電連接，當(dāng)?shù)谝粋鬏斁w管PGl和第二傳輸晶體管PG2均為NMOS晶體管，第一字線接系統(tǒng)高電壓時，第一傳輸晶體管PGl和第二傳輸晶體管PG2同時開啟。將第一傳輸晶體管PGl的第五源極135接第一位線，第二傳輸晶體管PG2的第六源極136接第二位線，第一位線與第二位線互為互補位線。之后，通過第一位線和第二位線完成對第一存儲節(jié)點Q和第二存儲節(jié)點QN的電平讀取/寫入，實現(xiàn)數(shù)據(jù)的讀取/寫入。
[0050]另一方面，第一傳輸晶體管PGl和第二傳輸晶體管PG2的結(jié)構(gòu)相同,可以保證第一傳輸晶體管PGl和第二傳輸晶體管PG2的電學(xué)性能匹配，確保第一傳輸晶體管PGl和第二傳輸晶體管PG2的開啟電壓基本相同,提升存儲器單兀的穩(wěn)定性。在具體實施例中，第一傳輸晶體管PGl和第二傳輸晶體管PG2可以均為NMOS晶體管或PMOS晶體管。在本實施例中，第一傳輸晶體管PGl和第二傳輸晶體管PG2均為NMOS晶體管。這主要是因為NMOS晶體管的溝道區(qū)中的載流子主要為電子，相比于PMOS晶體管溝道區(qū)中的空穴載流子，電子的遷移率大于空穴的遷移率，進而NMOS晶體管的驅(qū)動電流大于PMOS晶體管的驅(qū)動電流。因而，第一傳輸晶體管PGl和第二傳輸晶體管PG2均為NMOS晶體管極大提高了通過第一位線和第二位線讀寫數(shù)據(jù)邏輯值的速率，提升SRAM的存儲速率。
[0051]具體地，通過第一位線和第二位線實現(xiàn)SRAM單元數(shù)據(jù)寫入的方法為:
[0052]第一字線接系統(tǒng)高電壓，第一傳輸晶體管PGl和第二傳輸晶體管PG2開啟，若寫入“1”，則第一位線接高電平，第二位線接低電平，第一傳輸晶體管PGl導(dǎo)通和第二傳輸晶體管PG2導(dǎo)通，第一存儲節(jié)點Q記錄為“1”，第二存儲節(jié)點QN記錄為“0”，數(shù)據(jù)“I”被寫入。相反地，當(dāng)寫入“O”時，第一位線接低電平，第二位線接高電平。在數(shù)據(jù)被寫入后，第一字線接低電壓，第一傳輸晶體管PGl和第二傳輸晶體管PG2關(guān)閉,數(shù)據(jù)存儲在鎖存電路中。
[0053]具體地，通過第一位線和第二位線實現(xiàn)SRAM單元數(shù)據(jù)的讀取操作為:
[0054]在讀取之前，第一位線和第二位線均為高電平，第一字線接系統(tǒng)高電壓，第一傳輸晶體管PGl和第二傳輸晶體管PG2開啟，
[0055]當(dāng)鎖存電路中存儲的數(shù)據(jù)為“ I ”，即第一存儲節(jié)點Q為高電平，第二存儲節(jié)點QN為低電平，第一上拉晶體管PUl和第一傳輸晶體管PGl導(dǎo)通,第一讀取電流由第一源極131、第五漏極105、第一互連線121、第一漏極101、第五源極135,進入第一位線,第一存儲節(jié)點Q的高電平傳遞給第一位線，讀取第一位線為高電平；同時第二傳輸晶體管PG2和第二下拉晶體管PD2也導(dǎo)通，第二讀取電流由第六源極136、第二漏極102、第四源極134，進入地線，第二存儲節(jié)點QN的低電平傳遞給第二位線，第二位線的高電平被瀉掉而變?yōu)榈碗娖?，讀取第二位線為低電平，完成數(shù)據(jù)“I”讀?。?br> [0056]當(dāng)鎖存電路中的數(shù)據(jù)為“O ”，即第一存儲節(jié)點Q為低電平，第二存儲節(jié)點QN為高電平，第一傳輸晶體管PGl和第一下拉晶體管PDl導(dǎo)通,第一讀取電流由第五源極135、第一漏極101、第三源極133,進入地線,第一存儲節(jié)點Q的低電平傳遞給第一位線,第一位線的高電平被瀉掉而變?yōu)榈碗娖?，讀取第一位線為低電平；同時，第二傳輸晶體管PG2和第二上拉晶體管PU2導(dǎo)通，第二讀取電流由第二源極132、第六漏極106、第二互連線122、第二漏極102、第六源極136，進入第二位線，第二存儲節(jié)點QN的高電平傳遞給第二位線，讀取第二位線為高電平，完成數(shù)據(jù)“O”的讀取。
[0057]在具體實施例中，第三傳輸晶體管PG3和第四傳輸晶體管PG4的結(jié)構(gòu)相同。一方面，第三傳輸晶體管PG3和第四傳輸晶體管PG4的類型相同。第三傳輸晶體管PG3的第三柵極113、第四傳輸晶體管PG4的第四柵極114與第二字線電連接，當(dāng)?shù)谌齻鬏斁w管PG3和第四傳輸晶體管PG4均為NMOS晶體管，第二字線接系統(tǒng)高電壓時，第三傳輸晶體管PG3和第四傳輸晶體管PG4同時開啟。將第三傳輸晶體管PG3的第七源極137接第三位線，第四傳輸晶體管PG4的第八源極138接第四位線，第三位線與第四位線互為互補位線。之后，通過第三位線和第四位線完成對第一存儲節(jié)點Q和第二存儲節(jié)點QN的電平讀取/寫入，實現(xiàn)數(shù)據(jù)的讀取/寫入。
[0058]另一方面，第三傳輸晶體管PG3和第四傳輸晶體管PG4的結(jié)構(gòu)相同，可以保證第三傳輸晶體管PG3和第四傳輸晶體管PG4的電學(xué)性能匹配，確保第三傳輸晶體管PG3和第四傳輸晶體管PG4的開啟電壓基本相同,提升SRAM單兀的穩(wěn)定性。在具體實施例中，第三傳輸晶體管PG3和第四傳輸晶體管PG4可以均為NMOS晶體管或PMOS晶體管。在本實施例中，第三傳輸晶體管PG3和第四傳輸晶體管PG4均為NMOS晶體管。這主要是因為NMOS晶體管的溝道區(qū)中的載流子主要為電子，相比于PMOS晶體管溝道區(qū)中的空穴載流子，電子的遷移率大于空穴的遷移率，進而匪OS晶體管的驅(qū)動電流大于PMOS晶體管的驅(qū)動電流。因而，第三傳輸晶體管PG3和第四傳輸晶體管PG4均為NMOS晶體管極大提高了通過第三位線和第四位線讀寫數(shù)據(jù)邏輯值的速率，提升SRAM的存儲速率。
[0059]具體地，通過第三位線和第四位線實現(xiàn)SRAM單元數(shù)據(jù)寫入的方法為:
[0060]第二字線接系統(tǒng)高電壓，第三傳輸晶體管PG3和第四傳輸晶體管PG2開啟，若寫入“1”，則第三位線接高電平，第四位線接低電平，第三傳輸晶體管PG3和第四傳輸晶體管PG4導(dǎo)通，第一存儲節(jié)點Q記錄為“ I ”，第二存儲節(jié)點記錄為“0”，數(shù)據(jù)“ I ”被寫入。相反地，當(dāng)寫入“O”時，第三位線接低電平，第四位線接高電平。數(shù)據(jù)被寫入后，第二字線接低電壓，第三傳輸晶體管PG3和第四傳輸晶體管PG4關(guān)閉，數(shù)據(jù)被存儲在鎖存電路中。
[0061]具體地，通過第三位線和第四位線實現(xiàn)SRAM單元數(shù)據(jù)的讀取操作為:
[0062]在讀取之前，第三位線和第四位線均為高電平，第二字線接系統(tǒng)高電壓，第三傳輸晶體管PG3和第四傳輸晶體管PG4開啟，
[0063]當(dāng)鎖存電路中存儲的數(shù)據(jù)為“ I ”，即第一存儲節(jié)點Q為高電平，第二存儲節(jié)點QN為低電平，第一上拉晶體管PUl和第三傳輸晶體管PG3導(dǎo)通,第一讀取電流由第一源極131、第五漏極105、第一互連線121、第一漏極101、第三漏極103、第七源極137，進入第三位線，第一存儲節(jié)點Q的高電平傳遞給第三位線，讀取第三位線為高電平；同時第四傳輸晶體管PG4和第二下拉晶體管PD2也導(dǎo)通，第二讀取電流由第八源極138、第四漏極104、第二漏極102、第四源極134，進入地線，第二存儲節(jié)點QN的低電平傳遞給第四位線，第四位線的高電平被瀉掉而變?yōu)榈碗娖?，讀取第四位線為低電平，完成數(shù)據(jù)“ I ”讀?。?br> [0064]當(dāng)鎖存電路中的數(shù)據(jù)為“O”，即第一存儲節(jié)點Q為低電平，第二存儲節(jié)點QN為高電平，第三傳輸晶體管PG3和第一下拉晶體管PDl導(dǎo)通，第一讀取電流由第七源極137、第三漏極103、第一漏極101、第三源極133，進入地線，第一存儲節(jié)點Q的低電平傳遞給第三位線，第三位線的高電平被瀉掉而變?yōu)榈碗娖?，讀取第三位線為低電平；同時，第四傳輸晶體管PG4和第二上拉晶體管PU2導(dǎo)通，第二讀取電流由第二源極132、第六漏極106、第二互連線122、第二漏極102、第四漏極104、第八源極138，進入第四位線，第二存儲節(jié)點QN的高電平傳遞給第四位線，讀取第四位線為高電平，完成數(shù)據(jù)“ O ”的讀取。
[0065]需要說明的是，對于同一個SRAM單元，當(dāng)配合第一字線，通過第一位線和第二位線進行寫入操作時，無法再配合第二字線，并通過第三位線和第四位線進行寫入操作。同理，對于同一個SRAM單元，當(dāng)配合第一字線，并通過第一位線和第二位線進行讀取操作時，無法再配合第二字線，并通過第三位線和第四位線進行讀取操作。但是，對于同一個SRAM單元，當(dāng)配合第一字線，并通過第一位線和第二位線進行寫入操作后，可以配合第二字線，并通過第三位線和第四位線進行讀取操作，反之亦然。
[0066]而且，一個SRAM包括多個SRAM單元，多個SRAM單元按照行列排列。對位于同一行或同一列的兩個SRAM單元，其中一個SRAM單元配合第一字線，并通過第一位線和第二位線進行寫入/讀取操作時，在同一時間內(nèi)，另外一個SRAM單元將無法再配合第一字線，并通過第一位線和第二位線進行寫入/讀取操作。但是，對位于同一行或同一列的兩個SRAM單元，當(dāng)其中一個SRAM單元配合第一字線，并通過第一位線和第二位線進行寫入/讀取操作時，在統(tǒng)一時間內(nèi)，另外一個SRAM單元可以配合第二字線，并通過配合第二字線，通過第三位線和第四位線進行寫入/讀取操作。也就是說，在一個SRAM的同一行或同一列中，可以同時有兩個SRAM單元進行讀寫操作，這提升了 SRAM的讀寫速度。
[0067]雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
【權(quán)利要求】
1.一種SRAM單元，其特征在于，包括: 位于第一有源區(qū)的第一下拉晶體管、第一傳輸晶體管和第三傳輸晶體管，所述第一下拉晶體管與第一傳輸晶體管共第一漏極，第一傳輸晶體管與第三傳輸晶體管的類型相同，所述第三傳輸晶體管的第三漏極與第一漏極接觸導(dǎo)通； 位于第二有源區(qū)的第二下拉晶體管、第二傳輸晶體管和第四傳輸晶體管，所述第二下拉晶體管與第四傳輸晶體管共第二漏極，所述第四傳輸晶體管的第四漏極與第二漏極電連接; 位于第一有源區(qū)和第二有源區(qū)之間的第三有源區(qū)，和位于所述第三有源區(qū)和第二有源區(qū)之間的第四有源區(qū)； 位于第三有源區(qū)的第一上拉晶體管，所述第一上拉晶體管與第一下拉晶體管共第一柵極； 位于所述第四有源區(qū)的第二上拉晶體管，所述第二上拉晶體管與第二下拉晶體管共第二柵極； 所述第一漏極、第一上拉晶體管的第五漏極與第二柵極電連接，所述第二漏極、第二上拉晶體管的第六漏極與第一柵極電連接。
2.如權(quán)利要求1所述的SRAM單元，其特征在于，所述第四傳輸晶體管與第二傳輸晶體管的類型相同；所述第四傳輸晶體管的第四漏極與第二漏極電連接為，所述第四漏極與第二漏極接觸導(dǎo)通。
3.如權(quán)利要求1所述的SRAM單元，其特征在于，所述第一上拉晶體管為第一上拉PMOS晶體管，所述第二上拉晶體管為第二上拉PMOS晶體管； 所述第一下拉晶體管為第一下拉NMOS晶體管，所述第二下拉晶體管為第二下拉NMOS晶體管。
4.如權(quán)利要求3所述的SRAM單元，其特征在于，所述第一上拉PMOS晶體管和第二上拉PMOS晶體管的結(jié)構(gòu)相同。
5.如權(quán)利要求3所述的SRAM單元，其特征在于，所述第一下拉NMOS晶體管和第二下拉NMOS晶體管的結(jié)構(gòu)相同。
6.如權(quán)利要求1所述的SRAM單兀,其特征在于,所述第一傳輸晶體管和第二傳輸晶體管的結(jié)構(gòu)相同，第三傳輸晶體管和第四傳輸晶體管的結(jié)構(gòu)相同。
7.如權(quán)利要求6所述的SRAM單兀,其特征在于,所述第一傳輸晶體管和第二傳輸晶體管均為NMOS晶體管或PMOS晶體管。
8.如權(quán)利要求6所述的SRAM單元，其特征在于，所述第三傳輸晶體管和第四傳輸晶體管均為NMOS晶體管或PMOS晶體管。
【文檔編號】G11C11/413GK104517637SQ201310464309
【公開日】2015年4月15日 申請日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】王楠, 李煜, 王媛, 王穎倩 申請人:中芯國際集成電路制造(上海)有限公司