專利名稱：靜態(tài)隨機(jī)存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種靜態(tài)隨機(jī)存取存儲器，尤指一種具有廣泛操作電壓范圍，可于 低電壓操作的高密度和高速存取的靜態(tài)隨機(jī)存取存儲器。
背景技術(shù)：
請參考圖1。圖1所示是傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器單元(Static Random Access Memory Cell) 10的示意圖。靜態(tài)隨機(jī)存取存儲器包含靜態(tài)隨機(jī)存取存儲器單元10及感測 放大器(Sehse Amplifier，第一圖未繪出)，傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器單元有六個場效應(yīng) 晶體管，亦即所謂的6 — T靜態(tài)隨機(jī)存取存儲器，當(dāng)讀取靜態(tài)隨機(jī)存取存儲器單元10的邏 輯值(待讀取位)時，第一位線12以及第二位線16上的電壓電平均會被充電至高電壓電 平。接者，字線14的電壓電平會被提升至高電壓電平以導(dǎo)通場效應(yīng)晶體管Me、Mf。接著， 靜態(tài)隨機(jī)存取存儲器的感測放大器就會依據(jù)第一位線12以及第二位線16上的電壓電平來 判斷儲存于閂鎖電路11內(nèi)的邏輯值，其中閂鎖電路11是由兩個反相器IlaUlb所構(gòu)成。另一方面，當(dāng)邏輯值(待寫入位)被寫入靜態(tài)隨機(jī)存取存儲器單元10時，字線14 的電壓電平會被提升至一高電壓電平以導(dǎo)通場效應(yīng)晶體管Me、Mf。接著，第一位線12上 的電壓電平會被充電至高電壓電平以及第二位線16上的電壓電平會被放電至低電壓電平 (若待寫入位為邏輯1)，或第一位線12上的電壓電平會被放電至低電壓電平以及第二位線 16上的電壓電平會被充電至高電壓電平(若待寫入位為邏輯0)。如此，邏輯值(待寫入位) 就通過出現(xiàn)在第一位線12以及第二位線16上互補的電壓電平而被寫入閂鎖電路11內(nèi)。但在讀取的過程中，由于對應(yīng)于閂鎖電路11的0邏輯值端的位線會被儲存于閂鎖 電路11內(nèi)的0邏輯值放電至低電位，因此此位線上的電荷就會灌進(jìn)該閂鎖電路的0邏輯值 端，且因開關(guān)晶體管(Me或Mf)和閂鎖電路11內(nèi)N—型場效應(yīng)晶體管的分壓效應(yīng)，在閂鎖 電路11內(nèi)的0邏輯值端形成一干擾電位(Dirturb Voltage) 0如干擾電位過大，則可能改 變儲存在該閂鎖電路內(nèi)的邏輯值。如此一來，該控制單元就可能讀取到一錯誤的邏輯值，亦 即所謂的讀取干擾現(xiàn)象(ReacHelect-Disturb)。另外，在讀取或?qū)懭氲倪^程中，當(dāng)字線14的電壓電平被提升至高電壓電平時， 耦接于字線14上的每一個靜態(tài)隨機(jī)存取存儲器內(nèi)的開關(guān)晶體管均會被導(dǎo)通，因此就會 造成字線14上未耦接于第一位線12以及第二位線16的該靜態(tài)隨機(jī)存取存儲器出現(xiàn) 相當(dāng)于讀取干擾的干擾現(xiàn)象而可能改變儲存于其閂鎖電路內(nèi)的邏輯值，亦即所謂的半 選干擾現(xiàn)象(Half-Select-Disturb)。此半選干擾現(xiàn)象在讀取或?qū)懭霑r均會產(chǎn)生，分別 稱為讀取半選干擾現(xiàn)象(Read Half-Select Disturb)及寫入半選干擾現(xiàn)象(Write Half-Select-Disturb)。此外，由于傳統(tǒng)靜態(tài)隨機(jī)存取存儲器的數(shù)據(jù)寫入和數(shù)據(jù)讀取均是通過同樣的開關(guān) 晶體管(如圖1場效應(yīng)晶體管Me、Mf)，因此一般傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器必須在數(shù)據(jù)儲 存的穩(wěn)定度與數(shù)據(jù)寫入的速度兩者之中犧牲其中一個特性，而無法兩者兼具。而且，隨著制 程的演進(jìn)，靜態(tài)隨機(jī)存取存儲器的電源電壓也會越來越低。當(dāng)存取使用低壓制程的靜態(tài)隨機(jī)存取存儲器時，場效應(yīng)晶體管的臨界電壓(Threshold Voltage,VT)的偏移亦會影響內(nèi)部 閂鎖電路所儲存的邏輯值的穩(wěn)定度。因此，如何同時增加靜態(tài)隨機(jī)存取存儲器的數(shù)據(jù)寫入 速度并提高其數(shù)據(jù)儲存的穩(wěn)定度已成為存儲器領(lǐng)域急需解決的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種具有廣泛操作電壓范圍，可于低電壓操作的 高密度和高速存取的靜態(tài)隨機(jī)存取存儲器。依據(jù)本發(fā)明的一第一實施例，其提供一種靜態(tài)隨機(jī)存取存儲器，其包含有一閂鎖 電路、一第一開關(guān)電路、一第二開關(guān)電路、一第三開關(guān)電路以及一感測放大器。該閂鎖電路 具有一第一存取端和一第二存取端。該第一開關(guān)電路具有一第一位傳送端耦接于該第一存 取端，一第一控制端耦接于一第一寫入字線，和一第二位傳送端。該第二開關(guān)電路具有一第 三位傳送端耦接于該第二存取端，一第二控制端耦接于一第二寫入字線，和一第四位傳送 端耦接于該第二位傳送端。該第三開關(guān)電路具有一第五位傳送端耦接于該第四位傳送端， 一第三控制端點耦接于一字線，和一第六位傳送端耦接于一位線。該感測放大器耦接于該 位線，用以判斷通過該位線所傳遞的位值，其中該第一開關(guān)的該第一控制端上的一第一控 制信號及該第二開關(guān)的該第二控制端上的一第二控制信號是以欄為基準(zhǔn)，該第一控制信號 以及該第二控制信號用以分別控制沿著該位線的第一開關(guān)及第二開關(guān)，該第三開關(guān)的該第 三控制端上的一第三控制信號是以列為基準(zhǔn)，該第三控制信號用以控制沿著該字線的該第 三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一數(shù)據(jù)寫入模式時，該第一控制信號以及該第 二控制信號分別控制該第一開關(guān)電路以及該第二開關(guān)電路不同時導(dǎo)通。依據(jù)本發(fā)明的一第二實施例，其提供一種靜態(tài)隨機(jī)存取存儲器，其包含一閂鎖電 路、一第一開關(guān)電路、一第二開關(guān)電路、一第三開關(guān)電路以及一第四開關(guān)電路。該閂鎖電路 具有一第一存取端和一第二存取端。該第一開關(guān)電路具有一第一位傳送端耦接于該R鎖電 路的該第一存取端，一第一控制端耦接于一第一寫入字線，和一第二位傳送端。該第二開關(guān) 電路具有一第三位傳送端耦接于該閂鎖電路的該第二存取端，一第二控制端耦接于一第二 寫入字線，和一第四位傳送端耦接于該第二位傳送端。該第三開關(guān)電路具有一第五位傳送 端耦接于該第四位傳送端，一第三控制端點耦接于一字線，和一第六位傳送端耦接于一位 線。該第四開關(guān)電路具有一控制端點耦接于該第一開關(guān)電路的該第一位傳送端，一第一端 點耦接于該第三開關(guān)電路的該第五位傳送端，以及一第二端點耦接于一參考電位；其中該 第一開關(guān)的該第一控制端上的一第一控制信號及該第二開關(guān)的該第二控制端上的一第二 控制信號是以欄為基準(zhǔn)，該第一控制信號以及該第二控制信號用以分別控制沿著該位線的 第一開關(guān)及第二開關(guān)，該其第三開關(guān)的該第三控制端上的一第三控制信號是以列為基準(zhǔn)， 該第三控制信號用以控制沿著該字線的該第三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一 數(shù)據(jù)讀出模式時，該第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第 二開關(guān)電路。依據(jù)本發(fā)明的一第三實施例，其提供一種靜態(tài)隨機(jī)存取存儲器，其包含一閂鎖電 路、一第一開關(guān)電路、一第二開關(guān)電路、一第三開關(guān)電路以及一第四開關(guān)電路。該閂鎖電路 具有一第一存取端和一第二存取端。該第一開關(guān)電路具有一第一位傳送端耦接于該R鎖電 路的該第一存取端，一第一控制端耦接于一第一寫入字線，和一第二位傳送端。該第二開關(guān)電路具有一第三位傳送耦接于該閂鎖電路的該第二存取端，一第二控制端耦接于一第二寫 入字線，和一第四位傳送端耦接于該第二位傳送端。該第三開關(guān)電路具有一第五位傳送端 耦接于該第四位傳送端，一第三控制端點耦接于一字線，和一第六位傳送端耦接于一位線。 該第四開關(guān)電路具有一控制端點耦接于該第一開關(guān)電路的該第一位傳送端，一第一端點耦 接于該第三開關(guān)電路的該第五位傳送端，以及一第二端點耦接于一參考電位；其中該第一 開關(guān)的該第一控制端上的一第一控制信號及該第二開關(guān)的該第二控制端上的一第二控制 信號是以欄為基準(zhǔn)，該第一控制信號以及該第二控制信號用以分別控制沿著該位線的第一 開關(guān)及第二開關(guān)，該第三開關(guān)的該第三控制端上的一第三控制信號是以列為基準(zhǔn)，該第三 控制信號用以控制沿著該字線的該第三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一待機(jī)模 式時，該位線與該參考電位是處于同一邏輯電平，該字線不導(dǎo)通該第三開關(guān)電路，該第一控 制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第二開關(guān)電路。


圖1是一傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器的一示意圖。圖2是本發(fā)明一靜態(tài)隨機(jī)存取存儲器的一實施例示意圖。圖3是本發(fā)明實施例該靜態(tài)隨機(jī)存取存儲器處于一數(shù)據(jù)讀出模式時的一示意圖。圖4是本發(fā)明實施例該靜態(tài)隨機(jī)存取存儲器于一數(shù)據(jù)寫入模式時將邏輯0寫入一 閂鎖電路的一示意圖。圖5是本發(fā)明實施例該靜態(tài)隨機(jī)存取存儲器于該數(shù)據(jù)寫入模式時將邏輯1寫入該 閂鎖電路的一示意圖。圖6是本發(fā)明實施例該靜態(tài)隨機(jī)存取存儲器于一待機(jī)模式時的一示意圖。圖7是本發(fā)明該靜態(tài)隨機(jī)存取存儲器的一第二實施例示意圖。圖8是本發(fā)明該第二實施例的該靜態(tài)隨機(jī)存取存儲器于該待機(jī)模式時的一示意 圖。圖9是本發(fā)明一第三實施例的該靜態(tài)隨機(jī)存取存儲器處于該數(shù)據(jù)讀出模式時的
一示意圖。[主要元件標(biāo)號說明]10靜態(tài)隨機(jī)存取存儲器單元11、102、202 閂鎖電路IlaUlb 反相器12、16、112、214 位線14、114、216 字線100、200、900靜態(tài)隨機(jī)存取存儲器104、106、108、110、204、206、208、210、212 開關(guān)電路
具體實施例方式在說明書及上述的申請專利范圍當(dāng)中使用了某些詞匯來指稱特定的元件。所屬領(lǐng) 域中具有通常知識者應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說 明書及上述的申請專利范圍并不以名稱的差異來作為區(qū)分元件的方式，而是以元件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說明書及上述的請求項當(dāng)中所提及的「包含」為一開放 式的用語，故應(yīng)解釋成「包含但不限定于」。此外，「耦接」一詞在此是包含任何直接及間接 的電氣連接手段，因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直 接電氣連接于該第二裝置，或者通過其它裝置或連接手段間接地電氣連接至該第二裝置。請參考圖2。圖2所示是本發(fā)明一靜態(tài)隨機(jī)存取存儲器100的一實施例示意圖。靜 態(tài)隨機(jī)存取存儲器100包含有一閂鎖電路102、一第一開關(guān)電路104、一第二開關(guān)電路106、 一第三開關(guān)電路108、一第四開關(guān)電路110以及一感測放大器(未繪示于圖2中)。閂鎖電 路102用來儲存一位數(shù)據(jù)(亦即邏輯1或邏輯0)。在本實施例中，閂鎖電路102包含有四 個場效應(yīng)晶體管M1-M4，其中場效應(yīng)晶體管M1、M3構(gòu)成一第一反相器，場效應(yīng)晶體管M2、M4 構(gòu)成一第二反相器，該第一反相器與該第二反相器是以一正反饋的方式連接以構(gòu)成一閂鎖 電路(Latch)，亦即該第一反相器的一輸出端Nl (亦即該閂鎖電路的一第一存取端)耦接 于該第二反相器的一輸入端，該第二反相器的一輸出端N2 (亦即該閂鎖電路的一第二存取 端)耦接于該第一反相器的一輸入端。此外，閂鎖電路102操作于一電源電壓VCS和一接 地電壓VSS之間。第一開關(guān)電路104具有一第一端點(亦即第一開關(guān)電路104的一位傳送 端)耦接于閂鎖電路102的輸出端Ni，一第二端點N3(亦即第一開關(guān)電路104的另一位傳 送端)，以及一控制端點N4用以接收一第一控制信號WWLB。第二開關(guān)電路106具有一第一 端點(亦即第二開關(guān)電路106的一位傳送端)耦接于閂鎖電路102的輸出端N2，一第二端 點(亦即第二開關(guān)電路106的另一位傳送端)耦接于第一開關(guān)電路104的第二端點N3，以 及一控制端點N5耦接于一第二控制信號WWL。第三開關(guān)電路108具有一第一端點(亦即第 三開關(guān)電路108的一位傳送端)耦接于第一開關(guān)電路的第二端點N3，一第二端點N6(亦即 第三開關(guān)電路108的另一位傳送端)耦接于一位線112，以及一控制端點N7耦接于一字線 114。第四開關(guān)電路110具有一控制端點耦接于閂鎖電路102的輸出端m，一第一端點耦接 于第三開關(guān)電路108的該第一端點N3，以及一第二端點N8耦接于一參考電位VVSS，其中第 一開關(guān)電路104的第一控制信號WffLB及第二開關(guān)電路106的第二控制信號WffL是以欄為 基準(zhǔn)(Column Based)，用以控制沿著位線112的第一開關(guān)電路104及第二開關(guān)電路106 ；以 及第三開關(guān)電路108的控制端點N7(耦接于字線114)是以列為基準(zhǔn)(Row Based)，用以控 制沿著字線114的第三開關(guān)電路108。此外，該感測放大器耦接于位線112，用以判斷通過 位線112所傳遞的位值。依據(jù)本發(fā)明的實施例靜態(tài)隨機(jī)存取存儲器100，第一開關(guān)電路104、第二開關(guān)電路 106、第三開關(guān)電路108以及第四開關(guān)電路110均是以N型場效應(yīng)晶體管來加以實作，其耦 接關(guān)系已繪示于圖2中，在此不另加贅述。由于靜態(tài)隨機(jī)存取存儲器100包含有八個場效應(yīng) 晶體管，因此靜態(tài)隨機(jī)存取存儲器100可以是一 8-T靜態(tài)隨機(jī)存取存儲器單元。此外，當(dāng)靜 態(tài)隨機(jī)存取存儲器100處于一數(shù)據(jù)寫入模式時，第一控制信號WffLB以及第二控制信號WffL 分別控制第一開關(guān)電路104以及第二開關(guān)電路106不同時導(dǎo)通。更進(jìn)一步來說，當(dāng)靜態(tài)隨 機(jī)存取存儲器100處于該數(shù)據(jù)寫入模式時，第一控制信號WffLB以及第二控制信號WffL依據(jù) 待寫入閂鎖電路102的一位數(shù)據(jù)來分別控制第一開關(guān)電路104以及第二開關(guān)電路106的導(dǎo) 通與否。也就是說，當(dāng)待寫入閂鎖電路102的該位數(shù)據(jù)是對應(yīng)一第一邏輯電平時，位線112 是處于異于該第一邏輯電平的一第二邏輯電平，字線114導(dǎo)通第三開關(guān)電路108，第一控制 信號WffLB不導(dǎo)通第一開關(guān)電路104以及第二控制信號WffL導(dǎo)通第二開關(guān)電路106 ；以及當(dāng)待寫入閂鎖電路102的該位數(shù)據(jù)是對應(yīng)該第二邏輯電平時，位線112系處于該第二邏輯電 平，字線114導(dǎo)通第三開關(guān)電路108，第一控制信號WffLB導(dǎo)通第一開關(guān)電路104以及第二控 制信號WffL不導(dǎo)通第二開關(guān)電路106。另一方面，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于一數(shù)據(jù)讀出模式時，位線112是處于該 第一邏輯電平，參考電位VVSS是處于異于該第一邏輯電平的該第二邏輯電平，字線114導(dǎo) 通第三開關(guān)電路108，第一控制信號WffLB不導(dǎo)通第一開關(guān)電路104以及第二控制信號WffL 不導(dǎo)通第二開關(guān)電路106。當(dāng)靜態(tài)隨機(jī)存取存儲器100處于一待機(jī)模式時，位線112與參考 電位VVSS是對應(yīng)同一邏輯電平，字線112不導(dǎo)通第三開關(guān)電路108，第一控制信號WffLB不 導(dǎo)通第一開關(guān)電路104以及第二控制信號WffL不導(dǎo)通第二開關(guān)電路106。請參考圖3。圖3是本發(fā)明實施例靜態(tài)隨機(jī)存取存儲器100處于該數(shù)據(jù)讀出模式 時的一示意圖。當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該數(shù)據(jù)讀出模式時，第一控制信號WffLB以 及第二控制信號WWL的電壓電平均會是一低電壓電平VL以分別將第一開關(guān)電路104以及 第二開關(guān)電路106關(guān)閉。接著，位線112上的電壓電平會先被充電至一高電壓電平VH，亦 即該第一邏輯電平是高電壓電平VH，以及參考電位VVSS是低電壓電平VL。接著，字線114 上的電壓電平會被充電至高電壓電平VH以導(dǎo)通第三開關(guān)電路108。當(dāng)?shù)谌_關(guān)電路108被 導(dǎo)通時，位線112上的電壓電平就會依據(jù)閂鎖電路102內(nèi)所儲存的位數(shù)據(jù)而被放電至大致 上接近參考電位VVSS，亦即低電壓電平VL，或大致上維持在高電壓電平VH。更進(jìn)一步來說， 在本實施例中，當(dāng)閂鎖電路102內(nèi)所儲存的位數(shù)據(jù)是邏輯0時，則輸出端m上的電壓電平 會是高電壓電平VH，因此第四開關(guān)電路110就會被高電壓電平VH所導(dǎo)通。如此一來，位線 112上的電荷就會通過第三開關(guān)電路108以及第四開關(guān)電路110而被放電至第四開關(guān)電路 110的第二端點N8，進(jìn)而使得位線112上的電壓電平降為低電壓電平VL。反之，當(dāng)閂鎖電路 102內(nèi)所儲存的位數(shù)據(jù)是邏輯1時，則輸出端m上的電壓電平會是低電壓電平VL，因此第 四開關(guān)電路110就不會被導(dǎo)通。如此一來，位線112上的電荷就不會被放電至第四開關(guān)電 路110的第二端點N8，進(jìn)而使得位線112上的電壓電平能大致上維持在高電壓電平VH。因 此，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該數(shù)據(jù)讀出模式時，靜態(tài)隨機(jī)存取存儲器100的一感測 單元(例如本實施例的該感測放大器)就可以依據(jù)位線112上的電壓電平來判斷儲存在閂 鎖電路102內(nèi)的位數(shù)據(jù)。請注意，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該數(shù)據(jù)讀出模式時，由于第一開關(guān)電路 104以及第二開關(guān)電路106均是處于不導(dǎo)通的狀態(tài)，因此位線112上的電荷并不會影響到儲 存在閂鎖電路102內(nèi)的位數(shù)據(jù)。換句話說，本發(fā)明實施例克服了傳統(tǒng)靜態(tài)隨機(jī)存取存儲器 10所面臨的讀取干擾現(xiàn)象(Read-klect-Disturb)。同理，當(dāng)靜態(tài)隨機(jī)存取存儲器100處 于該數(shù)據(jù)讀出模式時，對于耦接于同一條字線114上的一特定靜態(tài)隨機(jī)存取存儲器而言， 其對應(yīng)的第三開關(guān)電路亦會同時被導(dǎo)通。然而，由于該特定靜態(tài)隨機(jī)存取存儲器內(nèi)對應(yīng)的 該第一開關(guān)電路以及該第二開關(guān)電路是處于不導(dǎo)通的狀態(tài)，因此該特定靜態(tài)隨機(jī)存取存儲 器的一特定位線上的電荷不會影響到該特定靜態(tài)隨機(jī)存取存儲器內(nèi)的一特定閂鎖電路所 儲存的位數(shù)據(jù)。換句話說，本發(fā)明實施例亦克服了傳統(tǒng)靜態(tài)隨機(jī)存取存儲器10所面臨的讀 取半選干擾現(xiàn)象(Read Half-Select-Disturb)。請參考圖4。圖4是本發(fā)明實施例靜態(tài)隨機(jī)存取存儲器100于該數(shù)據(jù)寫入模式時 將邏輯0寫入閂鎖電路102的一示意圖。在本實施例中，當(dāng)靜態(tài)隨機(jī)存取存儲器100要將該數(shù)據(jù)位為邏輯0寫入閂鎖電路102時，靜態(tài)隨機(jī)存取存儲器100的一控制單元會將位線 112上的電壓電平先充電至高電壓電平VH，以及將參考電位VVSS設(shè)定為低電壓電平VL。接 著，該控制單元會將第一控制信號WWLB的電壓電平設(shè)定為低電壓電平VL以關(guān)閉第一開關(guān) 電路104，以及將第二控制信號WffL的電壓電平設(shè)定為高電壓電平VH以導(dǎo)通第二開關(guān)電路 106。同時，字線114上的電壓電平會被充電至高電壓電平VH以導(dǎo)通第三開關(guān)電路108。接 著，靜態(tài)隨機(jī)存取存儲器100的位線112上的電壓電平就會被放電至低電壓電平VL。此時， 由于第二開關(guān)電路106以及第三開關(guān)電路108是處于導(dǎo)通的狀態(tài)，因此閂鎖電路102的輸 出端N2上的電荷就會被放電至位線112的低電壓電平VL，而使得輸出端N2上的電壓電平 為低電壓電平VL(亦即該閂鎖電路的數(shù)據(jù)Q)，而閂鎖電路102的輸出端m上的電壓電平則 會是對應(yīng)的高電壓電平VH(亦即該閂鎖電路的數(shù)據(jù)QB)。如此一來，邏輯0就被寫入閂鎖電 路102內(nèi)了。反之，圖5則是本發(fā)明實施例靜態(tài)隨機(jī)存取存儲器100于該數(shù)據(jù)寫入模式時將邏 輯1寫入閂鎖電路102的一示意圖。在本實施例中，當(dāng)靜態(tài)隨機(jī)存取存儲器100要將該數(shù) 據(jù)位為邏輯1寫入閂鎖電路102時，靜態(tài)隨機(jī)存取存儲器100的該控制單元亦會將位線112 上的電壓電平先充電至高電壓電平VH，以及將參考電位VVSS設(shè)定為低電壓電平VL。接著， 該控制單元會將第一控制信號WWLB的電壓電平設(shè)定為高電壓電平VH以導(dǎo)通第一開關(guān)電路 104，以及將第二控制信號WffL的電壓電平設(shè)定為低電壓電平VL以關(guān)閉第二開關(guān)電路106。 同時，字線114上的電壓電平會被充電至高電壓電平VH以導(dǎo)通第三開關(guān)電路108。接著，靜 態(tài)隨機(jī)存取存儲器100的位線112上的電壓電平就會被放電至低電壓電平VL。此時，由于 第一開關(guān)電路104以及第三開關(guān)電路108是處于導(dǎo)通的狀態(tài)，因此閂鎖電路102的輸出端 W上的電荷就會被放電至位線112而使得輸出端m上的電壓電平為低電壓電平VL(亦即 該閂鎖電路的數(shù)據(jù)QB)，而閂鎖電路102的輸出端N2上的電壓電平則會是對應(yīng)的高電壓電 平VH(亦即該閂鎖電路的數(shù)據(jù)Q)。如此一來，邏輯1就被寫入閂鎖電路102內(nèi)了。從圖4以及圖5可以得知，為了將該數(shù)據(jù)位的邏輯值正確地寫入閂鎖電路102，該 控制單元會依據(jù)該數(shù)據(jù)位的邏輯值來決定導(dǎo)通第一開關(guān)電路104以及第二開關(guān)電路106中 的一個開關(guān)電路，并關(guān)閉第一開關(guān)電路104以及第二開關(guān)電路106中的另一個開關(guān)電路。 此外，無論待寫入閂鎖電路102的該數(shù)據(jù)位是邏輯0或邏輯1，在將該數(shù)據(jù)位寫入閂鎖電路 102時，靜態(tài)隨機(jī)存取存儲器100的位線112上的電壓電平都會處于低電壓電平VL，以經(jīng)過 N-型開關(guān)晶體管(Pass Transistor)對閂鎖電路102內(nèi)的電荷進(jìn)行放電的操作。因此，靜 態(tài)隨機(jī)存取存儲器100的閂鎖電路102在寫入邏輯0以及邏輯1時都會具有相同的高效率。 換句話說，靜態(tài)隨機(jī)存取存儲器100可以提高將該數(shù)據(jù)位寫入閂鎖電路102的速率。此外， 由于靜態(tài)隨機(jī)存取存儲器100在寫入邏輯1時并不是對閂鎖電路102進(jìn)行充電來改變閂鎖 電路102所儲存的邏輯值，因此靜態(tài)隨機(jī)存取存儲器100可操作在較低的位線電壓。另一 方面，相較于傳統(tǒng)的靜態(tài)隨機(jī)存取存儲器10，本實施例靜態(tài)隨機(jī)存取存儲器100僅利用一 個外部的開關(guān)電路(亦即第三開關(guān)電路108)來連接兩個內(nèi)部的開關(guān)電路(亦即第一開關(guān) 電路104以及第二開關(guān)電路106)，以及僅利用一條位線112來寫入/讀取閂鎖電路102內(nèi) 的該數(shù)據(jù)位的邏輯值，因此靜態(tài)隨機(jī)存取存儲器100所占用的面積會大幅地減小，以使得 由靜態(tài)隨機(jī)存取存儲器100所組成的一靜態(tài)隨機(jī)存取存儲器具有高密度的特性。請注意并參考圖4及圖5，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該數(shù)據(jù)寫入模式時，由于第一開關(guān)電路104以及第二開關(guān)電路106的控制信號(WWLB、WffL)均是以欄為基準(zhǔn) (Column Based)，而第三開關(guān)電路108的控制端點N7 (耦接于字線114)是以列為基準(zhǔn)(Row Based)。因此只有被選取的閂鎖電路(位于被選取的列和被選取的欄的交會點)，其第三開 關(guān)電路108被導(dǎo)通以及第一開關(guān)電路104與第二開關(guān)電路106其中之一被導(dǎo)通來進(jìn)行寫入 的操作。對于耦接于同一條字線114上的其它半選閂鎖電路(Half-klect Cell)，其對應(yīng) 的第一開關(guān)電路及第二開關(guān)電路皆不導(dǎo)通。對于耦接于同一條位線112上的其它半選閂鎖 電路(Half-Select Cell)，其對應(yīng)的第三開關(guān)電路不導(dǎo)通。因此該特定靜態(tài)隨機(jī)存取存儲 器的一特定位線上的電荷不會影響到該特定靜態(tài)隨機(jī)存取存儲器內(nèi)半選閂鎖電路的一特 定閂鎖電路所儲存的位數(shù)據(jù)。換句話說，本發(fā)明實施例亦克服了傳統(tǒng)靜態(tài)隨機(jī)存取存儲器 10所面臨的寫入半選干擾現(xiàn)象(Write Halflelect-Disturb)。請參考圖6。圖6是本發(fā)明實施例靜態(tài)隨機(jī)存取存儲器100于該待機(jī)模式時的一 示意圖。在本實施例中，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該待機(jī)模式時，靜態(tài)隨機(jī)存取存儲 器100的該控制單元會將位線112上的電壓電平充電至高電壓電平VH，將字線114上的電 壓電平放電至低電壓電平VL以關(guān)閉第三開關(guān)電路108，以及將第一控制信號WffLB以及第 二控制信號WWL的電壓電平設(shè)定為低電壓電平VL以分別關(guān)閉第一開關(guān)電路104以及第二 開關(guān)電路106。此外，為了減少位線112上的電荷的漏電現(xiàn)象，該控制單元會提升參考電位 VVSS的電壓電平。舉例來說，當(dāng)靜態(tài)隨機(jī)存取存儲器100處于該待機(jī)模式時，該控制單元會 將參考電位VVSS的電壓電平設(shè)定為高電壓電平VH。如此一來，由于位線112和第四開關(guān) 電路110的第二端點N8之間會被一個開關(guān)電路(亦即第三開關(guān)電路108)所斷開，且位線 112上的電壓電平是大致上相等于第四開關(guān)電路110的第二端點N8的電壓電平，因此位線 112上的電荷就不會通過第四開關(guān)電路110而漏電至第四開關(guān)電路110的第二端點N8。此外，為了更進(jìn)一步改善靜態(tài)隨機(jī)存取存儲器100處于該待機(jī)模式時的漏電現(xiàn) 象，在本發(fā)明的另一實施例靜態(tài)隨機(jī)存取存儲器200中還包含有一第五開關(guān)電路，如圖7所 示。圖7是本發(fā)明一靜態(tài)隨機(jī)存取存儲器200的一第二實施例示意圖。靜態(tài)隨機(jī)存取存儲 器200包含有一閂鎖電路202、一第一開關(guān)電路204、一第二開關(guān)電路206、一第三開關(guān)電路 208、一第四開關(guān)電路210以及一第五開關(guān)電路212。閂鎖電路202用來儲存一位數(shù)據(jù)(亦 即邏輯1或邏輯0)。相似于該第一實施例存儲器將置100，閂鎖電路202包含有四個場效 應(yīng)晶體管Ml’ -M4’，其是以一正反饋的方式連接以構(gòu)成一閂鎖電路(Latch)。此外，閂鎖電 路202是操作于一電源電壓VCS’和一接地電壓VSS’之間。第一開關(guān)電路204具有一第 一端點耦接于閂鎖電路202的輸出端m，，一第二端點N3，，以及一控制端點N4’用以接收 一第一控制信號WWLB’。第二開關(guān)電路206具有一第一端點耦接于閂鎖電路202的輸出端 N2’，一第二端點耦接于第一開關(guān)電路204的第二端點N3’，以及一控制端點N5’耦接于一 第二控制信號WWL’。第三開關(guān)電路208具有一第一端點耦接于第一開關(guān)電路的第二端點 N3’，一第二端點N6’耦接于一位線214，以及一控制端點N7’耦接于一字線216。第四開關(guān) 電路210具有一控制端點耦接于閂鎖電路202的輸出端m’，一第一端點N8’，以及一第二 端點N9’耦接于一參考電位VVSS’。第五開關(guān)電路212具有一第一端點耦接于第四開關(guān)電 路210的第一端點N8’，一第二端點耦接于第三開關(guān)電路208的第一端點以及一控制端點耦 接于字線216 (亦即N7’)，其中第一開關(guān)電路204的第一控制信號WWLB’及第二開關(guān)電路 206的第二控制信號WWL’是以欄為基準(zhǔn)(Column Based)，用以控制沿著位線214的第一開關(guān)電路204及第二開關(guān)電路206 ；以及第三開關(guān)電路208的控制端點N7，(耦接于字線216) 是以列為基準(zhǔn)(Row Based)，用以控制沿著字線216的第三開關(guān)電路208。依據(jù)本發(fā)明的實施例靜態(tài)隨機(jī)存取存儲器200，第一開關(guān)電路204、第二開關(guān)電路 206、第三開關(guān)電路208、第四開關(guān)電路210以及第五開關(guān)電路212均是以N型場效應(yīng)晶體管 來加以實作，其耦接關(guān)系已繪示于圖7中，在此不另加贅述。由于靜態(tài)隨機(jī)存取存儲器200 包含有九個場效應(yīng)晶體管，因此靜態(tài)隨機(jī)存取存儲器200可以是一 9-T靜態(tài)隨機(jī)存取存儲 器單元。相似于靜態(tài)隨機(jī)存取存儲器100，當(dāng)靜態(tài)隨機(jī)存取存儲器200處于一數(shù)據(jù)寫入模式 時，第一控制信號WWLB’以及第二控制信號WWL’分別控制第一開關(guān)電路204以及第二開關(guān) 電路206不同時導(dǎo)通。更進(jìn)一步來說，當(dāng)靜態(tài)隨機(jī)存取存儲器200處于該數(shù)據(jù)寫入模式時， 第一控制信號WWLB’以及第二控制信號WWL’依據(jù)待寫入閂鎖電路202的一位數(shù)據(jù)來分別 控制第一開關(guān)電路204以及第二開關(guān)電路206的導(dǎo)通與否。也就是說，當(dāng)待寫入閂鎖電路 202的該位數(shù)據(jù)是對應(yīng)一第一邏輯電平時，位線214是處于異于該第一邏輯電平的一第二 邏輯電平，字線216導(dǎo)通第三開關(guān)電路208，第一控制信號WWLB’不導(dǎo)通第一開關(guān)電路204 以及第二控制信號WWL’導(dǎo)通第二開關(guān)電路206 ；以及當(dāng)待寫入閂鎖電路202的該位數(shù)據(jù)是 對應(yīng)該第二邏輯電平時，位線214是處于該第二邏輯電平，字線216導(dǎo)通第三開關(guān)電路208， 第一控制信號WWLB’導(dǎo)通第一開關(guān)電路204以及第二控制信號WWL’不導(dǎo)通第二開關(guān)電路 206。另一方面，當(dāng)靜態(tài)隨機(jī)存取存儲器200處于一數(shù)據(jù)讀出模式時，位線214是處于該 第一邏輯電平，參考電位VVSS’是處于異于該第一邏輯電平的該第二邏輯電平，字線216導(dǎo) 通第三開關(guān)電路208及第五開關(guān)電路212，第一控制信號WWLB’不導(dǎo)通第一開關(guān)電路204以 及第二控制信號WWL’不導(dǎo)通第二開關(guān)電路206。當(dāng)靜態(tài)隨機(jī)存取存儲器200處于一待機(jī) 模式時，位線214與參考電位VVSS’是對應(yīng)同一邏輯電平(第一邏輯電平)，字線214不導(dǎo) 通第三開關(guān)電路208以及第五開關(guān)電路212，第一控制信號WWLB’不導(dǎo)通第一開關(guān)電路204 以及第二控制信號WWL’不導(dǎo)通第二開關(guān)電路206。請注意，靜態(tài)隨機(jī)存取存儲器200和靜態(tài)隨機(jī)存取存儲器100具有相似的該數(shù)據(jù) 讀出模式、該數(shù)據(jù)寫入模式以及該待機(jī)模式。換句話說，上述用來控制靜態(tài)隨機(jī)存取存儲器 100以進(jìn)行該數(shù)據(jù)位讀出、該數(shù)據(jù)位寫入以及該待機(jī)的操作方法均適用于靜態(tài)隨機(jī)存取存 儲器200，因此在此不另加贅述。本段僅針對第五開關(guān)電路212的操作做進(jìn)一步地描述。請 參考圖8。圖8是本發(fā)明實施例靜態(tài)隨機(jī)存取存儲器200于該待機(jī)模式時的一示意圖。當(dāng) 靜態(tài)隨機(jī)存取存儲器200處于該待機(jī)模式時，靜態(tài)隨機(jī)存取存儲器200的一控制單元會將 位線214上的電壓電平充電至一高電壓電平VH’，將字線216上的電壓電平放電至一低電壓 電平VL’以關(guān)閉第三開關(guān)電路208以及第五開關(guān)電路212，以及將第一控制信號WWLB’以及 第二控制信號WWL’的電壓電平設(shè)定為低電壓電平VL’以分別關(guān)閉第一開關(guān)電路204以及 第二開關(guān)電路206。同時，該控制單元會提升參考電位VVSS’的電壓電平。舉例來說，當(dāng)靜 態(tài)隨機(jī)存取存儲器200處于該待機(jī)模式時，該控制單元會將參考電位VVSS’的電壓電平設(shè) 定為高電壓電平VH’。如此一來，由于位線214和第四開關(guān)電路210的第二端點N9’之間會 被兩個開關(guān)電路(亦即第三開關(guān)電路208和第五開關(guān)電路212)所斷開，且位線214上的電 壓電平是大致上相等于第四開關(guān)電路210的第二端點N9’的電壓電平，因此位線214上的 電荷就不會通過第四開關(guān)電路210而漏電至第四開關(guān)電路210的第二端點N9’。
另一方面，本發(fā)明所揭露的實施例靜態(tài)隨機(jī)存取存儲器100以及靜態(tài)隨機(jī)存取存 儲器200并不受限于操作于上述所揭露的該數(shù)據(jù)寫入模式、該數(shù)據(jù)讀出模式以及該待機(jī)模 式。本領(lǐng)域技術(shù)人員應(yīng)可了解靜態(tài)隨機(jī)存取存儲器100以及靜態(tài)隨機(jī)存取存儲器200亦可 以只執(zhí)行上述所揭露的該數(shù)據(jù)寫入模式、該數(shù)據(jù)讀出模式以及該待機(jī)模式中的一個或兩個 模式，此亦為本發(fā)明的范疇所在。此外，請再次參考圖3以及圖9。圖9是本發(fā)明另一實施例靜態(tài)隨機(jī)存取存儲器 900處于該數(shù)據(jù)讀出模式時的一示意圖。相較于圖3所示的實施例靜態(tài)隨機(jī)存取存儲器 100，靜態(tài)隨機(jī)存取存儲器900是省略了靜態(tài)隨機(jī)存取存儲器100的第四開關(guān)電路110。為 了方便起見，靜態(tài)隨機(jī)存取存儲器900內(nèi)的元件和信號的標(biāo)號均相似于靜態(tài)隨機(jī)存取存儲 器100內(nèi)的元件和信號的標(biāo)號，然而本領(lǐng)域技術(shù)人員應(yīng)可了解靜態(tài)隨機(jī)存取存儲器900內(nèi) 的元件和信號的電氣特性并不受限于靜態(tài)隨機(jī)存取存儲器900內(nèi)的元件和信號的電氣特 性。更進(jìn)一步來說，靜態(tài)隨機(jī)存取存儲器100的第四開關(guān)電路110對靜態(tài)隨機(jī)存取存儲器 100來說是非必須的(optional)。換句話說，靜態(tài)隨機(jī)存取存儲器900亦可以包含有第四 開關(guān)電路110，其操作相似于靜態(tài)隨機(jī)存取存儲器100的第四開關(guān)電路110。同理，靜態(tài)隨 機(jī)存取存儲器900亦可以包含有第四開關(guān)電路210以及第五開關(guān)電路212，其操作相似于靜 態(tài)隨機(jī)存取存儲器200的第四開關(guān)電路210以及第五開關(guān)電路212。靜態(tài)隨機(jī)存取存儲器900處于該數(shù)據(jù)讀出模式時，第一控制信號WffLB的電壓電平 會是一低電壓電平VL以將第一開關(guān)電路104關(guān)閉，而第二控制信號WffL的電壓電平會是一 高電壓電平VH以導(dǎo)通第二開關(guān)電路106。接著，位線112上的電壓電平會先被充電至高電 壓電平VH，亦即該第一邏輯電平是高電壓電平VH。接著，字線114上的電壓電平會被充電 至高電壓電平VH以導(dǎo)通第三開關(guān)電路108。當(dāng)?shù)谌_關(guān)電路108被導(dǎo)通時，位線112上的 電壓電平就會依據(jù)閂鎖電路102內(nèi)所儲存的位數(shù)據(jù)而被放電至大致上接近參考電位VVSS， 亦即低電壓電平VL，或大致上維持在高電壓電平VH。更進(jìn)一步來說，在本實施例中，當(dāng)閂鎖 電路102內(nèi)所儲存的位數(shù)據(jù)是邏輯0時，則輸出端N2上的電壓電平會是低電壓電平VL。如 此一來，位線112上的電荷就會通過第二開關(guān)電路106以及第三開關(guān)電路108而被放電至 輸出端N2，進(jìn)而使得位線112上的電壓電平降為低電壓電平VL。反之，當(dāng)閂鎖電路102內(nèi) 所儲存的位數(shù)據(jù)是邏輯1時，則輸出端N2上的電壓電平會是高電壓電平VH。如此一來，位 線112上的電荷就不會被放電，進(jìn)而使得位線112上的電壓電平能大致上維持在高電壓電 平VH。因此，當(dāng)靜態(tài)隨機(jī)存取存儲器900處于該數(shù)據(jù)讀出模式時，靜態(tài)隨機(jī)存取存儲器900 的一感測單元(例如本實施例的該感測放大器)就可以依據(jù)位線112上的電壓電平來判斷 儲存在閂鎖電路102內(nèi)的位數(shù)據(jù)。請注意，由于靜態(tài)隨機(jī)存取存儲器900處于該數(shù)據(jù)寫入模 式和該待機(jī)模式時的操作是大致上相似于靜態(tài)隨機(jī)存取存儲器100的該數(shù)據(jù)寫入模式和 該待機(jī)模式，故在此不另贅述。請注意靜態(tài)隨機(jī)存取存儲器900克服了傳統(tǒng)靜態(tài)隨機(jī)存取 存儲器10所面臨的讀取半選干擾和寫入半選干擾現(xiàn)象。但由于數(shù)據(jù)讀出模式類似傳統(tǒng)靜 態(tài)隨機(jī)存取存儲器10的讀出模式，故仍有讀取干擾現(xiàn)象。惟由于靜態(tài)隨機(jī)存取存儲器900 是經(jīng)由第二開關(guān)電路106以及第三開關(guān)電路108兩層開關(guān)來讀取，故其讀取干擾會較傳統(tǒng) 靜態(tài)隨機(jī)存取存儲器10為小。綜上所述，本發(fā)明所揭露的實施例靜態(tài)隨機(jī)存取存儲器100、靜態(tài)隨機(jī)存取存儲器 200以及靜態(tài)隨機(jī)存取存儲器900可操作在較低的電源電壓VCS’，且克服了傳統(tǒng)靜態(tài)隨機(jī)存取存儲器10所面臨的讀取干擾現(xiàn)象以及讀取半選干擾和寫入半選干擾現(xiàn)象。此外，由于 靜態(tài)隨機(jī)存取存儲器100、靜態(tài)隨機(jī)存取存儲器200以及靜態(tài)隨機(jī)存取存儲器900僅使用一 個外部開關(guān)電路以及一條位線，因此靜態(tài)隨機(jī)存取存儲器100、靜態(tài)隨機(jī)存取存儲器200以 及靜態(tài)隨機(jī)存取存儲器900所占用的面積會大幅地減小。 以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求范圍所做的均等變化與 修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存取存儲器，包含有一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關(guān)電路，具有一第一位傳送端耦接于該第一存取端，一第一控制端耦接于一 第一寫入字線，和一第二位傳送端；一第二開關(guān)電路，具有一第三位傳送端耦接于該第二存取端，一第二控制端耦接于一 第二寫入字線，和一第四位傳送端耦接于該第二位傳送端；一第三開關(guān)電路，具有一第五位傳送端耦接于該第四位傳送端，一第三控制端點耦接 于一字線，和一第六位傳送端耦接于一位線；以及一感測放大器，耦接于該位線，用以判斷通過該位線所傳遞的位值。
2.根據(jù)權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲器，其中該第一開關(guān)的該第一控制端上的 一第一控制信號及該第二開關(guān)的該第二控制端上的一第二控制信號是以欄為基準(zhǔn)，該第一 控制信號以及該第二控制信號用以分別控制沿著該位線的第一開關(guān)及第二開關(guān)，該第三開 關(guān)的該第三控制端上的一第三控制信號是以列為基準(zhǔn)，該第三控制信號用以控制沿著該字 線的該第三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一數(shù)據(jù)寫入模式時，該第一控制信號 以及該第二控制信號分別控制該第一開關(guān)電路以及該第二開關(guān)電路不同時導(dǎo)通。
3.根據(jù)權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于該 數(shù)據(jù)寫入模式時，該第一控制信號以及該第二控制信號依據(jù)待寫入該閂鎖電路的一位數(shù)據(jù) 來分別控制該第一開關(guān)電路以及該第二開關(guān)電路的導(dǎo)通與否。
4.根據(jù)權(quán)利要求3所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)待寫入該閂鎖電路的該位數(shù)據(jù) 是對應(yīng)一第一邏輯電平時，該位線是處于異于該第一邏輯電平的一第二邏輯電平，該字線 導(dǎo)通該第三開關(guān)電路，該第一控制信號導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該 第二開關(guān)電路；以及當(dāng)待寫入該閂鎖電路的該位數(shù)據(jù)是對應(yīng)該第二邏輯電平時，該位線是 處于該第二邏輯電平，該字線導(dǎo)通該第三開關(guān)電路，該第一控制信號不導(dǎo)通該第一開關(guān)電 路以及該第二控制信號導(dǎo)通該第二開關(guān)電路。
5.根據(jù)權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一 數(shù)據(jù)讀出模式時，該字線導(dǎo)通該第三開關(guān)電路，該第一控制信號不導(dǎo)通該第一開關(guān)電路以 及該第二控制信號導(dǎo)通該第二開關(guān)電路。
6.根據(jù)權(quán)利要求2所述的靜態(tài)隨機(jī)存取存儲器，還包含有一第四開關(guān)電路，具有一控制端點耦接于該第一開關(guān)電路的該第一位傳送端，一第一 端點耦接于該第三開關(guān)電路的該第五位傳送端，以及一第二端點耦接于一參考電位。
7.根據(jù)權(quán)利要求6所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一 數(shù)據(jù)讀出模式時，該位線是處于一第一邏輯電平，該參考電位是處于異于該第一邏輯電平 的一第二邏輯電平，該字線導(dǎo)通該第三開關(guān)電路，該第一控制信號不導(dǎo)通該第一開關(guān)電路 以及該第二控制信號不導(dǎo)通該第二開關(guān)電路。
8.根據(jù)權(quán)利要求6所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于一 待機(jī)模式時，該位線與該參考電位是對應(yīng)同一邏輯電平，該字線不導(dǎo)通該第三開關(guān)電路，該 第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第二開關(guān)電路。
9.根據(jù)權(quán)利要求6所述的靜態(tài)隨機(jī)存取存儲器，還包含一第五開關(guān)電路，具有一第一端點耦接于該第四開關(guān)電路的該第一端點，一第二端點耦接于該第三開關(guān)電路的該第五位傳送端以及一控制端點耦接于該字線。
10.根據(jù)權(quán)利要求9所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于 一數(shù)據(jù)讀出模式時，該位線是處于一第一邏輯電平，該參考電位是對應(yīng)異于該第一邏輯電 平的一第二邏輯電平，該字線導(dǎo)通該第三開關(guān)電路以及該第五開關(guān)電路，該第一控制信號 不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第二開關(guān)電路。
11.根據(jù)權(quán)利要求9所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于 一待機(jī)模式時，該位線與該參考電位是處于同一邏輯電平，該字線不導(dǎo)通該第三開關(guān)電路 以及該第五開關(guān)電路，該第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通 該第二開關(guān)電路。
12.一種靜態(tài)隨機(jī)存取存儲器，包含有 一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關(guān)電路，具有一第一位傳送端耦接于該閂鎖電路的該第一存取端，一第一控 制端耦接于一第一寫入字線，和一第二位傳送端；一第二開關(guān)電路，具有一第三位傳送端耦接于該閂鎖電路的該第二存取端，一第二控 制端耦接于一第二寫入字線，和一第四位傳送端耦接于該第二位傳送端；一第三開關(guān)電路，具有一第五位傳送端耦接于該第四位傳送端，一第三控制端點耦接 于一字線，和一第六位傳送端耦接于一位線；以及一第四開關(guān)電路，具有一控制端點耦接于該第一開關(guān)電路的該第一位傳送端，一第一 端點耦接于該第三開關(guān)電路的該第五位傳送端，以及一第二端點耦接于一參考電位；其中該第一開關(guān)的該第一控制端上的一第一控制信號及該第二開關(guān)的該第二控制端 上的一第二控制信號是以欄為基準(zhǔn)，該第一控制信號以及該第二控制信號用以分別控制沿 著該位線的第一開關(guān)及第二開關(guān)，該其第三開關(guān)的該第三控制端上的一第三控制信號是以 列為基準(zhǔn)，該第三控制信號用以控制沿著該字線的該第三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存 儲器處于一數(shù)據(jù)讀出模式時，該第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號 不導(dǎo)通該第二開關(guān)電路。
13.根據(jù)權(quán)利要求12所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于 該數(shù)據(jù)讀出模式時，該位線是處于一第一邏輯電平，該參考電位是處于異于該第一邏輯電 平的一第二邏輯電平，以及該字線導(dǎo)通該第三開關(guān)電路。
14.根據(jù)權(quán)利要求12所述的靜態(tài)隨機(jī)存取存儲器，其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于 一待機(jī)模式時，該位線與該參考電位是對應(yīng)同一邏輯電平，該字線不導(dǎo)通該第三開關(guān)電路， 該第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第二開關(guān)電路。
15.一種靜態(tài)隨機(jī)存取存儲器，包含有 一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關(guān)電路，具有一第一位傳送端耦接于該閂鎖電路的該第一存取端，一第一控 制端耦接于一第一寫入字線，和一第二位傳送端；一第二開關(guān)電路，具有一第三位傳送耦接于該閂鎖電路的該第二存取端，一第二控制 端耦接于一第二寫入字線，和一第四位傳送端耦接于該第二位傳送端；一第三開關(guān)電路，具有一第五位傳送端耦接于該第四位傳送端，一第三控制端點耦接 于一字線，和一第六位傳送端耦接于一位線；以及一第四開關(guān)電路，具有一控制端點耦接于該第一開關(guān)電路的該第一位傳送端，一第一 端點耦接于該第三開關(guān)電路的該第五位傳送端，以及一第二端點耦接于一參考電位；其中該第一開關(guān)的該第一控制端上的一第一控制信號及該第二開關(guān)的該第二控制端 上的一第二控制信號是以欄為基準(zhǔn)，該第一控制信號以及該第二控制信號用以分別控制沿 著該位線的第一開關(guān)及第二開關(guān)，該第三開關(guān)的該第三控制端上的一第三控制信號是以列 為基準(zhǔn)，該第三控制信號用以控制沿著該字線的該第三開關(guān)，以及當(dāng)該靜態(tài)隨機(jī)存取存儲 器處于一待機(jī)模式時，該位線與該參考電位是處于同一邏輯電平，該字線不導(dǎo)通該第三開 關(guān)電路，該第一控制信號不導(dǎo)通該第一開關(guān)電路以及該第二控制信號不導(dǎo)通該第二開關(guān)電 路。
16.根據(jù)權(quán)利要求15所述的靜態(tài)隨機(jī)存取存儲器，還包含一第五開關(guān)電路，具有一第一端點耦接于該第四開關(guān)電路的該第一端點，一第二端點 耦接于該第三開關(guān)電路的該第五位傳送端以及一控制端點耦接于該字線；其中當(dāng)該靜態(tài)隨機(jī)存取存儲器處于該待機(jī)模式時，該字線不導(dǎo)通該第五開關(guān)電路。
全文摘要
一種靜態(tài)隨機(jī)存取存儲器包含有一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關(guān)電路，其具有一第一位傳送端耦接于該第一存取端，和一第二位傳送端；一第二開關(guān)電路，其具有一第三位傳送端耦接于該第二存取端，和一第四位傳送端耦接于該第二位傳送端；一第三開關(guān)電路，其具有一第五位傳送端耦接于該第四位傳送端，和一第六位傳送端耦接于一位線；以及一感測放大器耦接于該位線，用以判斷通過該位線所傳遞的位值；其中于一數(shù)據(jù)寫入模式時，該第一開關(guān)電路以及該第二開關(guān)電路不同時導(dǎo)通。
文檔編號G11C11/413GK102087875SQ20091024719
公開日2011年6月8日 申請日期2009年12月2日 優(yōu)先權(quán)日2009年12月2日
發(fā)明者周世杰, 莊景德, 李坤地, 李鴻瑜, 杜明賢, 楊仕祺, 楊皓義, 林志宇, 黃威 申請人:交通大學(xué), 智原科技股份有限公司