反及閃存及其熱載子生成和寫入方法
【專利摘要】本發(fā)明公開了一種反及閃存及其熱載子生成和寫入方法，存儲器元件被敘述成包括一具有多個存儲單元的三維陣列，此一陣列具有多層存儲單元的階層，階層中的存儲單元由多條字線和多條位線所存取?？刂齐娐繁获罱拥竭@些字線和這些位線?？刂齐娐肥怯糜谕ㄟ^熱載子生成輔助FN隧穿，寫入位于陣列的一選取的階層中并位于一選取的字線上的一選取的存儲單元，同時通過自我升壓(self-boosting)，抑止位于未選取的階層中和位于此一選取的階層中并位于未選取的字線上的未選取的存儲單元的干擾。
【專利說明】反及閃存及其熱載子生成和寫入方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于閃存技術(shù)，特別是關(guān)于適合用于在反及(NAND)配置形態(tài)中以低電壓寫入和擦除的閃存。
【背景技術(shù)】
[0002]閃存是非易失性集成電路存儲器技術(shù)的一種類別。傳統(tǒng)的閃存采用浮動?xùn)糯鎯卧?。隨著存儲器元件中的密度提高，浮動?xùn)糯鎯卧舜嗽絹碓浇咏瑑Υ嬖谙噜徃訓(xùn)胖械碾姾芍g的干擾變成了一個問題。這限制了提高基于浮動?xùn)糯鎯卧拈W存的密度的能力。另一種用于閃存的存儲單元可被稱為電荷捕捉存儲單元，其使用一介電電荷捕捉層代替浮動?xùn)?。電荷捕捉存儲單元使用不會造成像是浮動?xùn)偶夹g(shù)所遭遇到的存儲單元與存儲單元的間的干擾的介電電荷捕捉材料，并且被期待能應(yīng)用于較高密度的閃存。
[0003]典型的快閃存儲單元由一場效晶體管FET結(jié)構(gòu)構(gòu)成，此一結(jié)構(gòu)具有由一通道分開的一源極和一漏極，以及從通道由一電荷儲存結(jié)構(gòu)分開的一柵極，此一電荷儲存結(jié)構(gòu)包括一隧穿介電層(tunnel dielectric layer)、所述電荷儲存層(浮動?xùn)呕蚪殡娰|(zhì))和一阻擋介電層(blocking dielectric layer)。根據(jù)被稱為SONOS元件的早期傳統(tǒng)的電荷捕捉存儲器設(shè)計，源極、漏極和通道被形成在可為一長條的一硅體中(S)，隧穿介電層是由硅氧化物(O)形成，電荷儲存層是由硅氮化物(N)形成，阻擋介電層是由硅氧化物(O)形成，且柵極包括多晶娃(S)。
[0004]雖然其他結(jié)構(gòu)如及(AND)結(jié)構(gòu)也為人所知，閃存元件一般是使用NAND或反或(NOR)結(jié)構(gòu)來實(shí)施。NAND結(jié)構(gòu)是因其高密度和用于數(shù)據(jù)儲存應(yīng)用時的高速而受到歡迎。NOR結(jié)構(gòu)是較適合其他應(yīng)用，例如編碼的儲存，在這些其他應(yīng)用中隨機(jī)位存取是重要的。在NAND結(jié)構(gòu)，寫入程序典型地是仰賴福勒-諾德漢(Fowler-Nordheim,FN)隧穿,且要求高電壓,例如20伏特的數(shù)量級，并需要高電壓晶體管來處理它們。在集成電路上加入高電壓晶體管，伴隨著用于邏輯和其他數(shù)據(jù)流的晶體管，帶來工藝上的復(fù)雜性。此一提高的復(fù)雜性結(jié)果帶來增加的元件成本。
[0005]NAND存儲器三維陣列的特色在于，在相對小的體積中有更大的存儲器容量。在寫入NAND陣列中一選取的存儲單元時，附近的存儲單元被遭受到寫入干擾(programdisturb)。受到寫入干擾的存儲單元包括:在相同NAND串行上的存儲單元；由相同的字線所存取，并且位于相同的半導(dǎo)體長條疊層但位于疊層中的不同層的存儲單元；由相同的字線所存取，并且位于相同層但位于一相鄰的半導(dǎo)體長條疊層中的存儲單元；以及由相同的字線所存取，但位于一相鄰的半導(dǎo)體長條疊層中且位于不同層中的存儲單元。
[0006]熱載子注入是適合用于低電壓寫入操作的存儲器技術(shù)，且能夠適用于一 NAND結(jié)構(gòu)中。在NAND結(jié)構(gòu)中的熱載子注入，已在之前被敘述于在2010/6/10申請、美國申請?zhí)枮?2/797，994、在2011/12/15公開為美國申請公開案第2011/0305088號的案子；和在2010/10/6申請、美國申請?zhí)枮?2/898，979、在2012/4/5公開為美國申請公開案第2012/0081962號的案子中，其皆作為參考文獻(xiàn)而整體并入于此。[0007]以數(shù)種方式中的任何一種來改善熱載子注入系為人所希望的，例如，減少寫入干擾。
【發(fā)明內(nèi)容】
[0008]一種存儲器元件被敘述成包括一具有多個存儲單元的三維的陣列，此一陣列具有多層存儲單元的階層(level)，階層中的存儲單元由多條字線和多條位線所存取?？刂齐娐繁获罱拥竭@些字線和這些位線?？刂齐娐肥怯糜谕ㄟ^熱載子生成輔助FN隧穿，寫入位于陣列的一選取的階層中并位于一選取的字線上的一選取的存儲單元，同時通過自我升壓(self-boosting)，抑止位于未選取的階層中和位于此一選取的階層中并位于未選取的字線上的未選取的存儲單元的干擾。
[0009]在此一技術(shù)的一些實(shí)施例中，存儲單元包括雙浮動?xùn)糯鎯卧?floating body,dual gate memory cell)。
[0010]在此一技術(shù)的一些實(shí)施例中，陣列包括多個多條半導(dǎo)體長條的疊層，經(jīng)由開關(guān)耦接到多個接觸墊(contact pad)、多條位于疊層之間的垂直字線、和稱接到接觸墊的此多條位線，垂直字線在垂直字線與半導(dǎo)體長條的交點(diǎn)上具有存儲單元。
[0011]在此一技術(shù)的一些實(shí)施例中，陣列包括多條半導(dǎo)體長條，其上有配置成多個串聯(lián)的多個存儲單元，并且，陣列包括在一寫入?yún)^(qū)間寫入選取的存儲單元，在寫入?yún)^(qū)間寫入選取的存儲單元是通過:
[0012]在寫入?yún)^(qū)間，偏壓此多個存儲單元的串聯(lián)的一第一端和一第二端的其中之一到一漏極側(cè)電壓，并偏壓此第一端和此第二端的另一個到一源極側(cè)電壓，
[0013]在寫入?yún)^(qū)間，施加多個漏極側(cè)通過電壓到位于選取的字線及所述第一端和第二端的其中之一之間的此多條字線的一第一小組，
[0014]在寫入?yún)^(qū)間，施加多個源極側(cè)通過電壓到位于選取的字線及所述第一端和第二端的另一個之間的此多條字線的一第二小組，
[0015]在寫入?yún)^(qū)間，施加一寫入電壓到選取的字線；以及
[0016]施加一開關(guān)電壓到此多條字線中的一開關(guān)字線和此多個存儲單元中一對應(yīng)的存儲單元，以在至少一部分的寫入?yún)^(qū)間控制熱載子寫入，開關(guān)字線鄰接選取的字線，且此對應(yīng)的存儲單元鄰接選取的存儲單元。
[0017]在此一技術(shù)的一方面，一開關(guān)電壓被施加到一開關(guān)字線，以控制熱載子寫入，且在寫入?yún)^(qū)間中，開關(guān)電壓具有極性相反的不同值。在此一技術(shù)的另一方面，施加到選取的字線的寫入電壓等于漏極側(cè)通過電壓和源極側(cè)通過電壓。在此一技術(shù)的又一方面，寫入?yún)^(qū)間包括多個階段，這些階段至少包括一熱載子生成階段和一 FN載子注入階段。
[0018]在此一技術(shù)的又一方面，一寫入干擾解除電壓被施加到此多條字線中的一寫入干擾解除字線和此多個存儲單元中另一對應(yīng)的存儲單元，以在至少一部分的該寫入?yún)^(qū)間減少寫入干擾。此一寫入干擾解除字線系鄰接開關(guān)字線，且所述另一對應(yīng)的存儲單元鄰接該對應(yīng)的存儲單元。寫入干擾解除電壓小于漏極側(cè)通過電壓和源極側(cè)通過電壓。
[0019]在此一技術(shù)的各種實(shí)施例中，選取的存儲單元經(jīng)歷選取的存儲單元的熱載子寫入的源極側(cè)升壓或漏極側(cè)升壓。
[0020]此一技術(shù)的各種實(shí)施例具有源極側(cè)和漏極側(cè)升壓的選取的和未選取(deselect)的頁的自我升壓。
[0021]本發(fā)明的其他方面和優(yōu)點(diǎn)，可參照圖式和后面的權(quán)利要求范圍中的詳細(xì)敘述而得見。
【專利附圖】
【附圖說明】
[0022]圖1是憑借源極側(cè)升壓的熱載子輔助寫入的電路圖。
[0023]圖2是憑借漏極側(cè)升壓的熱載子輔助寫入的電路圖。
[0024]圖3是憑借源極側(cè)升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
[0025]圖4-圖7是一組在示于圖3的憑借源極側(cè)升壓的熱載子輔助寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0026]圖8-圖11是一組替代性的在示于圖3的憑借源極側(cè)升壓的熱載子輔助寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0027]圖12是憑借漏極側(cè)升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
[0028]圖13-圖16是一組在示于圖12的憑借漏極側(cè)升壓的熱載子輔助寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0029]圖17是采用存儲單元和根據(jù)本發(fā)明的實(shí)施例的偏壓電路的集成電路存儲器的方塊圖。
[0030]圖18-圖25是表示根據(jù)本發(fā)明的實(shí)施例的存儲單元其各個方面的特征的圖表。
[0031]圖26是寫入干擾減少的憑借漏極側(cè)升壓的熱載子輔助寫入的電路圖，示出本體中升壓的部分。
[0032]圖27-圖31是表示根據(jù)本發(fā)明的實(shí)施例的存儲單元其各個方面的特征的圖表。
[0033]圖32是多柵極存儲單元的一三維陣列中一個2X2的部分的透視圖。
[0034]圖33是被偏壓以執(zhí)行熱載子生成和寫入的存儲單元其一三維陣列的透視圖。
[0035]圖34是三維閃存陣列結(jié)構(gòu)的布局圖。
[0036]【符號說明】
[0037]10、11:共享源極線
[0038]12、13:接地選擇線
[0039]14 ~19:字線
[0040]20~23:串打選擇晶體管
[0041]24、25:位線
[0042]26~29:存儲單元
[0043]30,31: 共享源極線
[0044]32、33:接地選擇線
[0045]34 ~39:字線
[0046]40~43:串行選擇晶體管
[0047]44、45:位線
[0048]46~49:存儲單元
[0049]50:共享源極線
[0050]51:接地選擇線[0051]52:串行選擇線
[0052]53:未選取的接地選擇線
[0053]54 ?57:字線
[0054]58、59:位線
[0055]60:存儲單元
[0056]61?63:通道區(qū)
[0057]65:走線
[0058]66:走線
[0059]67:WL (η)
[0060]68:字線
[0061]69:WL(n+2)
[0062]70:WL(n+l)
[0063]71:走線
[0064]72:走線
[0065]73:走線
[0066]74:走線
[0067]75:WL(n)
[0068]76:字線
[0069]77:WL(n+2)
[0070]78:WL(n+l)
[0071]79:走線
[0072]80:走線
[0073]90:共享源極線
[0074]91:接地選擇線
[0075]92:串行選擇線
[0076]93:未選取的接地選擇線
[0077]94 ?97:字線
[0078]98、99:位線
[0079]100:存儲單元
[0080]101:升壓的通道區(qū)
[0081]110:走線
[0082]111:走線
[0083]112:WL(n)
[0084]113:字線
[0085]114:WL(n-2)
[0086]115:WL(n-l)
[0087]116:BL
[0088]117:走線
[0089]120:共享源極線[0090]121:接地選擇線
[0091]122:串行選擇線
[0092]123:未選取的接地選擇線
[0093]124 ?127:字線
[0094]128:位線
[0095]131:升壓的通道區(qū)
[0096]210:集成電路
[0097]212:存儲器陣列
[0098]214:字線和串行選擇譯碼器
[0099]216:字線
[0100]218:位線譯碼器
[0101]220:位線
[0102]222:總線
[0103]224:方塊
[0104]226:數(shù)據(jù)總線
[0105]228:數(shù)據(jù)輸入線
[0106]230:其他電路
[0107]232:數(shù)據(jù)輸出線
[0108]234:控制器
[0109]236:偏壓配置供應(yīng)電壓和電流源
[0110]300:1SPP 的斜率
[0111]301:GSB 寫入
[0112]310:熱載子生成和寫入
[0113]311:寫入抑制
[0114]320:熱載子寫入
[0115]321:GSB 寫入
[0116]330:Vpass 為 8V
[0117]331:Vpass 為 9V
[0118]332:Vpass 為 IOV
[0119]333:Vpass 為 IlV
[0120]334:10V 的 GSB 寫入
[0121]340:Vpgm 為 16V
[0122]341:Vpgm 為 17V
[0123]342:Vpgm 為 18V
[0124]343:Vpgm 為 19V
[0125]344:Vpgm 為 20V
[0126]350:Vpass 為 4V
[0127]351:Vpass 為 6V
[0128]352:Vpass 為 8V[0129]353:Vpass 為 IOV
[0130]360:初始Vt的Vt分布
[0131]361:WL (n+2) =4V 的 Vt 分布
[0132]362:WL (n+2) =IOV 的 Vt 分布
[0133]370:熱載子寫入的Vt分布
[0134]371 =GSB寫入的Vt分布
[0135]380:Vpass4=0V
[0136]381:Vpass4=4V
[0137]382:Vpass4=8V
[0138]383:GSB 寫入
[0139]390:初始的Vt分布
[0140]391:經(jīng)過I次射擊
[0141]392:經(jīng)過10次射擊
[0142]393:經(jīng)過30次射擊
[0143]394:經(jīng)過50次射擊
[0144]400:初始的頁
[0145]401:未選取的頁
[0146]402:被寫入的頁
[0147]403:未選取的頁
[0148]404:未選取的頁
[0149]410:初始的頁
[0150]411:Vpass=8V
[0151]412:Vpass=10V
[0152]413:以 Vpass=IOV 進(jìn)行的 GSB
[0153]420:初始Vt分布
[0154]421:WL(n-2)=10V
[0155]422:WL(n-2)=8V
[0156]423:WL(n-2)=4V
[0157]510:絕緣層
[0158]511?514:半導(dǎo)體長條
[0159]515:存儲器材料的層
[0160]516、517:字線
[0161]518、519:硅化物的層
[0162]520:溝道
[0163]521-524:絕緣材料
[0164]597:隧穿介電層
[0165]598:電荷儲存層
[0166]599:阻擋介電層
[0167]602、603、604、605:半導(dǎo)體長條[0168]602B、603B、604B、605B:階狀結(jié)構(gòu)
[0169]609: SSL 柵極結(jié)構(gòu)
[0170]612、613、614、615:半導(dǎo)體長條
[0171]612A、613A、614A、615A:階狀結(jié)構(gòu)
[0172]619: SSL 柵極結(jié)構(gòu)
[0173]625-1 ?625-N:字線
[0174]626、627:接地選擇線
[0175]628:源極線
[0176]700:半導(dǎo)體長條
[0177]701、703:接地選擇線
[0178]705、707: SSL 柵極結(jié)構(gòu)
[0179]709 =MLlSSL
[0180]711:ML2SSL
[0181]713、715:源極線
[0182]717:頂部
[0183]719:底部
[0184]BL (頂部)、BL (底部):位線
[0185]CSL、CSL (頂部)、CSL (底部):共享源極線
[0186]GND:接地
[0187]GSL、GSL (偶數(shù))、GSL (奇數(shù)):接地選擇線
[0188]ML1、ML2、ML3:金屬層
[0189]SL:源極線
[0190]SSL:串行選擇線
[0191]SSL0、SSL1、SSL2、SSL3:串行選擇晶體管
[0192]UGSL:未選取的接地選擇線
[0193]WL、WL(0)、WL(n-l)、WL(n)、WL(n+l)、WL(n+2)、WL(1-2)、WL(1-l):字線【具體實(shí)施方式】
[0194]對于本發(fā)明的實(shí)施例的詳細(xì)敘述是參照圖式而提供。
[0195]圖1是憑借源極側(cè)升壓的熱載子輔助寫入的電路圖。
[0196]這里示出的存儲單元可為配置成串聯(lián)以形成NAND串行的介電電荷捕捉快閃存儲單元。一種使用能隙工程SONOS (BE-SONOS)電荷捕捉技術(shù)，并用于實(shí)施NAND閃存的技術(shù)，被敘述于Lue的美國專利第7，315，474號，其作為參考文獻(xiàn)而整體并入于此。NAND串行能夠以各種配置形態(tài)來實(shí)施，包括鰭式場效晶體管(finFET)技術(shù)、淺溝道隔離技術(shù)、垂直NAND技術(shù)和其他技術(shù)。可參照，以垂直NAND結(jié)構(gòu)為例，Kim等人的歐洲專利申請案EP2048709號“Nonvolatile memory device, method of operating same and method of fabricatingthe same，，。
[0197]多個快閃存儲單元被配置在多個串行中，此多個串行在位線的方向上延伸，并正交于字線。此多個串行是由個別的串行選擇晶體管SSL020、SSL121、SSL222和SSL323所控制。字線O到1-ι延伸跨過數(shù)個平行的NAND串行，包括WL(O) 14、WL(η-1) 15、WL(η) 16、WL(η+1) 17、WL(1-2) 18和WL(i_l) 19。NAND串行的一端是經(jīng)由一 GSL晶體管耦接到一串行選擇晶體管。NAND串行的另一端是經(jīng)由另一 GSL晶體管I禹接到一 CSL。GSL晶體管是由鄰接位于外側(cè)的字線的GSL (偶數(shù))12和GSL (奇數(shù))13所控制。共享源極線CSL (頂部)10和CSL(底部)11是分別鄰接GSL(偶數(shù))12和GSL(奇數(shù))13。相鄰的平行NAND串行具有相反的CSL到位線和位線到CSL方向。具有位線到CSL方向的NAND串行包括由SSL晶體管SSL121和SSL323所控制的NAND串行，SSL晶體管SSL121和SSL323被耦接到位線BL(頂部)24。具有CSL到位線方向的NAND串行包括由SSL晶體管SSL020和SSL222所控制的NAND串行，SSL晶體管SSL020和SSL222被耦接到位線BL (底部)25。對于任何一個NAND串行，源極線及位線是位于串行的相反端。在NAND串行中的一晶體管，其源極側(cè)是相較于耦接到NAND串行的位線更接近耦接到NAND串行的源極線。在NAND串行中的一晶體管，其漏極側(cè)是相較于耦接到NAND串行的源極線更接近耦接到NAND串行的位線。
[0198]在這個示意圖中，為了簡化，在NAND串行中有一共6個存儲單元。在典型的實(shí)施方式中，一個NAND串行可包括16、32或更多個配置成串聯(lián)的存儲單元。對應(yīng)字線的存儲單元在字線和半導(dǎo)體長條中的通道區(qū)之間具有電荷捕捉結(jié)構(gòu)。存儲單元中的電荷捕捉結(jié)構(gòu)可為介電電荷捕捉結(jié)構(gòu)、浮動?xùn)烹姾刹蹲浇Y(jié)構(gòu)、或其他適用于使用這里敘述的技術(shù)來寫入的閃存結(jié)構(gòu)。并且，已發(fā)展出無結(jié)的NAND快閃結(jié)構(gòu)的實(shí)施例。
[0199]示于圖1的偏壓配置，是通過在由SSL020所控制的存儲器串行的源極側(cè)升壓，執(zhí)行熱載子輔助寫入。
[0200]CSL (頂部)10和CSL (底部)11的電壓是Vcc。所選取的BL (底部)25是給予0V，但未選取的BL (頂部)24是給予Vcc以達(dá)到寫入抑制(program inhibit)。WL(n+l) 17作為輔助柵極，并鄰接選取進(jìn)行寫入的WL (η) 16的SSL / BL側(cè)。WL (η+1) 17接受輔助電壓Va并維持一段時間，直到接受開啟(turn-on)電壓Vpass，Va〈0V。Va使得在WL(η) 16到GSL(偶數(shù))12之間局部升壓，并帶來額外的熱載子注入至選取的存儲單元26中，直到WL(η+1) 17是以Vpass開啟為止。在WL(n+l)17被開啟后，傳統(tǒng)的正的FN(+FN)寫入是執(zhí)行于選取的存儲單元26。
[0201]傳統(tǒng)的+FN寫入采用ISPP，伴隨著大的寫入電壓Vpgm。在未選取的頁(亦即由SSL12USSL222和SSL323控制的串行)上的選取的WL(η) 16是通過自我升壓來抑止，以避免FN干擾。雖然WL(n+l)17切斷(cut off)NAND串行，在未選取的頁上，通道的二側(cè)皆被升壓，從而阻止熱載子進(jìn)入也由WL(η) 16所控制的未選取的存儲單元27、未選取的存儲單元28和未選取的存儲單元29。
[0202]圖2是憑借漏極側(cè)升壓的熱載子輔助寫入的電路圖。
[0203]由個別的SSL晶體管、GSL晶體管、CSL線和位線所控制的NAND串行，其配置是大致上類似于圖1。不過，示于圖2的偏壓配置是通過漏極側(cè)升壓執(zhí)行熱載子輔助寫入。WL (η-1) 35作為輔助柵極，并鄰接選取進(jìn)行寫入的WL (η) 36的CSL側(cè)，WL(n_l)35接受輔助電壓Va并維持一段時間，直到接受開啟電壓Vpass，Va〈0V。Va使得在WL (η) 36到SSLO之間局部升壓，并帶來額外的熱載子注入。
[0204]選取的字線36是在低的通道柵電壓(pass-gate voltage)和寫入電壓下以較多次的寫入射擊(shot)寫入。選取的頁(這個范例里的SSL040)的串行選擇晶體管是給予Vcc，未選取的頁的串行選擇晶體管SSL141、SSL242和SSL343、及GSL(偶數(shù))32和GSL(奇數(shù))33是給予一高于Vpass的電壓,例如7V。
[0205]CSL (頂部)30和CSL (底部)31的電壓是0V。所選取的BL (底部)45是給予Vcc，但未選取的BL (頂部)44是給予OV。因?yàn)楫?dāng)選取的WL (η) 36只施加Vpass時，Vpass到OV或Vpass到Vcc之間的不同相對地低，在未選取的頁的寫入抑制是較不令人關(guān)心。如此，是阻止寫入干擾。
[0206]圖3是憑借源極側(cè)升壓的熱載子輔助寫入的電路圖，示出通道升壓的部分。
[0207]一個選取的NAND串行是介于位線BL(頂部)58和共享源極線CSL50之間。一個未選取的NAND串行是介于位線BL(底部)59和共享源極線CSL50之間?？刂凭€是從位線到共享源極線依序排列，包括:串行選擇線SSL52 ;未選取的接地選擇線UGSL53 ;字線WL(n+2) 54、WL(η+1) 55、WL(η) 56、WL(η-1)57 ;及接地選擇線 GSL51。選取的 NAND 串行在GSL51和WL (η) 56之間具有一升壓的通道區(qū)61。未選取的NAND串行具有二個由WL (η+1) 55分開的升壓的通道區(qū)，包括在SSL52和WL (n+2) 54之間的一第一升壓通道區(qū)62和在GSL51和WL(n) 56之間的一第二升壓通道區(qū)63。對于升壓的通道區(qū)是進(jìn)一步地討論如下。
[0208]圖4-圖7是一組在 示于圖3的憑借源極側(cè)升壓的熱載子輔助寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0209]在這個范例中，經(jīng)過整個多個相位(phase)，熱載子和FN寫入二者皆被執(zhí)行。
[0210]相位I的特色在于熱載子生成。
[0211]相位2的特色在于FN寫入和熱載子寫入。
[0212]選取的SSL和未選取的GSL是由走線(trace) 65所示，其可從接地改變到Vcc，并再回到接地。可以使用交流電壓。
[0213]未選取的SSL和選取的GSL是由走線66所示，其可從接地改變到-2V，并再回到接地。未選取的BL和CSL是由走線71所示，其可從接地改變到Vcc，并再回到接地?？梢允褂媒涣麟妷骸?br>
[0214]選取的BL是由走線72GND所示?？梢允褂媒涣麟妷骸?br>
[0215]WL (η+1) 70接受輔助電壓。WL (n+2) 69接受低于Vpass的一電壓，
[0216]以阻止熱載子干擾。對于二個相位是如下進(jìn)行更詳細(xì)的敘述。
[0217](a)相位I，熱載子生成。
[0218]WL (η+1) 70是以一負(fù)的輔助電壓Va關(guān)閉(turn off)，WL (n+2) 69是以通過電壓Vpass2開啟，其他字線68和WL(η) 67是以通過電壓Vpass開啟，其中Vpass2〈Vpass。WL (η+1) 70將長條(strip)中的本體(body)切斷成本體區(qū)域GSL到WL (η)和SSL到WL(η+2) ο不同的本體區(qū)域依特定的NAND串行而變化，如下所述。
[0219]選取的頁或BL:GSI^PWL(n)之間的通道是局部性地升壓到Vch2，但另一側(cè)SSL到WL(n+2)是維持在0V。橫向電場是Vch2。熱載子是生成并注入到WL(η)中，以進(jìn)行熱載子寫入。
[0220]未選取的頁或BLs:BL通道是完全地關(guān)閉，并升壓到Vchl或Vch2，以在Vpass開啟的情況下進(jìn)行寫入抑制。
[0221](b)相位2:FN與入和熱載子與入。
[0222]WL(n+l)70是由Vpass開啟，其中Vpass2〈Vpass，WL(η) 67接受寫入偏壓，且字線的偏壓維持不變。再一次地，不同的本體區(qū)域依特定的NAND串行而變化，如下所述。
[0223]選取的頁或BL:選取的頁是由Vcc開啟，且選取的BL接受接地GND。WL (η+1) 70是由Vpass開啟，使得熱載子寫入發(fā)生，同時WL (η) 67上的Vpgm使得FN寫入發(fā)生。
[0224]未選取的頁或BLs:未選取的頁是由-2V關(guān)閉，且未選取的BL接受Vcc以進(jìn)行自我升壓。因此通道具有Vch通道電位。寫入抑制是由Vch通道電位造成。
[0225]圖8-圖11是一組替代性的在示于圖3的憑借源極側(cè)升壓的熱載子輔助寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0226]除了 WL (η+1) 78是只由Va偏壓，而未由Vpass偏壓外，圖8_圖11類似于圖4_圖7。據(jù)此，相位I在整個一個熱載子生成及熱載子生成和寫入發(fā)生的較長的脈沖寬度發(fā)生，但FN寫入的相位2并未發(fā)生。
[0227]圖12是憑借漏極側(cè)升壓的熱載子生成和寫入的電路圖，示出通道升壓的部分。
[0228]一選取的NAND串行介于位線BL (頂部)98和共享源極線CSL90之間。一未選取的NAND串行介于位線BL (底部)99共享源極線CSL90之間?？刂凭€是從位線到共享源極線依序排列，包括:串行選擇線SSL92 ;未選取的接地選擇線UGSL93 ;字線WL(η+1) 94、WL(η) 95、WL(n-l)96、WL (n-2) 97 ;及接地選擇線GSL91。選取的NAND串行在SSL92和WL (η) 95之間具有一升壓的通道區(qū)101。未選取的NAND串行具有未升壓的通道區(qū)。通道區(qū)是在以下進(jìn)行進(jìn)一步的討論。
[0229]圖13-圖16是一組在示于圖12的憑借漏極側(cè)升壓的熱載子生成和寫入的過程中，各節(jié)點(diǎn)的電壓相對時間的圖解。
[0230]在這個范例里，F(xiàn)N寫入并未發(fā)生。
[0231]WL(n_l)115接受輔助電壓。WL(n_2) 114接受一低于Vpass的電壓，以從熱載子生成和寫入阻止寫入干擾。
[0232]不像源極側(cè)升壓，未選取的頁和GSL的串行選擇晶體管，由走線110所示，接受高于Vcc的電壓。如此，BL電壓可穿越通過本體，而本體不經(jīng)歷自我升壓。選取的頁的串行選擇晶體管，由走線111所示，接受Vcc。可以使用交流電壓。
[0233]選取的BLl 16接受Vcc，其他未選取的BLs和CSL，由走線117所示，接受0V?？梢允褂媒涣麟妷骸?br>
[0234]WL (η-1) 115是以輔助電壓Va關(guān)閉，持續(xù)一段時間，直到接受Vpass開啟電壓。WL (η-1) 115將長條中的本體切斷成二個本體區(qū)域，GSL到WL(n_2)和SSL到WL (η)。不同的區(qū)域依特定的NAND串行而變化，如下所述。
[0235]選取的頁或BL =SSL到WL (η)之間的通道是局部性地升壓到Vch，但另一側(cè)GSL到WL(n-2)是維持在0V。橫向電場是Vch2。熱載子是生成并注入到WL(η) 112中，以進(jìn)行熱載子寫入。
[0236]未選取的頁或BLs:整個本體區(qū)域是0V，而無自我升壓。受到寫入干擾的存儲單元經(jīng)歷Vpgm到OV的FN干擾。據(jù)此,在一些例子里,寫入算法(algorithm)的特征在于以低的寫入電壓進(jìn)行較多次的寫入射擊，取代以增量階躍脈沖寫入電壓(Incremental StepPulse Program voltage, ISPP)進(jìn)行少次的寫入射擊。
[0237]圖17是采用如這里敘述的升壓虛擬漏極熱載子注入寫入的NAND快閃存儲單元的集成電路存儲器的簡化方塊圖。集成電路210包括一存儲器陣列212，存儲器陣列212使用例如位于一半導(dǎo)體長條上的電荷捕捉存儲單元或浮動?xùn)糯鎯卧獊韺?shí)施。一字線(或列)和串行選擇譯碼器214(包括適合的驅(qū)動器)被耦接到沿著存儲器陣列212的列配置的多條字線216、串行選擇線和接地選擇線，并與它們保持電子通訊(electricalcommunication)。一位線(行)譯碼器和驅(qū)動器218被耦接到沿著存儲器陣列212的行配置的多條位線220，并與它們保持電子通訊，以從存儲器陣列212中的存儲單元讀取數(shù)據(jù)和寫入數(shù)據(jù)到存儲器陣列212中的存儲單元中。地址是在總線222提供到字線譯碼器和串行選擇譯碼器214和提供到位線譯碼器218。方塊224中的感測放大器和數(shù)據(jù)輸入結(jié)構(gòu)，包括用于讀取、寫入和擦除模式的電流源，是經(jīng)由數(shù)據(jù)總線226耦接到位線譯碼器218。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸入線228，從集成電路210上的輸入/輸出端或從其他集成電路210內(nèi)部或外部的數(shù)據(jù)源，提供到方塊224中的數(shù)據(jù)輸入結(jié)構(gòu)。在所描述的實(shí)施例中，其他電路230包括在集成電路210上,例如一通用處理器(general purpose processor)或特殊用途應(yīng)用電路(special purpose application circuitry)、或一提供由存儲單元陣列支持的系統(tǒng)芯片功能的模塊的組合。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸出線232，從方塊224中的感測放大器，提供到集成電路210上的輸入/輸出端或提供到其他集成電路210內(nèi)部或外部的數(shù)據(jù)目標(biāo)端(datadestination)。
[0238]實(shí)施在這個范例里的一控制器234，使用偏壓配置狀態(tài)機(jī)，控制偏壓配置供應(yīng)電壓和電流源236的應(yīng)用，例如用于字線和位線的讀取、寫入、擦除、擦除驗(yàn)證、寫入驗(yàn)證電壓或電流，并使用一訪問控制過程控制字線/源極線操作。控制器實(shí)施如這里所敘述的熱載子寫入，并且，舉例來說，實(shí)施相反極性的電壓的切換、寫入干擾的減少、多階段的寫入?yún)^(qū)間、和等于通過電壓的寫入電壓。控制器234可使用本發(fā)明所屬【技術(shù)領(lǐng)域】所知的特殊用途應(yīng)用電路來實(shí)施。在替代性的實(shí)施例中，控制器234包括可實(shí)施在相同集成電路上的一通用處理器，其執(zhí)行一計算器程序，以控制元件的操作。在另一實(shí)施例中，一個特殊用途應(yīng)用電路和通用處理器的組合可用于控制器234的實(shí)施。 [0239]圖18-圖25是表示根據(jù)本發(fā)明的實(shí)施例的存儲單元其各個方面的特征的圖表。
[0240]圖18和圖19示出ISPP的斜率300 (例如是以如圖4_圖7所示的熱載子生成和寫入來進(jìn)行)是遠(yuǎn)佳于典型的整體自我升壓(Global Self Boosting, GSB)寫入301。熱載子生成和寫入310可帶來較快的寫入速度，并觀察到如同GSB方法的優(yōu)越寫入抑制311。
[0241]圖20和圖21示出一個較高的Vpass會造成較高的升壓通道電位，并且，相較于GSB寫入321，Vpass更加強(qiáng)熱載子寫入320 (熱載子寫入320例如是以如圖4-圖7所示的熱載子生成和寫入來進(jìn)行)。較大的橫向電場系提高熱載子生成和寫入速度。在圖20是進(jìn)行直接一次射擊或者是一次19V的寫入方式(Dumbl9V)，不同于ISPP，此方式寫入時，并不會進(jìn)行讀取驗(yàn)證。對于一個給定的寫入驗(yàn)證，隨著Vpass增加，熱載子生成和寫入要求較少次的寫入射擊或最大化的寫入偏壓。Vpass是顯示為8V330、9V331、10V332、11V333，GSB寫入是在10V334。
[0242]圖22和圖23示出較多次的寫入射擊是有利于寫入。在圖22和圖23所示的例子中，系寫入第30條WL的上層元件(G30-上層元件)。圖22示出以如圖4-圖7所示的熱載子生成和寫入，Vpgm的減少造成需要更多次的寫入射擊來獲得一個在臨界電壓Vt的特定變化。示出的是丫？8111為16￥340、17￥341、18￥342、19￥343和2(^344。圖23示出以如圖8-圖11所示的熱載子生成和寫入(只有一個相位1，其施加一個較長的脈沖寬度執(zhí)行熱載生成和寫入，但無FN寫入)，觀察到較快的寫入速度，證明出色的三維元件的升壓電位。示出的是 Vpass 為 4V350、6V351、8V352 和 10V353。
[0243]圖24示出WL(n+2)上較低的電壓大幅度地減少未預(yù)期的熱載子寫入干擾，其中初始 Vt 的 Vt 分布為 360，WL (n+2) =4V 的 Vt 分布為 361，WL (n+2) =IOV 的 Vt 分布為 362。
[0244]圖25示出源極側(cè)升壓寫入方法的寫入干擾系較典型的GSB來得差，其中熱載子寫入的Vt分布為370，GSB寫入的Vt分布為371。熱載子寫入370系相較于GSB寫入371往右偏移。在圖25所示的例子中，寫入的存儲器其排列為干擾最嚴(yán)重的棋盤式(checkerboard，CKB)布局。
[0245]圖26是寫入干擾減少的憑借漏極側(cè)升壓的熱載子生成和寫入的電路圖，示出本體中升壓的部分。一條額外的字線接受Vpass4，其介在寫入WL和輔助WL之間。
[0246]一選取的NAND串行位線BL (頂部)128和共享源極線CSL120之間?？刂凭€是從位線到共享源極線依序排列，包括:串行選擇線SSL122 ;未選取的接地選擇線UGSL123 ;字線WL (n+2) 124,WL (η+1) 125,WL (η) 126,WL (η-1) 127 ;及接地選擇線 GSL121。選取的 NAND 串行在GSL121和WL (η+1) 125之間具有一升壓的通道區(qū)131。在接受一輔助電壓的WL (n+2) 123和接受一寫入電壓的WL(η) 126之間，WL(η+1) 123接受一 Vpass4電壓。
[0247]圖27示出如圖4-圖7所示的熱載子生成和寫入，以一較高的Vpass4改善干擾和達(dá)到較佳的無干擾窗口(disturb-free window)。不出的是Vpass4=0V380、Vpass4=4V381、Vpass4=8V382,以及 GSB 寫入 383。
[0248]圖28-圖30示出漏極側(cè)升壓寫入方法的結(jié)果。選取的字線上的寫入電壓等于其他未選取的字線上的通道柵電壓。相較于ISPP寫入方案，較多次的寫入射擊達(dá)到較高的寫入Vt。圖28示出Vpass=10V、經(jīng)過不同射擊次數(shù)后的Vt分布，包括初始的Vt分布390、經(jīng)過I次射擊391、經(jīng)過10次射擊392、經(jīng)過30次射擊393和經(jīng)過50次射擊394。圖29示出初始的頁400的Vt分布，和在以Vpass=50V進(jìn)行50次射擊后的不同的頁的Vt分布。未選取的頁401、403和404受到Vpgm到O的寫入應(yīng)力。第I頁402系被寫入，且未選取的頁401,403和404系幾乎是無干擾。圖30示出初始的頁410的Vt分布，和在經(jīng)過100次射擊后的不同的頁的Vt分布。一個較高的Vpass達(dá)成較佳的熱載子寫入，由Vpass=8V411和Vpass=10V412所示。以Vpass=IOV進(jìn)行的GSB413系無法用于寫入。
[0249]圖31示出WL(n-2)上較低的電壓大幅度地減少寫入干擾。示出的Vt分布包括初始 Vt 分布 420、WL (n-2) =10V421、WL (n-2) =8V422 和 WL (n-2) =4V423。
[0250]圖32是一電荷捕捉存儲器三維陣列中一個2X2的部分的透視圖，填充材料是從圖中移除，以清楚顯示構(gòu)成三維陣列的半導(dǎo)體長條疊層和正交的字線。如這里所示，系偏壓多柵極存儲單元，以進(jìn)行熱載子寫入。在此一圖式中，只示出2個層。不過，層的數(shù)目可擴(kuò)展到相當(dāng)大的數(shù)目。存儲器陣列系形成在一集成電路基板上，此一基板具有一絕緣層510于位于下方的半導(dǎo)體或其他結(jié)構(gòu)(未示)之上。存儲器陣列包括多個由絕緣材料521、522、523、524分開的半導(dǎo)體長條511、512、513、514的疊層(圖中示出2個)。疊層是如圖中所示為在Y軸上延伸的脊形形狀，因此半導(dǎo)體長條511-514可被配置形成為存儲單元串行。半導(dǎo)體長條511和513可作為一第一存儲器平面上的存儲單元串行。半導(dǎo)體長條512和514可作為一第二存儲器平面上的存儲單元串行。
[0251]在第一疊層中的半導(dǎo)體長條511和512之間的絕緣材料521和在第二疊層中的半導(dǎo)體長條513和514之間的絕緣材料523，具有約40納米或更大的一有效氧化物厚度(Effective Oxide Thickness,EOT),其中有效氧化物厚度EOT是絕緣材料根據(jù)二氧化娃的介電常數(shù)和所選絕緣材料的介電常數(shù)的比例標(biāo)準(zhǔn)化的一厚度。這里使用的「約40納米」一詞，系包括此種類型的結(jié)構(gòu)在制造上典型造成的大約10%左右的數(shù)量級的變化。絕緣材料的厚度可扮演減少結(jié)構(gòu)中相鄰層的存儲單元的間的干擾的重要角色。在一些實(shí)施例中，絕緣材料的EOT可為小至30納米，同時達(dá)成層間足夠的絕緣。
[0252]在這個范例里，一個存儲器材料的層515系涂布(coat)多個半導(dǎo)體長條疊層，存儲器材料例如是一介電電荷捕捉結(jié)構(gòu)。多條字線516、517系正交地配置在多個半導(dǎo)體長條的疊層上方。字線516、517具有與多個半導(dǎo)體長條的疊層共形(conformal)的表面,填充進(jìn)由多個疊層所定義出的溝道(例如520)之中，并在疊層上的半導(dǎo)體長條511-514的側(cè)表面和字線516、517之間的交點(diǎn)的接口區(qū)域定義出一個多層的陣列。一個硅化物(例如硅化鶴、娃化鈷、娃化鈦)的層518、519可形成于字線516、517上表面的上方。
[0253]因此，可形成配置形成于一 NAND快閃陣列中的一個S0N0S型存儲單元的三維陣列。源極、漏極和通道系形成于硅(S)半導(dǎo)體長條511-514中，存儲器材料的層515包括可由硅氧化物(0)形成的一隧穿介電層597、可由硅氮化物(N)形成的一電荷儲存層598、可由娃氧化物(0)形成的一阻擋介電層599,柵極包括字線516、517的多晶娃(S)。
[0254]多柵極存儲單元具有在半導(dǎo)體長條511-514相反側(cè)上的柵極。在這個例子里，一個特定存儲單元上的多個柵極是由相同的字線所控制，例如字線516或517。
[0255]圖33是被偏壓以執(zhí)行熱載子生成和寫入的存儲單元其一三維陣列的透視圖。絕緣材料是從圖中移除，以露出額外的結(jié)構(gòu)。舉例來說，在脊形形狀疊層中，絕緣層是從半導(dǎo)體長條之間移除，并且，絕緣層是從半導(dǎo)體長條的脊形形狀疊層之間移除。
[0256]此一多層陣列被形成在一絕緣層上，并包括多條與此多個脊形形狀疊層共形的字線625-1、...、625-Ν-1、625-Ν，其作為字線WLn、WLn-1、...WLl。此多個脊形形狀的疊層包括半導(dǎo)體長條612、613、614、615。相同平面上的半導(dǎo)體長條是由階狀結(jié)構(gòu)電性耦接在一起。
[0257]所示的字線編號，從整體結(jié)構(gòu)的后面到前面從I增加到N，是適用于偶數(shù)的存儲器頁。對于奇數(shù)的存儲器頁，字線編號從整體結(jié)構(gòu)的后面到前面從N減少到I。系偏壓字線，以進(jìn)行如這里所討論的熱載子生成。
[0258]階狀結(jié)構(gòu)612A、613A、614A、615A終止半導(dǎo)體長條，例如半導(dǎo)體長條612、613、614、615。如圖中所示，這些階狀結(jié)構(gòu)612A、613A、614A、615A被電性連接到不同的位線，以連接至譯碼電路，以選取陣列內(nèi)的平面。這些階狀結(jié)構(gòu)612A、613A、614A、615A可在定義多個脊形形狀疊層的同時被圖案化。
[0259]階狀結(jié)構(gòu)602B、603B、604B、605B終止半導(dǎo)體長條，例如半導(dǎo)體長條602、603、604、605。如圖中所示，這些階狀結(jié)構(gòu)602B、603B、604B、605B被電性連接到不同的位線，以連接至譯碼電路，以選取陣列內(nèi)的平面。這些階狀結(jié)構(gòu)602B、603B、604B、605B可在定義多個脊形形狀疊層的同時被圖案化。
[0260]任何給定的半導(dǎo)體長條疊層被耦接到階狀結(jié)構(gòu)612A、613A、614A、615A或階狀結(jié)構(gòu)602B、603B、604B、605B的其中之一，但不同時耦接至二者。一個半導(dǎo)體條疊層具有位線端到源極線(Source Line, SL)端的方向和源極線端到位線端的方向此二個相反方向的其中之一。舉例來說，半導(dǎo)體長條612、613、614、615的疊層具有位線端到源極線端的方向；且半導(dǎo)體長條602、603、604、605的疊層具有源極線端到位線端的方向。
[0261]半導(dǎo)體長條612、613、614、615的疊層是在一端終止于階狀結(jié)構(gòu)612A、613A、614A、615A，穿越通過SSL柵極結(jié)構(gòu)619、柵極選擇線GSL626、字線625-1WL到625-N WL、柵極選擇線GSL627，并在另一端終止于源極線628。半導(dǎo)體長條612、613、614、615的疊層不到達(dá)階狀結(jié)構(gòu) 602B、603B、604B、605B。
[0262]半導(dǎo)體長條602、603、604、605的疊層是在一端終止于階狀結(jié)構(gòu)602B、603B、604B、605B,穿越通過SSL柵極結(jié)構(gòu)609、柵極選擇線GSL627、字線625-N WL到625-1WL、柵極選擇線GSL626，并在另一端終止于一源極線(被圖中其他部分遮住)。半導(dǎo)體長條602、603、604,605的疊層不到達(dá)階狀結(jié)構(gòu)612A、613A、614A、615A。
[0263]一個存儲器材料的層將字線625-1到625-N從半導(dǎo)體長條612-615和602-605分開，如在前面的圖式中所詳細(xì)敘述者。類似于字線，接地選擇線GSL626和GSL627是與此多個脊形形狀疊層共形。
[0264]每一個半導(dǎo)體長條的疊層是在一端由階狀結(jié)構(gòu)終止，并在另一端由源極線終止。舉例來說，半導(dǎo)體長條612、613、614、615的疊層是在一端由階狀結(jié)構(gòu)612A、613A、614A、615A終止，并在另一端由源極線628終止。在圖中較接近的這端，每隔一個的半導(dǎo)體長條疊層是由階狀結(jié)構(gòu)602B、603B、604B、605所終止；且每隔一個的半導(dǎo)體長條疊層是由一獨(dú)立的源極線所終止。在圖中較遠(yuǎn)的那端，每隔一個的半導(dǎo)體長條疊層是由階狀結(jié)構(gòu)612A、613A、614A、615A所終止；且每隔一個的半導(dǎo)體長條疊層是由一獨(dú)立的源極線所終止。
[0265]位線和串行選擇線被形成在金屬層MLl、ML2和ML3 ;并在更進(jìn)一步的圖式中以較佳的可視性來進(jìn)行討論。
[0266]晶體管是形成在階狀結(jié)構(gòu)612A、613A、614A和字線625-1之間。在這些晶體管中，半導(dǎo)體長條(例如613)作為元件的通道區(qū)。SSL柵極結(jié)構(gòu)(例如619、609)是在定義字線625-1到625-N的相同步驟圖案化。一個硅化物的層626可沿著字線、接地選擇線的上表面形成，并位于柵極結(jié)構(gòu)的上方。存儲器材料的層可作為晶體管的柵極介電質(zhì)。這些晶體管作為耦接到譯碼電路以選取陣列中特定脊形形狀疊層的串行選擇柵極。
[0267]圖34是三維閃存陣列結(jié)構(gòu)的布局圖。半導(dǎo)體長條(例如700)的疊層被顯示成具有虛線邊界的垂直長條。相鄰的半導(dǎo)體長條疊層是交替地為相反方向，此相反方向是位線端到源極線端方向和源極線位線端方向。每隔一個的半導(dǎo)體長條疊層是由頂部的位線結(jié)構(gòu)通往底部的源極線。每隔一個的半導(dǎo)體長條疊層是由頂部的源極線通往底部的位線結(jié)構(gòu)。
[0268]在半導(dǎo)體長條疊層上方的是水平的字線及水平的接地選擇線GSL (偶數(shù))701和GSL(奇數(shù))703。同樣也在半導(dǎo)體長條疊層上方的是SSL柵極結(jié)構(gòu)(例如705、707。SSL柵極結(jié)構(gòu)在半導(dǎo)體長條的頂端位于每隔一個的半導(dǎo)體長條疊層上，并在半導(dǎo)體長條的底端位于每隔一個的半導(dǎo)體長條疊層上。在任一例中，SSL柵極結(jié)構(gòu)控制任何半導(dǎo)體長條疊層和疊層的對應(yīng)位線接觸結(jié)構(gòu)之間的電性連接。
[0269]所示的字線編號，從圖的頂部到底部從I增加到n，是適用于偶數(shù)的存儲器頁。對于奇數(shù)的存儲器頁，字線編號從圖的底部到頂部從η減少到I。
[0270]在字線、接地選擇線和SSL柵極結(jié)構(gòu)上方的是垂直通過的MLlSSL串行選擇線(例如709)。在MLlSSL串行選擇線上方的是水平通過的ML2SSL(例如711)串行選擇線。雖然為了易于看清楚結(jié)構(gòu)，ML2SSL串行選擇線是顯示成終止在對應(yīng)的MLlSSL串行選擇線，ML2SSL串行選擇線可水平地通過更長的部分。ML2SSL串行選擇線攜帶來自譯碼器的信號，且MLlSSL串行選擇線將這些譯碼器信號耦接到特定的SSL柵極結(jié)構(gòu)，以選取特定的半導(dǎo)體長條置層。
[0271]同樣也在MLlSSL串行選擇線上方的是源極線，偶數(shù)713和奇數(shù)715。
[0272]更進(jìn)一步地，在ML2SSL串行選擇線上方的是ML3位線(未示)，其在頂部717和在底部719連接到階狀接觸結(jié)構(gòu)。透過階狀接觸結(jié)構(gòu)，位線選取半導(dǎo)體長條的特定平面。
[0273]是提供一種新的NAND閃存的寫入方法，其因較低的操作電壓而阻止寫入干擾。一種新的寫入，基于升壓的節(jié)點(diǎn)電位的使用達(dá)成熱載子注入，使得降低的操作電壓能夠使用。由于減少的操作電壓，可使用單一個MOSFET工藝實(shí)施集成電路上的驅(qū)動電路，而不需要額外的高電壓MOSFET工藝。
[0274]相較于傳統(tǒng)的通道熱電子注入操作，BL電壓不需要超過熱載子注入能障高度。因此，BL電壓可為低于傳統(tǒng)通道熱電子(Channel Hot Electron, CHE)寫入電壓的要求的VCC或其他電壓。再者，在熱載子注入過程中，BL將不會消耗DC電流。所以，新的寫入操作應(yīng)能達(dá)成低的功率消耗。
[0275]并且，此一寫入方法的WL電壓是低于傳統(tǒng)的NAND快閃FN寫入操作所要求者。因此不需要非常高電壓的驅(qū)動元件。并且，在NAND快閃陣列中跨過隧道氧化物的垂直電場小于FN注入所要求者。由于較低的電場要求，元件的可靠度系較佳。
[0276]再者，較傳統(tǒng)的FN操作所要求者低的寫入和Vpass電壓，使得字線間介電電壓減少，且因此，隨著字線之間間隔縮短而引起的多柵極字線間介電崩潰系減少。
[0277]雖然本發(fā)明已參照較佳實(shí)施例和范例詳細(xì)揭露如上，可以理解這些范例系示意性的用途而非用以限定本發(fā)明。能夠預(yù)期，在本發(fā)明的精神和隨附權(quán)利要求范圍的保護(hù)范圍內(nèi)，本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者可以沒有困難地進(jìn)行調(diào)整和組合。
【權(quán)利要求】
1.一種存儲器，包括: 一包含多個存儲單元的三維的陣列，具有多層存儲單元的階層； 多條字線，和多條位線；以及 控制電路，耦接到這些字線和這些位線，該控制電路用于通過熱載子生成輔助FN隧穿，寫入位于該陣列的一選取的階層中并位于一選取的字線上的一選取的存儲單元，同時通過自我升壓，抑止位于未選取的階層中和位于該選取的階層中并位于未選取的字線上的未選取的存儲單元的干擾。
2.根據(jù)權(quán)利要求1所述的存儲器，其中這些存儲單元包括雙浮動?xùn)糯鎯卧?br>
3.根據(jù)權(quán)利要求1所述的存儲器，其中該陣列包括多個具有多條半導(dǎo)體長條的疊層，經(jīng)由開關(guān)耦接到多個接觸墊、多條位于這些疊層之間的垂直字線、和耦接到這些接觸墊的這些位線，這些垂直字線在這些垂直字線與這些半導(dǎo)體長條的交點(diǎn)上具有存儲單元。
4.根據(jù)權(quán)利要求1所述的存儲器，其中該陣列包括多條半導(dǎo)體長條，這些半導(dǎo)體長條上有配置成多個串聯(lián)的多個存儲單元，且該存儲器包括在一寫入?yún)^(qū)間寫入該選取的存儲單元，在該寫入?yún)^(qū)間寫入該選取的存儲單元是通過: 在該寫入?yún)^(qū)間，偏壓串聯(lián)的這些存儲單元的這些串聯(lián)的一第一端和一第二端的其中之一到一漏極側(cè)電壓，并偏壓該第一端和該第二端的另一個到一源極側(cè)電壓， 在該寫入?yún)^(qū)間，施加多個漏極側(cè)通過電壓到位于該選取的字線及所述該第一端和該第二端的該其中之一之間的這些字線的一第一小組， 在該寫入?yún)^(qū)間，施加多個源極側(cè)通過電壓到位于該選取的字線及所述該第一端和該第二端的該另一個之間的這些字線的一第二小組， 在該寫入?yún)^(qū)間，施加一寫入電壓到該選取的字線；以及 施加一開關(guān)電壓到這些字線中的一開關(guān)字線和串聯(lián)的這些存儲單元中一對應(yīng)的存儲單元，以在至少一部分的該寫入?yún)^(qū)間控制熱載子寫入，該開關(guān)字線鄰接該選取的字線，且該對應(yīng)的存儲單元鄰接該選取的存儲單元。
5.根據(jù)權(quán)利要求4所述的存儲器，其中該寫入?yún)^(qū)間包括一第一寫入階段和一第二寫入階段。
6.根據(jù)權(quán)利要求5所述的存儲器，其中在該第一寫入階段，該選取的存儲單元至少經(jīng)歷熱載子生成，且在該第二寫入階段，該選取的存儲單元至少經(jīng)歷福勒-諾德漢(Fowler-Nordheim)載子注入。
7.根據(jù)權(quán)利要求5所述的存儲器，其中該開關(guān)電壓在該第一寫入階段是一第一開關(guān)電壓，在該第二寫入階段是一第二開關(guān)電壓，且該第一開關(guān)電壓和該第二開關(guān)電壓具有相反的極性。
8.根據(jù)權(quán)利要求4所述的存儲器，其中在該寫入?yún)^(qū)間，該控制電路更執(zhí)行: 施加一寫入干擾解除電壓到這些字線中的一寫入干擾解除字線和串聯(lián)的這些存儲單元中另一對應(yīng)的存儲單元，以在至少一部分的該寫入?yún)^(qū)間減少寫入干擾，該寫入干擾解除字線鄰接該開關(guān)字線 ，所述另一對應(yīng)的存儲單元鄰接該對應(yīng)的存儲單元，該寫入干擾解除電壓小于這些漏極側(cè)通過電壓和這些源極側(cè)通過電壓。
9.根據(jù)權(quán)利要求4所述的存儲器，其中該寫入電壓等于這些漏極側(cè)通過電壓和這些源極側(cè)通過電壓。
10.根據(jù)權(quán)利要求4所述的存儲器，其中在該寫入?yún)^(qū)間，該選取的存儲單元經(jīng)歷該選取的存儲單元的熱載子寫入的源極側(cè)升壓。
11.根據(jù)權(quán)利要求4所述的存儲器，其中在該寫入?yún)^(qū)間，該選取的存儲單元經(jīng)歷該選取的存儲單元的熱載子寫入的漏極側(cè)升壓。
12.根據(jù)權(quán)利要求4所述的存儲器，更包括: 一第一選擇線，控制一第一存取晶體管，該第一存取晶體管耦接到這些串聯(lián)的該第一端，該第一端耦接到一源極線；以及 一第二選擇線，控制一第二存取晶體管，該第二存取晶體管耦接到這些串聯(lián)的該第二端，該第二端耦接到一位線；且其中，在該寫入?yún)^(qū)間， 該控制電路使得這些半導(dǎo)體長條中一半導(dǎo)體長條在(i)該半導(dǎo)體長條由該選取的字線控制的部分和(ii)該半導(dǎo)體長條由該第一選擇線控制的部分之間發(fā)生通道升壓，且該控制電路不造成該半導(dǎo)體長條在(i)該半導(dǎo)體長條由該開關(guān)字線控制的部分和(?)該半導(dǎo)體長條由該第二選擇線控制的部分之間發(fā)生通道升壓。
13.根據(jù)權(quán)利要求4所述的存儲器，更包括: 在這些半導(dǎo)體長條中一半導(dǎo)體長條上配置成一第二串聯(lián)的多個存儲單元，其中這些字線中多條字線被耦接到在存儲單元的該第二串聯(lián)中的對應(yīng)的多個存儲單元； 一第一選擇線，控制一第一存取晶體管，該第一存取晶體管耦接到該第二串聯(lián)的該第一端；以及 一第二選擇線，控制一第二存取晶體管，該第二存取晶體管耦接到該第二串聯(lián)的該第二端；且 其中，在該寫入?yún)^(qū)間， 該控制電路未從寫入選取該第二串聯(lián)，且 該控制電路使得該第二串聯(lián)的該半導(dǎo)體長條在(i)該第二串聯(lián)的該半導(dǎo)體長條由該第一選擇線控制的部分和(ii)該第二串聯(lián)的該半導(dǎo)體長條由該第二選擇線控制的部分之間，除了該第二串聯(lián)的該半導(dǎo)體長條由該開關(guān)字線控制的部分外，發(fā)生通道升壓。
14.根據(jù)權(quán)利要求4所述的存儲器，更包括: 一第一選擇線，控制一第一存取晶體管，該第一存取晶體管耦接到這些串聯(lián)的該第一端，該第一端耦接到一源極線；以及 一第二選擇線，控制一第二存取晶體管，該第二存取晶體管耦接到這些串聯(lián)的該第二端，該第二端耦接到一位線；且其中，在該寫入?yún)^(qū)間， 該控制電路使得這些半導(dǎo)體長條中一半導(dǎo)體長條在(i)該半導(dǎo)體長條由該選取的字線控制的部分和(ii)該半導(dǎo)體長條由該第二選擇線控制的部分之間發(fā)生通道升壓，且該控制電路不造成該半導(dǎo)體長條在(i)該半導(dǎo)體長條由該開關(guān)字線控制的部分和(ii)該半導(dǎo)體長條由該第一選擇線控制的部分之間發(fā)生通道升壓。
15.根據(jù)權(quán)利要求4所述的存儲器，更包括: 在這些半導(dǎo)體長條中一半導(dǎo)體長條上配置成一第二串聯(lián)的多個存儲單元，其中這些字線中多條字線被耦接到在存儲單元的該第二串聯(lián)中的對應(yīng)的多個存儲單元；一第一選擇線，控制一第一存取晶體管，該第一存取晶體管耦接到該第二串聯(lián)的該第一端；以及 一第二選擇線，控制一第二存取晶體管，該第二存取晶體管耦接到該第二串聯(lián)的該第二端；且 其中，在該寫入?yún)^(qū)間， 該控制電路未從寫入選取該第二串聯(lián)，且 該控制電路不造成該第二串聯(lián)的該半導(dǎo)體長條在該第二串聯(lián)的該半導(dǎo)體長條由該第一選擇線控制的部分和該第二串聯(lián)的該半導(dǎo)體長條由該第二選擇線控制的部分之間發(fā)生通道升壓。
16.—種方法,包括: 通過熱載子生成輔助FN隧穿，寫入位于一三維的陣列中一選取的階層并位于一選取的字線上的一選取的存儲單元，同時通過自我升壓，抑止位于未選取的階層中和位于該選取的階層中并位于未選取的字線上的未選取的存儲單元的干擾。
17.根據(jù)權(quán)利要求16所述的方法，其中該陣列包括多條半導(dǎo)體長條，這些半導(dǎo)體長條上有配置成多個串聯(lián)的多個存儲單元，且該方法包括在一寫入?yún)^(qū)間寫入該選取的存儲單元，在該寫入?yún)^(qū)間寫入該選取的存儲單元是通過: 在該寫入?yún)^(qū)間，偏壓存儲單元的這些串聯(lián)的一第一端和一第二端的其中之一到一漏極側(cè)電壓，并偏壓該第一端和該第二端的另一個到一源極側(cè)電壓， 在該寫入?yún)^(qū)間，施加多個漏極側(cè)通過電壓到位于該選取的字線及所述該第一端和該第二端的該其中之一之間的多條字線的一第一小組， 在該寫入?yún)^(qū)間，施加多個源極側(cè)通過電壓到位于該選取的字線及所述該第一端和該第二端的該另一個之間的這些字線的一第二小組， 在該寫入?yún)^(qū)間，施加一寫入電壓到該選取的字線；以及 施加一開關(guān)電壓到這些字線中的一開關(guān)字線和存儲單元的這些串連中一對應(yīng)的存儲單元，以在該寫入?yún)^(qū)間控制熱載子寫入，該開關(guān)字線鄰接該選取的字線，且該對應(yīng)的存儲單元鄰接該選取的存儲單元。
18.根據(jù)權(quán)利要求17所述的方法，其中該寫入?yún)^(qū)間包括一第一寫入階段和一第二寫入階段。
19.根據(jù)權(quán)利要求18所述的方法，其中在該第一寫入階段，該選取的存儲單元至少經(jīng)歷熱載子生成，且在該第二寫入階段，該選取的存儲單元至少經(jīng)歷福勒-諾德漢(Fowler-Nordheim)載子注入。
20.根據(jù)權(quán)利要求18所述的方法，其中該開關(guān)電壓在該第一寫入階段是一第一開關(guān)電壓，在該第二寫入階段是一第二開關(guān)電壓，且該第一開關(guān)電壓和該第二開關(guān)電壓具有相反的極性。
21.根據(jù)權(quán)利要求17所述的方法，其中所述寫入該選取的存儲單元更包括: 施加一寫入干擾解除電壓到這些字線中的一寫入干擾解除字線和存儲單元的這些串聯(lián)中另一對應(yīng)的存儲單元，以在至少一部分的該寫入?yún)^(qū)間減少寫入干擾，該寫入干擾解除字線鄰接該開關(guān)字線，所述另一對應(yīng)的存儲單元鄰接該對應(yīng)的存儲單元，該寫入干擾解除電壓小于這些漏極側(cè)通過電壓和這些源極側(cè)通過電壓。
22.根據(jù)權(quán)利要求17所述的方法，其中該寫入電壓等于這些漏極側(cè)通過電壓和這些源極側(cè)通過電壓。
23.根據(jù)權(quán)利要求17所述的方法，其中在該寫入?yún)^(qū)間，該選取的存儲單元經(jīng)歷該選取的存儲單元的熱載子寫入的源極側(cè)升壓。
24.根據(jù)權(quán)利要求17所述的方法，其中在該寫入?yún)^(qū)間，該選取的存儲單元經(jīng)歷該選取的存儲單元的熱載子寫入的漏極側(cè)升壓。
25.一種存儲器，包括: 一包含多個存儲單元的三維的陣列，具有多層存儲單元的階層； 多條字線，和多條位線；以及 控制電路，耦接到這些字線和這些位線，該控制電路用于通過熱載子生成輔助FN隧穿，寫入位于該陣列的一選取的階層中并位于一選取的字線上的一選取的存儲單元，同時施加一寫入干擾解除電壓到一寫入干擾解除字線，該寫入干擾解除字線鄰接(i)該選取的字線和(ii) 一開關(guān)字線。
【文檔編號】G11C16/10GK103971743SQ201310498509
【公開日】2014年8月6日 申請日期:2013年10月22日 優(yōu)先權(quán)日:2013年1月29日
【發(fā)明者】張國彬, 葉文瑋, 張智慎, 呂函庭 申請人:旺宏電子股份有限公司