一種支持列選功能的亞閾值存儲(chǔ)單元的制作方法【專利摘要】本發(fā)明屬于集成電路存儲(chǔ)器【
技術(shù)領(lǐng)域：
】，具體為一種支持列選功能的亞閾值存儲(chǔ)單元。該存儲(chǔ)單元包括一交叉耦合反相器，一個(gè)由局部寫字線控制的寫晶體管，一個(gè)供電受列選字線控制的列選擇反相器，及一個(gè)由讀字線控制的讀晶體管。當(dāng)存儲(chǔ)陣列進(jìn)行寫操作時(shí)，只有行字線和列選字線共同選中的存儲(chǔ)單元的局部寫字線有效，數(shù)據(jù)通過寫晶體管寫入存儲(chǔ)單元，同一行、列的半選擇存儲(chǔ)單元保持原來的數(shù)據(jù)；當(dāng)存儲(chǔ)陣列進(jìn)行讀操作時(shí)，選中的存儲(chǔ)單元讀字線有效，數(shù)據(jù)保持反饋環(huán)被切斷，單元存儲(chǔ)的數(shù)據(jù)通過讀晶體管讀出到位線上。本發(fā)明具有較高的讀、寫噪聲容限，能夠在亞閾值電壓下工作，并且支持位列選功能，結(jié)合單位的糾錯(cuò)碼技術(shù)，可以有效的抵抗軟錯(cuò)誤?！緦＠f明】一種支持列選功能的亞閾值存儲(chǔ)單元【
技術(shù)領(lǐng)域：
】[0001]本發(fā)明屬于集成電路存儲(chǔ)器【
技術(shù)領(lǐng)域：
】，具體涉及一種寄存器文件(RegisterFile)及靜態(tài)隨機(jī)存儲(chǔ)器(StaticRandomAccessMemory,SRAM)單兀?！?br>背景技術(shù)：
】[0002]超低功耗的memory在最近十幾年得到快速的發(fā)展，尤其是移動(dòng)芯片、便攜式器件、生物芯片及無線傳感器等低功耗電子產(chǎn)品的爆炸式增長(zhǎng)，使得超低功耗的memory受到更為廣泛的關(guān)注。[0003]超低功耗的memory通常工作在低壓環(huán)境下，甚至亞閾值電壓領(lǐng)域。傳統(tǒng)的6管(6Transistors,6T)SRAM,由于其存儲(chǔ)單元內(nèi)部讀、寫約束的存在，使得它很難在低于0.7伏的電壓下工作，即使采用先進(jìn)的讀、寫輔助電路，也不能將其最小工作電壓降至亞閾值電壓。而且，隨著工藝技術(shù)的進(jìn)步，工藝偏差和器件參數(shù)的不匹配越來越嚴(yán)重，這使得6TSRAM的最小工作電壓進(jìn)一步降級(jí)。[0004]因此，設(shè)計(jì)者們更為偏向采用先進(jìn)的存儲(chǔ)單元結(jié)構(gòu)來進(jìn)行超低功耗的memory設(shè)計(jì)。例如，作者L.Chang于2005年在會(huì)議“SymposiumonVLSITechnology”中發(fā)表“StableSRAMCellDesignforthe32nmNodeandBeyond”,文中提出了一種單端的8T存儲(chǔ)單元結(jié)構(gòu)，采用讀、寫分開的策略，具有較高的噪聲容限及較低的可工作電壓。這些特性使得它在超深亞微米級(jí)的高性能memory設(shè)計(jì)中受到設(shè)計(jì)者們的一致青睞,并且逐漸呈現(xiàn)代替6TSRAM的趨勢(shì)。作者K.Takeda于2006年在雜志JSSC(IEEEJournalofSolid-StateCircuits)中發(fā)表“Aread-static-noise-margin-freeSRAMcellforlow-VDDandhigh-speedapplications”,文中提出了一種單端的7T存儲(chǔ)單元結(jié)構(gòu)，采用隔離管的方式來提高單元的讀、寫穩(wěn)定性，這使得它能在小于0.5伏以下的電源電壓下工作。作者B.Zhai于2007年在會(huì)議ISSCC(InternationalSolid-StateCircuitsConference)中發(fā)表“Asub-200mV6TSRAMin0.13-mmCMOS”，提出一種單端6T存儲(chǔ)單元，通過讀、寫幫助電路，它的最小工作電壓能降至200mV。作者J.Kulkarni于2007在雜志JSSC中發(fā)表“A160-mVrobustSchmitttriggerbasedsubthresholdSRAM”,提出一種差分的10T存儲(chǔ)單元，采用斯密特觸發(fā)器的結(jié)構(gòu)形式，具有較高的噪聲容限，最小工作電壓能夠降至160毫伏。同樣,還有2010年M.-H.Tu在TransactiononCircuitsandSystem1:RegularPapers發(fā)表的“Single-endedsubthresholdSRAMwithasymmetricalwrite/read-assist”一文中提出的單端8T存儲(chǔ)單元；2011年J.-J.Wu在JSSC發(fā)表的“AlargesVTH/VDDtolerantzigzag8TSRAMwitharea-efficientdecoupleddifferentialsensingandfastwrite-backscheme”一文中提出的差分8T存儲(chǔ)單兀；2012年M._H.Tu在JSSC發(fā)表的“Asingle-endeddisturb-free9TsubthresholdSRAMwithcross-pointdata-awarewritewordlinestructure,negativebitline,andadaptivereadoperationtimingtracing”中提出的單端9T存儲(chǔ)單元,及2012年C._H.Lo在JSSC發(fā)表的“P-P-N-based10TSRAMcellforlow-leakageandresilientsubthresholdoperation”中提出的差分IOT存儲(chǔ)單元等等。[0005]這些提出的新型存儲(chǔ)結(jié)構(gòu)無一例外的都具有很高的噪聲容限，并且能在超低電壓下工作，甚至有些能在超亞閾值電壓下工作。但是，它們的共同弱點(diǎn)是存儲(chǔ)陣列不支持列選功能，或者是說它們采用列選結(jié)構(gòu)時(shí)存在半選擇破壞。存儲(chǔ)陣列的列選功能可以有效的提高存儲(chǔ)器面積的有效性，并且結(jié)合單位的糾錯(cuò)碼(ErrorCorrectionCoding,ECC)技術(shù)能夠有效的抵抗低壓環(huán)境下極易發(fā)生的軟錯(cuò)誤(SoftError)現(xiàn)象。因此，目前急需一種能夠支持列選功能的亞閾值存儲(chǔ)單元?！?br/>發(fā)明內(nèi)容】[0006]本發(fā)明的目的在于提供一種能夠支持列選功能的亞閾值存儲(chǔ)單元。[0007]本發(fā)明提供能夠支持列選功能的亞閾值存儲(chǔ)單元，包括:一對(duì)交叉耦合的反相器(第一反相器I和第二反相器2)構(gòu)成存儲(chǔ)單元的存儲(chǔ)核心；其中，第一反相器I的上拉部分為一個(gè)PMOS管，而下拉部分則為兩個(gè)堆疊的NMOS管；上拉PMOS管和下拉部分兩個(gè)堆疊管的中第一NMOS管的柵極與反相器的輸入相連，它們的源極分別與電源和地相連，漏極則分別與反相器的輸出和下拉部分兩個(gè)堆疊管中的第二個(gè)NMOS管的源極相連；下拉部分兩個(gè)堆疊管中的第二NMOS管(即環(huán)切斷管)的漏極與反相器的輸出相連，柵極則與列寫字線的互補(bǔ)信號(hào)相連；第二反相器2則為一個(gè)普通的反相器，但是它的輸入與第一反相器I的輸出相連，輸出則與第一反相器I的輸入相連；第一反相器I的輸入和輸出(或第二反相器2的輸出和輸入)為兩個(gè)存儲(chǔ)結(jié)點(diǎn)；一個(gè)寫晶體管和一個(gè)列選反相器構(gòu)成的存儲(chǔ)單元的寫電路；其中，寫晶體管的源極與第一反相器I的輸出相連，漏極與位線相連，而柵極則與列選反相器的輸出相接；列選反相器為一個(gè)普通的反相器結(jié)構(gòu)，由一個(gè)PMOS管與一個(gè)NMOS管構(gòu)成，它的PMOS管的供電電源與列寫字線相接，輸入與行寫字線相連，輸出則與寫晶體管柵極相連；一個(gè)讀晶體管與第二反相器2的下拉管構(gòu)成的存儲(chǔ)單元的讀電路；其中，讀晶體管的源極與第二反相器2的輸出相連，漏極與位線相連，柵極則由讀字線控制。[0008]本發(fā)明的亞閾值存儲(chǔ)單元，當(dāng)存儲(chǔ)陣列進(jìn)行寫操作時(shí)，由于列選擇反相器的存在，只有行字線和列選字線共同選中的存儲(chǔ)單元的局部寫字線有效，并且相應(yīng)選中單元的交叉耦合反饋環(huán)被切斷，數(shù)據(jù)通過寫晶體管寫入存儲(chǔ)單元，而同一行、列的半選擇存儲(chǔ)單元?jiǎng)t保持原來的數(shù)據(jù)。當(dāng)存儲(chǔ)陣列進(jìn)行讀操作時(shí)，相應(yīng)選中的存儲(chǔ)單元讀字線有效，數(shù)據(jù)保持反饋環(huán)被切斷，單元存儲(chǔ)的數(shù)據(jù)通過讀晶體管讀出到位線上。本發(fā)明具有較高的讀、寫噪聲容限，能夠在亞閾值電壓下工作，并且支持位列選功能，結(jié)合單位的糾錯(cuò)碼技術(shù)，可以有效的抵抗軟錯(cuò)誤?！緦＠綀D】【附圖說明】[0009]圖1是本發(fā)明的電路結(jié)構(gòu)示意圖。[0010]圖2是本發(fā)明數(shù)據(jù)保持時(shí)的電路操作示意圖。[0011]圖3是本發(fā)明寫操作時(shí)的電路操作示意圖。[0012]圖4是本發(fā)明讀操作時(shí)的電路操作示意圖。[0013]圖5是本發(fā)明采用列選結(jié)構(gòu)時(shí)的電路操作示意圖。【具體實(shí)施方式】[0014]本發(fā)明為一種支持列選功能的亞閾值存儲(chǔ)單元，以下通過實(shí)例進(jìn)一步闡述本發(fā)明。[0015]圖1所示為本發(fā)明實(shí)現(xiàn)的9T亞閾值存儲(chǔ)單元的電路結(jié)構(gòu)。PMOS管M2，NMOS管M4及M7構(gòu)成反相器I，PMOS管M3和NMOS管M5構(gòu)成反相器2，反相器I和反相器2首尾相連，交叉耦合，構(gòu)成存儲(chǔ)單元的存儲(chǔ)核心，結(jié)點(diǎn)Q和QB分別為兩個(gè)數(shù)據(jù)存儲(chǔ)結(jié)點(diǎn)。其中，反相器I的NMOS管M7的柵極由列選信號(hào)的反信號(hào)線(CLB)所控制。NMOS管M6為寫晶體管，其源極與存儲(chǔ)結(jié)點(diǎn)Q相連，漏極與位線(BL)相接，而柵極則由局部寫字線(LWL)所控制。PMOS管MO與NMOS管Ml構(gòu)成列選反相器，反相器的輸入由寫字線(WL)控制，輸出則為局部寫字線，用來控制寫晶體管，而反相器的供電電源(即MO的源端)則由列選信號(hào)線(CL)所提供。NMOS管M8為讀晶體管，其源極與存儲(chǔ)結(jié)點(diǎn)QB相連，漏極與位線相接，柵極則由讀字線(RWL)控制。[0016]圖2表示本發(fā)明的存儲(chǔ)單元靜止?fàn)顟B(tài)時(shí)(非工作模式)的電路操作。存儲(chǔ)單元處于靜止模式時(shí)，寫字線WL為高，讀字線RWL為低，列選信號(hào)CL為“0”，其反信號(hào)CLB為“1”，而位線BL則預(yù)充至高電平。由于WL為高，晶體管MO關(guān)斷，而Ml開啟中，所以局部寫字線LWL下拉為“0”，晶體管M6關(guān)斷，存儲(chǔ)單元的寫路徑處于關(guān)斷狀態(tài)。讀字線RWL為“0”，則晶體管M8關(guān)斷，存儲(chǔ)單元的讀路徑同樣也處于關(guān)斷狀態(tài)。而CLB為高，使得M7處于開啟狀態(tài)，保證了交叉耦合的反饋環(huán)進(jìn)行數(shù)據(jù)保持。[0017]圖3表示本發(fā)明的存儲(chǔ)單元寫模式下的電路操作。存儲(chǔ)單元進(jìn)行寫操作時(shí)，寫字線WL下拉為低，讀字線RWL處于低電平，列選信號(hào)CL預(yù)充為“I”，其反信號(hào)CLB為下拉為“0”，而位線BL則為寫入的數(shù)據(jù)(0或I)。由于WL為低，CL為高，則MO開啟，LWL預(yù)充為1，M6開啟。若此時(shí)單元執(zhí)行寫“0”操作，則M6將存儲(chǔ)結(jié)點(diǎn)Q下拉為“0”，由于NMOS管的下拉能力大于PMOS管，所以存儲(chǔ)單元能順利寫“O”。若此時(shí)存儲(chǔ)單元執(zhí)行寫“I”操作，則M6將存儲(chǔ)結(jié)點(diǎn)Q預(yù)充為“1”，由于此時(shí)M7被關(guān)斷(CLB為低)，存儲(chǔ)結(jié)點(diǎn)Q的下拉網(wǎng)絡(luò)被截?cái)啵源鎯?chǔ)單元也能順利進(jìn)行寫“I”。[0018]圖4表示本發(fā)明的存儲(chǔ)單元讀模式下的電路操作。存儲(chǔ)單元進(jìn)行讀操作時(shí)，寫字線WL為高，讀字線RWL預(yù)充為高電平，列選信號(hào)CL預(yù)充為“I”，其反信號(hào)CLB為下拉為“0”，而位線BL則預(yù)充為“I”。RffL為高使得晶體管M8開啟，若此時(shí)存儲(chǔ)單元執(zhí)行讀“0”操作，則存儲(chǔ)結(jié)點(diǎn)QB為“1”，位線上的電平保持不變，存儲(chǔ)數(shù)據(jù)的反信號(hào)輸送至位線上。若此時(shí)存儲(chǔ)單元執(zhí)行讀“I”操作，則位線通過M8、M5進(jìn)行放電，同樣存儲(chǔ)數(shù)據(jù)的反信號(hào)輸送至位線上。由于整個(gè)讀“I”過程中，M7處于判斷狀態(tài)(CLB為低)，數(shù)據(jù)反饋環(huán)被切斷，所以，即使讀操作中存儲(chǔ)結(jié)點(diǎn)QB達(dá)到一個(gè)很高的電平，也無法破壞存儲(chǔ)結(jié)點(diǎn)Q的數(shù)據(jù)值，從而避免了讀操作中的數(shù)據(jù)破壞，有效提高了存儲(chǔ)單元的讀操作穩(wěn)定性。[0019]圖5表示本發(fā)明的存儲(chǔ)單元支持列選結(jié)構(gòu)的電路操作。此圖以2行、2列的陣列進(jìn)行示例說明。假設(shè)數(shù)據(jù)要寫入的單元為1X1(第I行第I列)的那個(gè)單元，則寫字線WL〈0>為低，而WL〈1>為高；CL<0>為高，則CL〈1>為低；CLB<0>為低，則CLB〈1>為高。由于WL〈0>為低，而CL〈0>為高，而1X1單元的局部寫字線開啟，數(shù)據(jù)通過存儲(chǔ)單元的寫晶體管從位線BL〈0>寫入。對(duì)于1X2(第I行第2列)的單元，雖然它的列選反相器的MO管處于開啟狀態(tài)，但由于CL〈1>為低，所以它的局部寫字線為“O”，寫晶體管處于關(guān)斷狀態(tài)。對(duì)于2X1(第2行第I列)的單元，雖然它的列選信號(hào)為高，但由于WL〈0>為低，所以它的局部寫字線為“O”，寫操作同樣也無法進(jìn)行，但由于其CLB信號(hào)為低，則數(shù)據(jù)反饋環(huán)被切斷，雖然如此，由于CLB的脈沖寬度有限，所以無法影響存儲(chǔ)的數(shù)據(jù)。而對(duì)于2X2(第2行第2列)的單元，它的WL信號(hào)為高，而CL信號(hào)為低，局部寫字線保持原來的“0”狀態(tài)，同樣無法進(jìn)行寫操作。在整個(gè)列選結(jié)構(gòu)的存儲(chǔ)陣列中，半選擇的存儲(chǔ)單元都未受到選擇單元的影響，消除了傳統(tǒng)單元中的半選擇破壞?！緳?quán)利要求】1.一種支持列選功能的亞閾值存儲(chǔ)單元，其特征在于包括:一對(duì)交叉耦合的第一反相器和第二反相器構(gòu)成存儲(chǔ)單元的存儲(chǔ)核心；其中，第一反相器的上拉部分為一個(gè)PMOS管，下拉部分為兩個(gè)堆疊的NMOS管；上拉PMOS管和下拉部分兩個(gè)堆疊管的中第一NMOS管的柵極與反相器的輸入相連，它們的源極分別與電源和地相連，漏極分別與反相器的輸出和下拉部分兩個(gè)堆疊管中的第二個(gè)NMOS管的源極相連；下拉部分兩個(gè)堆疊管中的第二NMOS管的漏極與反相器的輸出相連，柵極與列寫字線的互補(bǔ)信號(hào)相連；第二反相器的輸入與第一反相器的輸出相連，第二反相器的輸出與第一反相器的輸入相連；第一反相器的輸入和輸出，或第二反相器2的輸出和輸入，為兩個(gè)存儲(chǔ)結(jié)點(diǎn)；一個(gè)寫晶體管和一個(gè)列選反相器構(gòu)成的存儲(chǔ)單元的寫電路；其中，寫晶體管的源極與第一反相器的輸出相連，漏極與位線相連，而柵極則與列選反相器的輸出相接；列選反相器由一個(gè)PMOS管與一個(gè)NMOS管構(gòu)成，其中的PMOS管的供電電源與列寫字線相接，輸入與行寫字線相連，輸出則與寫晶體管柵極相連；一個(gè)讀晶體管與第二反相器的下拉管構(gòu)成的存儲(chǔ)單元的讀電路；其中，讀晶體管的源極與第二反相器的輸出相連，漏極與位線相連，柵極則由讀字線控制。2.根據(jù)權(quán)利要求1所述的亞閾值存儲(chǔ)單元，其特征在于:當(dāng)存儲(chǔ)單元進(jìn)行寫操作時(shí)，交叉耦合的反饋環(huán)被切斷，數(shù)據(jù)通過寫晶體管順利寫入存儲(chǔ)單元。3.根據(jù)權(quán)利要求1所述的亞閾值存儲(chǔ)單元，其特征在于:當(dāng)存儲(chǔ)單元進(jìn)行讀操作時(shí)，交叉耦合的反饋環(huán)同樣被切斷，數(shù)據(jù)通過讀晶體管順利輸出到位線。4.根據(jù)權(quán)利要求1所述的亞閾值存儲(chǔ)單元，其特征在于:由它構(gòu)成的存儲(chǔ)陣列完全支持列選擇功能，消除半選擇破壞?！疚臋n編號(hào)】G11C11/413GK103578530SQ201310494137【公開日】2014年2月12日申請(qǐng)日期:2013年10月21日優(yōu)先權(quán)日:2013年10月21日【發(fā)明者】溫亮,李毅,曾曉洋申請(qǐng)人:復(fù)旦大學(xué)