一種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構的制作方法
【專利摘要】本發(fā)明涉及存儲器芯片的安全性設計，具體為一種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構，其電路結構簡單，成本低，不會出現(xiàn)內(nèi)部存儲單元上下電時被改寫的問題，其包括復位電路，復位電路連接存儲器控制邏輯電路和存儲單元，存儲單元通過控制線、地址線、數(shù)據(jù)線連接存儲器控制邏輯電路，存儲器控制邏輯電路連接芯片接口電路，其特征在于，存儲器控制邏輯電路上設置復位地址控制邏輯電路。
【專利說明】—種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構
【技術領域】
[0001]本發(fā)明涉及存儲器芯片的安全性設計，具體為ー種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構。
【背景技術】
[0002]I2C、SPI等串行存儲器芯片在上下電過程中，一般會有內(nèi)部復位電路進行系統(tǒng)復位，防止芯片在上下電過程中的誤動作，避免內(nèi)部存儲單元被意外改寫。但在實際應用中，芯片在上下電時，如果內(nèi)部的復位信號已經(jīng)消失，但仍然處在欠電壓狀態(tài)的情況下，則芯片內(nèi)部的控制電路會工作在不穩(wěn)定狀態(tài)下，存在造成芯片內(nèi)部的存儲單元被改寫的可能。
[0003]通用的存儲器芯片常用的內(nèi)部架構如圖1，在上下電過程中，外部電源達到一定的閾值，但低于芯片的最低正常工作電壓時，內(nèi)部復位電路會送出系統(tǒng)的復位信號，控制邏輯和存儲單元會被隨之被復位，保證存儲單元不會被意外操作，在上述電路中，當芯片內(nèi)復位電路的電壓閾值偏低或者復位單元提供的復位時間偏短時，如果外部電源上電較慢，在復位結束時芯片可能還處在欠壓的狀態(tài)下，此時芯片內(nèi)部控制電路已經(jīng)動作，但由于電壓較低，存在誤動作和儲存單元被改寫的可能。
[0004]目前存儲器芯片設計中一般的做法為結合芯片的最低工作電壓和エ藝的偏差，盡可能將復位単元的最低閾值電壓抬高，確保該工作電壓(也即復位電路閾值電壓)下芯片的控制部分能正常動作，另外也有通過延長復位時間來等待外部電壓穩(wěn)定的方法，但當對芯片有低電壓工作要求或較短的啟動時間要求的情況下，便不能提高復位閾值電壓和復位時間，存在前述問題。

【發(fā)明內(nèi)容】

[0005]為了解決上述問題，本發(fā)明提供了ー種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構，其電路結構簡單，成本低，不會出現(xiàn)內(nèi)部存儲單元上下電時被改寫的問題。
[0006]其技術方案是這樣的:其包括復位電路，所述復位電路連接存儲器控制邏輯電路和存儲單元，所述存儲単元通過控制線、地址線、數(shù)據(jù)線連接存儲器控制邏輯電路，所述存儲器控制邏輯電路連接芯片接ロ電路，其特征在于，所述存儲器控制邏輯電路上設置復位地址控制邏輯電路。
[0007]其進ー步特征在于，所述存儲単元上設置例外地址控制邏輯電路，所述復位地址控制邏輯電路連接所述例外地址控制邏輯電路。
[0008]采用本發(fā)明的電路后，存儲器控制邏輯電路上設置復位地址控制邏輯電路，上下電時，復位電路工作進行復位操作時輸出存儲單元的例外地址，該地址是非有效地址，為存儲單元電路不存在的地址空間，存儲單元處于被屏蔽狀態(tài)，不會出現(xiàn)被改寫的問題，在收到芯片結構電路的正常操作指令后置位成存儲單元正常操作地址，該地址為有效地址，恢復到正常操作，該電路結構簡單，成本低?！緦＠綀D】

【附圖說明】
[0009]圖1為現(xiàn)有技術結構示意圖；
圖2為本發(fā)明結構示意圖；
圖3為本發(fā)明操作過程示意圖。
【具體實施方式】
[0010]見圖2所示，一種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構，其包括復位電路，復位電路連接存儲器控制邏輯電路和存儲單元，存儲單元通過控制線、地址線、數(shù)據(jù)線連接存儲器控制邏輯電路，存儲器控制邏輯電路連接芯片接口電路，存儲器控制邏輯電路上設置復位地址控制邏輯電路；存儲單元上設置例外地址控制邏輯電路，復位地址控制邏輯電路連接例外地址控制邏輯電路，在例外地址的輸入下，存儲單元的擦寫控制信號即使存在，也不會有是記得擦寫動作，更好地保證了存儲器芯片的存儲單元不會被改寫。
[0011]其工作原理如下所述:如圖3所示，存儲器芯片上電操作時，芯片電源Vcc的電壓值逐漸增大，當Vcc超過復位輸出閾值電壓但低于芯片最低工作電壓時，復位電路發(fā)出復位信號，在存儲器芯片欠壓工作期間，復位地址控制邏輯電路工作，輸出存儲單元的例外地址，此時存儲單元處于被屏蔽狀態(tài)，擦寫動作無效，一直到上電操作完成，確保不存在誤操作；上電操作完成后，存儲器芯片正常工作后，存儲器控制邏輯電路工作，輸出存儲單元的正常地址，存儲器芯片正常工作；當存儲器芯片操作完成，芯片下電時，當Vcc以低于復位輸出閾值電壓時，復位地址控制邏輯電路工作，輸出存儲單元的例外地址，此時存儲單元處于被屏蔽狀態(tài)，擦寫動作無效，此時同時不存在誤操作。
【權利要求】
1.一種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構，其包括復位電路，所述復位電路連接存儲器控制邏輯電路和存儲單元，所述存儲單元通過控制線、地址線、數(shù)據(jù)線連接存儲器控制邏輯電路，所述存儲器控制邏輯電路連接芯片接口電路，其特征在于，所述存儲器控制邏輯電路上設置復位地址控制邏輯電路。
2.根據(jù)權利要求1所述的一種防止存儲器芯片內(nèi)部存儲單元上下電被改寫電路結構，其特征在于，所述存儲單元上設置例外地址控制邏輯電路，所述復位地址控制邏輯電路連接所述例外地址控制邏輯電路。
【文檔編號】G11C11/56GK103594113SQ201310561969
【公開日】2014年2月19日 申請日期:2013年11月13日 優(yōu)先權日:2013年11月13日
【發(fā)明者】張愛東, 金建明 申請人:無錫普雅半導體有限公司