存儲(chǔ)器及存儲(chǔ)器的讀取方法
【專利摘要】一種存儲(chǔ)器及存儲(chǔ)器的讀取方法。所述存儲(chǔ)器的讀取方法包括：施加0V電壓至目標(biāo)存儲(chǔ)單元連接的源線，施加正電壓值的第一讀取電壓至所述目標(biāo)存儲(chǔ)單元連接的字線，施加負(fù)電壓值的第二讀取電壓至所述目標(biāo)存儲(chǔ)單元連接的第一控制柵線和第二控制柵線；通過讀取電路讀取所述目標(biāo)存儲(chǔ)單元連接的位線上的電流。本發(fā)明技術(shù)方案提供的存儲(chǔ)器及存儲(chǔ)器的讀取方法，減小了對(duì)所述存儲(chǔ)器進(jìn)行讀取操作時(shí)的功耗。
【專利說明】存儲(chǔ)器及存儲(chǔ)器的讀取方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲(chǔ)器【技術(shù)領(lǐng)域】，特別涉及一種存儲(chǔ)器及其讀取方法。
【背景技術(shù)】
[0002]電可擦可編程只讀存儲(chǔ)器(EEPROM, Electrically Erasable ProgrammableRead-Only Memory)是一種以字節(jié)為最小修改單位、可以通過電子方式多次復(fù)寫的半導(dǎo)體存儲(chǔ)設(shè)備。相比可擦可編程只讀存儲(chǔ)器(EPROM, Erasable Programmable Read-OnlyMemoryXEEPROM不需要用紫外線照射，也不需取下，就可以用特定的電壓，來抹除芯片上的信息，以便寫入新的數(shù)據(jù)。由于EEPROM的優(yōu)秀性能以及在線上操作的便利，它被廣泛用于需要經(jīng)常擦除的BIOS芯片以及閃存芯片，并逐步替代部分有斷電保留需要的隨機(jī)存取存儲(chǔ)器(RAM, Random Access Memory)芯片，甚至取代部分的硬盤功能,與高速RAM成為二^世紀(jì)最常用且發(fā)展最快的兩種存儲(chǔ)技術(shù)。
[0003]圖1是現(xiàn)有的一種EEPROM存儲(chǔ)單元的剖面結(jié)構(gòu)示意圖。參考圖1,所述存儲(chǔ)單元包括:襯底100 ;位于所述襯底100上方的中間電極103 ;對(duì)稱分布于所述中間電極103兩側(cè)的第一存儲(chǔ)位和第二存儲(chǔ)位。其中，所述第一存儲(chǔ)位包括漏極101、第一控制柵極104以及第一浮柵105 ;第二存儲(chǔ)位包括源極102、第二控制柵極106以及第二浮柵107。所述漏極101和所述源極102位于所述襯底100內(nèi)部，所述第一控制柵極104、所述第一浮柵105、所述第二控制柵極106以及所述第二浮柵107位于所述襯底100上方。通常來說，采用圖1所示的存儲(chǔ)單元存儲(chǔ)數(shù)據(jù)時(shí)，僅使用所述第一存儲(chǔ)位和所述第二存儲(chǔ)位中的一個(gè)存儲(chǔ)位存儲(chǔ)數(shù)據(jù)，另一個(gè)存儲(chǔ)位作為備用。
[0004]多個(gè)如圖1所示的存儲(chǔ)單元呈陣列排布形成EEPROM存儲(chǔ)陣列，每個(gè)存儲(chǔ)單元的控制柵極、中間電極、源極以及漏極分別連接至控制柵線、字線、源線以及位線，通過對(duì)所述控制柵線、字線、源線以及位線施加不同的操作電壓，實(shí)現(xiàn)對(duì)所述存儲(chǔ)單元的讀操作、寫操作以及擦除操作。以采用所述第一存儲(chǔ)位存儲(chǔ)數(shù)據(jù)、所述第二存儲(chǔ)位作為備用為例，對(duì)所述存儲(chǔ)單元進(jìn)行寫操作時(shí)，即是將電子注入所述第一浮柵105，進(jìn)行寫操作后讀出的為二進(jìn)制數(shù)據(jù)“O” ;對(duì)所述存儲(chǔ)單元進(jìn)行擦除操作時(shí)，即是釋放所述第一浮柵105中存儲(chǔ)的電子，進(jìn)行擦除操作后讀出的為二進(jìn)制數(shù)據(jù)“ 1 ”。
[0005]圖2是采用常見的一種讀取電路對(duì)圖1所示的存儲(chǔ)單元進(jìn)行讀取的結(jié)構(gòu)示意圖。參考圖2，以存儲(chǔ)單元MlO為目標(biāo)存儲(chǔ)單元(即需要進(jìn)行讀取的存儲(chǔ)單元)為例，所述存儲(chǔ)單元MlO的第一控制柵極連接第一控制柵線CG1，所述存儲(chǔ)單元MlO的第二控制柵極連接第二控制柵線CG2，所述存儲(chǔ)單元MlO的中間電極連接字線WL，所述存儲(chǔ)單元MlO的源極連接源線SL，所述存儲(chǔ)單元MlO的漏極連接位線BL。所述第一控制柵線CGl、字線WL以及第二控制柵線CG2連接存儲(chǔ)器中的行譯碼器10，所述位線BL連接存儲(chǔ)器中的列選通晶體管Ml I的源極，所述源線SL通常接地。所述列選通晶體管Mll的柵極連接存儲(chǔ)器中的列譯碼器11，所述列選通晶體管Mll的漏極連接讀取電路12。
[0006]所述讀取電路12包括參考電流源Iref、比較器Comp、放大器Al以及調(diào)整晶體管M12。其中，所述參考電流源Iref的一端適于輸入電源電壓Vdd，所述參考電流源Iref的另一端連接所述比較器Comp的第一輸入端和所述調(diào)整晶體管M12的漏極；所述比較器Comp的第二輸入端適于輸入?yún)⒖茧妷篤r，所述比較器Comp的輸出端適于輸出數(shù)據(jù)Dout ;所述調(diào)整晶體管M12的柵極連接所述放大器Al的輸出端，所述調(diào)整晶體管M12的源極連接所述放大器Al的輸入端和所述列選通晶體管Mll的漏極。
[0007]在讀取所述存儲(chǔ)單元MlO前，由所述放大器Al和所述調(diào)整晶體管M12對(duì)所述列選通晶體管M12的漏極進(jìn)行預(yù)充電，即所述列選通晶體管Mll的漏極電壓隨所述調(diào)整晶體管M12的柵極電壓升高而被快速充電至高電平。所述調(diào)整晶體管M12的柵極通常還接有預(yù)充電單元(圖未示)，以對(duì)所述調(diào)整晶體管M12的柵極電壓進(jìn)行控制。當(dāng)所述列選通晶體管Mll的漏極電壓升高至一預(yù)定值時(shí)，所述調(diào)整晶體管M12的柵極電壓降低，將所述調(diào)整晶體管M12截止。
[0008]讀取所述存儲(chǔ)單元MlO時(shí)，通過所述行譯碼器10向所述字線WL、所述第一控制柵線CGl和所述第二控制柵線CG2施加讀取電壓，通過所述列譯碼器11向所述行選通管Mll的柵極施加驅(qū)動(dòng)電壓，使所述行選通管Mll導(dǎo)通。所述調(diào)整晶體管M12處于不完全截止?fàn)顟B(tài)，流過所述調(diào)整晶體管M12的電流被鉗位到與所述存儲(chǔ)單元MlO的電流相等。所述參考電流源Iref提供的參考電流和所述存儲(chǔ)單元MlO的電流進(jìn)行比較，根據(jù)比較結(jié)果對(duì)數(shù)據(jù)節(jié)點(diǎn)VD進(jìn)行充電或放電，升高或降低所述數(shù)據(jù)節(jié)點(diǎn)VD的電壓，所述比較器Comp根據(jù)所述數(shù)據(jù)節(jié)點(diǎn)VD的電壓和所述參考電壓Vr的比較結(jié)果輸出數(shù)據(jù)Dout為“I”或“O”。
[0009]通常，所述行譯碼器10包括字線譯碼單元和控制柵線譯碼單元，所述字線譯碼單元適于向所述字線WL提供讀取電壓，所述控制柵線譯碼單元適于向所述第一控制柵線CGl和所述第二控制柵線CG2提供讀取電壓。所述行譯碼器10提供的讀取電壓如表一所示。
[0010]表一
[0011]
[CGI
【權(quán)利要求】
1.一種存儲(chǔ)器，其特征在于，包括: 存儲(chǔ)陣列，包括字線、第一控制柵線、第二控制柵線、位線、源線以及呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元包括中間電極、第一控制柵極、第二控制柵極、漏極以及源極，所述中間電極連接所述字線，所述第一控制柵極連接所述第一控制柵線，所述第二控制柵極連接所述第二控制柵線，所述漏極連接所述位線，所述源極連接所述源線； 行譯碼器，適于在對(duì)所述存儲(chǔ)器進(jìn)行讀操作時(shí)向所述字線提供正電壓值的第一讀取電壓、向所述第一控制柵線和所述第二控制柵線提供負(fù)電壓值的第二讀取電壓； 讀取電路，適于讀取所述存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)； 列選通晶體管，適于連通所述位線和所述讀取電路； 列譯碼器，適于控制所述列選通晶體管的導(dǎo)通與截止。
2.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述第一讀取電壓為2.5V至3.5V，所述第二讀取電壓為-0.4V至-1V。
3.如權(quán)利要求1或2所述的存儲(chǔ)器，其特征在于，所述行譯碼器包括字線譯碼單元和控制柵線譯碼單元；所述字線譯碼單元適于向所述字線提供所述第一讀取電壓，所述控制柵線譯碼單元適于向所述第一控制柵線和所述第二控制柵線提供所述第二讀取電壓。
4.如權(quán)利要求 3所述的存儲(chǔ)器，其特征在于，所述控制柵線譯碼單元包括: 預(yù)譯碼單元，適于根據(jù)所述存儲(chǔ)單元的地址信號(hào)在第一電源域產(chǎn)生所述存儲(chǔ)單元的操作電壓； 電平移位單元，適于將所述第一電源域的操作電壓轉(zhuǎn)換為第二電源域的操作電壓，所述第二電源域的負(fù)電源電壓與所述第二讀取電壓相等； 輸出緩沖單元，適于增強(qiáng)所述第二電源域的操作電壓的驅(qū)動(dòng)能力。
5.如權(quán)利要求4所述的存儲(chǔ)器，其特征在于，所述輸出緩沖單元包括PMOS晶體管和NMOS晶體管； 所述PMOS晶體管的源極適于輸入所述第二電源域的正電源電壓，所述PMOS晶體管的柵極連接所述NMOS晶體管的柵極并適于輸入所述第二電源域的操作電壓，所述PMOS晶體管的漏極連接所述NMOS晶體管的漏極，所述NMOS管的源極適于輸入所述第二電源域的負(fù)電源電壓。
6.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，在所述存儲(chǔ)陣列中，同行存儲(chǔ)單元的中間電極連接同一條字線，同行存儲(chǔ)單元的第一控制柵極連接同一條第一控制柵線，同行存儲(chǔ)單元的第二控制柵極連接同一條第二控制柵線，同列存儲(chǔ)單元的漏極連接同一條位線，同列存儲(chǔ)單元的源極連接同一條源線。
7.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述讀取電路包括參考電流源、比較器、放大器以及調(diào)整晶體管； 所述參考電流源的一端適于輸入所述存儲(chǔ)器的電源電壓，所述參考電流源的另一端連接所述比較器的第一輸入端和所述調(diào)整晶體管的漏極； 所述比較器的第二輸入端適于輸入?yún)⒖茧妷海霰容^器的輸出端適于輸出所述存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)； 所述調(diào)整晶體管的柵極連接所述放大器的輸出端，所述調(diào)整晶體管的源極連接所述放大器的輸入端和所述列選通晶體管的漏極。
8.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述行譯碼器還適于在所述存儲(chǔ)器處于待機(jī)模式時(shí)向所述第一控制柵線和所述第二控制柵線提供所述第二讀取電壓。
9.一種存儲(chǔ)器的讀取方法，其特征在于，所述存儲(chǔ)器包括存儲(chǔ)陣列，所述存儲(chǔ)陣列包括字線、第一控制柵線、第二控制柵線、位線、源線以及呈陣列排布的存儲(chǔ)單元，所述存儲(chǔ)單元包括中間電極、第一控制柵極、第二控制柵極、漏極以及源極，所述中間電極連接所述字線，所述第一控制柵極連接所述第一控制柵線，所述第二控制柵極連接所述第二控制柵線，所述漏極連接所述位線，所述源極連接所述源線，所述存儲(chǔ)器的讀取方法包括: 施加OV電壓至目標(biāo)存儲(chǔ)單元連接的源線，施加正電壓值的第一讀取電壓至所述目標(biāo)存儲(chǔ)單元連接的字線，施加負(fù)電壓值的第二讀取電壓至所述目標(biāo)存儲(chǔ)單元連接的第一控制柵線和第二控制柵線； 通過讀取電路讀取所述目標(biāo)存儲(chǔ)單元連接的位線上的電流。
10.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于，所述第一讀取電壓為2.5V至3.5V，所述第二讀取電壓為-0.4V至-1V。
【文檔編號(hào)】G11C16/06GK103811062SQ201410083968
【公開日】2014年5月21日 申請(qǐng)日期:2014年3月7日 優(yōu)先權(quán)日:2014年3月7日
【發(fā)明者】楊光軍 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司