一種基于半浮柵的雙管增益存儲器器件結構的制作方法
【專利摘要】本發(fā)明涉及一種半導體器件結構，尤其涉及一種基于半浮柵的雙管增益存儲器器件結構，該存儲器器件結構包括一SOI晶圓，且在所述SOI晶圓中的半導體層中還制備有多個存儲器單元，每個存儲器單元包括位于半導體層中的相互絕緣隔離的一個存儲管和一個選通管，且所述存儲管的柵極與所述選通管的源極電性連接，構成一雙管增益單元結構；其中，所述存儲器單元中設置有存儲管區(qū)和選通管區(qū)，所述存儲管包括一個半浮柵結構，從存儲管區(qū)延伸到選通管區(qū)并籍由半浮柵結構電性接觸選通管的源極。本發(fā)明中的存儲器器件結構節(jié)省了存儲器器件單元面積和金屬互連所占的面積，并使得保持時間增加，漏電流減小，RC延遲減少，功耗明顯降低。
【專利說明】—種基于半浮柵的雙管增益存儲器器件結構【技術領域】
[0001]本發(fā)明涉及一種半導體器件結構，尤其涉及一種基于半浮柵的雙管增益存儲器器件結構。
【背景技術】
[0002]隨著特征尺寸越來越小，對片上高速緩存cache (SRAM)的性能、密度、功耗的需求越來越高，傳統(tǒng)六管單元的SRAM已不能滿足高性能、高密度、低功耗的要求。近些年來，一種基于增益單元的嵌入式DRAM (eDRAM)逐漸引起廣泛關注，并且這種結構已經(jīng)在一些服務器和移動設備中取代了傳統(tǒng)的SRAM以達到更高的性能。
[0003]嵌入式存儲器在整個專用集成電路(ASIC)和片上系統(tǒng)(SoC)中都占據(jù)主導地位，這種趨勢還在持續(xù)。在現(xiàn)代微處理器中，功耗損耗已經(jīng)成為嵌入式存儲器的主要性能限制，而適度的增加功耗下，大容量的高速緩存卻能明顯提高微架構性能和多核系統(tǒng)的利用。在一些處理器中高速緩存存儲器的面積已經(jīng)接近于整個芯片面積的一半，并且存儲器占據(jù)了整個低功耗系統(tǒng)的絕大部分功耗。傳統(tǒng)的嵌入式存儲器為6管SRAM (如圖1 )，它具備高速的讀寫性能和強勁的靜態(tài)數(shù)據(jù)保持能力。但是隨著存儲容量不斷上升導致亟需一種較小的存儲單元結構來替代SRAM。采用電流讀/寫存取是一種獲取更高存儲器帶寬的有效方法，但是四端SRAM需要更多的晶體管來實現(xiàn)這樣的存儲單元，導致更多的面積損耗。并且，SRAM存儲單元中截止晶體管的漏功耗已經(jīng)成為超大規(guī)模集成電路中的主要功耗，特別是在待機狀態(tài)下。為了解決功耗問題，最有效的辦法就是降低系統(tǒng)的工作電壓(VDD)。然而讀寫邊界減小以及增加的工藝變化限制了 SRAM陣列的最小工作電壓。因此理想的SRAM替代者必須保持標準邏輯制造工藝兼容性，并具備高密度、低功耗、低操作電壓。
[0004]在納米級CMOS工藝中嵌入式DRAM (eDRAM)已經(jīng)成為主流SRAM的替代者。傳統(tǒng)的I個晶體管I個電容(ITic)eDRAM由于電容漏電導致可縮放性受到限制。一種邏輯兼容的增益單元(gain cell，GC)eDRAM能夠有效解決上述問題。增益單元的概念可追溯到上世紀七十年代，但是由于SRAM和DRAM芯片獨立的專用工藝技術的發(fā)展導致增益單元沒有引起注意。直至最近十年來GC存儲器作為SRAM的有效替代者而重新被提起，尤其是在高密度、低功耗和高可靠性方面GC存儲器有著很大潛能。目前工業(yè)界和學術屆已經(jīng)有很多創(chuàng)新的GC設計和陣列結構，旨在在高端處理器中取代高速cache。增益單元一般是由2_3個標準邏輯晶體管或者二極管組成的動態(tài)存儲位單元(bitcell )，相比傳統(tǒng)的ITlC單元，增益單元中多出的部件是為了能夠增加內部的存儲電容，同時能夠放大所存儲的電荷，因此稱之為“增益”單元。
[0005]另外，傳統(tǒng)的2Mb2T增益單元結構，如圖2所示，W晶體管14的一源/漏極電路連接R晶體管15的柵極，帶寬128GB/s，2ns周期時間，可工作在2GHz頻率下，制造工藝為65nm邏輯工藝?？焖俚淖x 存取和周期可應用在查找表結構中，并有希望取代SRAM。雙管完全流水線增益單元具備非破壞性讀操作，支持局部寫功能，支持8周期連續(xù)存取同一個存儲塊。該存儲塊采用高性能的65nm工藝制造，1.2nm氮化柵氧化層,35nm柵長，NiSi娃化物,8層銅金屬互連，工作頻率可達2GHz。具體參數(shù)如表1所示。
[0006]
【權利要求】
1.一種基于半浮柵的雙管增益存儲器器件結構，其特征在于，所述存儲器器件結構包括: 一 SOI晶圓，包括底部襯底和位于底部襯底之上的掩埋層及包括掩埋層上方的半導體層，且在所述半導體層中還制備有多個存儲器單元，每個存儲器單元包括位于所述半導體層中的相互絕緣隔離的一個存儲管和一個選通管，且所述存儲管的柵極與所述選通管的源極電性連接，構成一雙管增益單元結構； 其中，所述存儲器單元中設置有存儲管區(qū)和選通管區(qū)，所述存儲管包括一個半浮柵結構，從所述存儲管區(qū)延伸到所述選通管區(qū)并籍由半浮柵結構電性接觸選通管的源極。
2.如權利要求1所述的存儲器器件結構，其特征在于，所述存儲管位于所述存儲管區(qū)中，所述選通管位于所述選通管區(qū)中。
3.如權利要求2所述的存儲器器件結構，其特征在于，所述存儲管包括: 在位于所述存儲管區(qū)中的掩埋層的上方有第一半導體層，且該第一半導體層中設置有第一摻雜區(qū)、第二摻雜區(qū)和第一溝道區(qū)，其中，該第一半導體層和第二半導體層共同構成所述SOI晶圓的半導體層； 在位于所述第一溝道區(qū)和所述第二摻雜區(qū)的第一半導體層的上方有一第一柵氧層，且該第一柵氧層還部分位于所述第一摻雜區(qū)的第一半導體層的上方； 其中，在位于所述存儲管區(qū)中，所述第一柵氧層的上方按照從下至上順序還依次設置有半浮柵結構、第二柵氧層和柵極層。
4.如權利要求3所述的存儲器器件結構，其特征在于，所述選通管包括: 在位于所述選通管區(qū)中的掩埋層的上方有第二半導體層，且該第二半導體層中設置有第三摻雜區(qū)、第四摻雜區(qū)和第二溝道區(qū)； 所述第一柵氧層還部分位于所述第三摻雜區(qū)中的第二半導體層的上方，所述半浮柵結構位于所述第一柵氧層的上方并延伸部分位于所述第三摻雜區(qū)中的第二半導體層的上方，所述第二柵氧層在所述半浮柵結構的上方及其位于所述選通管區(qū)一側的側壁上，且該第二柵氧層還位于剩余的位于所述第三摻雜區(qū)中的第二半導體層的上方、位于所述第二溝道區(qū)的第二半導體層的上方和部分位于所述第四摻雜區(qū)的第二半導體層的上方； 其中，所述柵極層位于所述第二柵氧層的上方，且該柵極層的上表面的高度在同一水平線上。
5.如權利要求4所述的存儲器器件結構，其特征在于，所述存儲器器件結構還包括一隔離墻: 所述隔離墻設置在所述掩埋層的上方，以隔離所述第一半導體層和所述第二半導體層，且所述第一柵氧層位于所述隔離墻的上方； 其中，所述隔離墻的上表面的高度、所述第一半導體層的上表面的高度和所述第二半導體層的上表面的高度均在同一水平面上。
6.如權利要求5所述的存儲器器件結構，其特征在于，所述第二摻雜區(qū)和所述第三摻雜區(qū)臨近所述隔離墻，所述第一摻雜區(qū)和所述第四摻雜區(qū)遠離所述隔離墻。
7.如權利要求6所述的存儲器器件結構，其特征在于，所述第一摻雜區(qū)、所述第二摻雜區(qū)、所述第三摻雜區(qū)和所述第四摻雜區(qū)中均設置有輕摻雜區(qū)和重摻雜區(qū)，其中所述第一摻雜區(qū)和所述第二摻雜區(qū)的重摻雜區(qū)為源/漏極，第三摻雜區(qū)的重摻雜區(qū)為源極，第四摻雜區(qū)的重摻雜區(qū)為漏極； 所述第一柵氧層在位于所述第三摻雜區(qū)中重摻雜的第二半導體層的部分表面的上方，且該第一柵氧層不與所述第一摻雜區(qū)中的重摻雜區(qū)接觸，而所述半浮柵在位于所述第三摻雜區(qū)中重摻雜區(qū)的第二半導體層的剩余表面的上方；所述第二柵氧層在位于所述第四摻雜區(qū)中重摻雜區(qū)的第二半導體層部分表面的上方。
8.如權利要求7所述的存儲器器件結構，其特征在于，位于所述第一摻雜區(qū)、所述第二摻雜區(qū)和所述第四摻雜區(qū)中的重摻雜區(qū)上還設置有互連線，且位于所述柵極層上方也設置有互連線。
9.如權利要求1所述的存儲器器件結構，其特征在于，所述選通管的柵極與存儲器器件的寫字線連接，且該選通管的漏極與存儲器器件的寫位線連接；所述存儲管的一源/漏極與存儲器器件的讀字線連接，且該存儲管的另一源/漏極則與存儲器器件的讀位線連接；其中，選通管的柵極為柵極層，存儲管的柵極為半浮柵結構。
10.如權利要求1所述的存儲器器件結構，其特征在于，所述存儲管為PMOS結構或NMOS結構，所述選通管為PMOS結構或NMOS結構。
【文檔編號】G11C11/401GK103928465SQ201410127643
【公開日】2014年7月16日 申請日期:2014年3月31日 優(yōu)先權日:2014年3月31日
【發(fā)明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司