專利名稱：交錯式和順序式計數(shù)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計數(shù)系統(tǒng)和方法。本發(fā)明尤其涉及到一個有能力支持不同計數(shù)方案的簡化的計數(shù)器。
為了獲得更高速的系統(tǒng)，制造商們正在生產(chǎn)更專業(yè)的電子元件。例如，中央處理單元(CPU)被設(shè)計成用來連接線性脈沖串系統(tǒng)或交錯脈沖串存儲器系統(tǒng)。在一線性脈沖串系統(tǒng)中，其存儲器地址按順序訪問的。相反，一交錯脈沖串存儲器系統(tǒng)中，其存儲器地址是非順序的，或者說是一種交錯類型。
另一方面，存儲器制造商們?nèi)栽诶^續(xù)發(fā)展其功能僅限于連接交錯脈沖串中央處單元的存儲器系統(tǒng)，或是其功能僅在于連接線性脈沖串的中央處理單元的存儲器系統(tǒng)。由于種種理由，這種方法是不受歡迎的。首先，需要存儲器制造商們?yōu)?個有關(guān)聯(lián)相同的存儲器系統(tǒng)而設(shè)計、生產(chǎn)、裝配、并組合不同的設(shè)計和布局。還迫使制造商們?yōu)槟切┰S持不同的庫存設(shè)備和供貨渠道，因而提高了和每個元件有關(guān)的總成本和開支。
這個問題的一個解決方法是在每一個存儲器元件上將用于交錯式計數(shù)電路和用于順序計數(shù)的電路集成在一起。然而，這種解決方法也不受歡迎，因為額外沒有用的電路會占用有價值的基底和引線空間，要不然可用來提高存儲器容量或能力。
所以，需要一種能適應(yīng)交錯式和順序計數(shù)兩種方式的單一的計數(shù)器系統(tǒng)。
本發(fā)明提供了一種單一的計數(shù)器系統(tǒng)，該系統(tǒng)可用于采用交錯或順序計數(shù)的裝置。因此，不需要在只產(chǎn)生一種單個計數(shù)方案的計數(shù)器之間進(jìn)行設(shè)計、制造、庫存，并選擇。
本發(fā)明所涉及的計數(shù)器有一個被一些輸入信號啟動的第一計數(shù)器，和一個被來自第一計數(shù)器的至少一個輸出所啟動的第二計數(shù)器。一個選擇性信號輸入至第二計數(shù)器，來選擇是用交錯式計數(shù)還是用順序式計數(shù)。在一個具體的實施例中，第一計數(shù)器被啟動，或備有一個啟始計數(shù)，用信號來表示一個脈沖串長度。這樣使得計數(shù)器系統(tǒng)可用于一個同步動態(tài)的隨機(jī)存取存儲器中(SDRAM)。第一計數(shù)器執(zhí)行每個系統(tǒng)時鐘周期的順序二進(jìn)制計數(shù)。第二計數(shù)器也是一個二進(jìn)制計數(shù)器，被來自第一計數(shù)器的輸出所啟動，以產(chǎn)生交錯式計數(shù)。第二個計數(shù)器也可以由時鐘信號啟動，使其功能等同于一個順序式計數(shù)器。
本發(fā)明的結(jié)果是一個適應(yīng)性強能高速運作的計數(shù)器系統(tǒng)，使設(shè)備很適合于應(yīng)用諸如可用在交錯式或順序式計數(shù)CPU中的存儲器。該設(shè)備可設(shè)有復(fù)位功能，使計數(shù)復(fù)位。更進(jìn)一步，該系統(tǒng)可以提供輸入，該輸入能顯示一個待執(zhí)行的具體的計數(shù)長度。
盡管本發(fā)明對一個與存儲器系統(tǒng)一起使用的具體實例進(jìn)行討論，但本領(lǐng)域的技術(shù)人員將認(rèn)識到該計數(shù)器系統(tǒng)可用于任何一個需要有進(jìn)行交錯計數(shù)模式或順序式計數(shù)模式能力的應(yīng)用中。
為了對本發(fā)明的性能和優(yōu)點作進(jìn)一步理解，標(biāo)出標(biāo)號，結(jié)合附圖，加強說明。


圖1是本發(fā)明一個具體實施例的一個計數(shù)器系統(tǒng)方框圖；圖2是一個用于圖1所示的計數(shù)器系統(tǒng)的脈沖串長度計數(shù)器的詳細(xì)圖；圖3是用于圖2中的脈沖串長度計數(shù)器的一個二進(jìn)制計數(shù)器電路圖；圖4是圖1計數(shù)器系統(tǒng)的一個Y-地址計數(shù)器的電路圖；圖5是圖4中Y-地址計數(shù)器的電路圖；圖6是圖2中脈沖串長度計數(shù)器的時序曲線圖；圖7是圖4中Y-地址計數(shù)器用于脈沖串長度為4的順序式計數(shù)的時序曲線圖；以及圖8是一個圖4中的Y-地址計數(shù)器用于脈沖串長度為8的交錯式計數(shù)的時序曲線圖，。
現(xiàn)在，先參考圖1對本發(fā)明的特性進(jìn)行描述，圖1中示出了本發(fā)明的一個計數(shù)器系統(tǒng)。計數(shù)器系統(tǒng)10包括一個脈沖串長度計數(shù)器1，與一個Y-地址計數(shù)器2一起工作。2個計數(shù)器一起工作產(chǎn)生一些輸出信號，包括輸出到例如在SDRAM系統(tǒng)中的Y-地址預(yù)解碼器的Y-地址7。從系統(tǒng)10中輸出的Y-地址7可以被以交錯式或順序方式輸出。系統(tǒng)10也輸出一個用于指示一個脈沖串操作完成的ybst-end信號。計數(shù)器系統(tǒng)10根據(jù)一些輸入，來輸出這些信號。
在一個具體的實施例中，脈沖串長度計數(shù)器1包括4個被設(shè)計成建立一個具體的待計數(shù)的脈沖串長度的輸入端。這4個輸入端BL1、BL2、BL4以及BL8可以由一個方式寄存器或類似的寄存器提供給計數(shù)器系統(tǒng)10。如同將要描述的那樣，這4個輸入端的作用在于建立起一個3位二進(jìn)制計數(shù)器的最大計數(shù)。尤其是，如果BL1被設(shè)置為“1”而其它所有的輸入為一個邏輯“0”，那么，這個脈沖串長度為1，如果BL2是邏輯“1”而其它所有輸入為“0”，則脈沖串長度為2。BL4輸入端上的邏輯“1”表示了4個計數(shù)脈沖串長度。BL8線上為“1”則建立了8的計數(shù)長度。本領(lǐng)域技術(shù)人員將認(rèn)識到其它信號序列可被用來表示所希望的計數(shù)長度。更進(jìn)一步，這個希望的計數(shù)長度可以被預(yù)置或用硬件固化為一個特殊的恒定的長度。可以用一個復(fù)位信號或其它方式來使脈沖串長度計數(shù)器1復(fù)位。
每個計數(shù)器1和2都由一個計數(shù)增1信號cntinc-t0控制，該信號與系統(tǒng)時鐘同步。Y-地址計數(shù)器2由continc-t0信號(cntinc-t2)的一個延遲方案來控制。在一個具體的實施例中，用2個反相器5、6，使這個計數(shù)增1信號cntinc-t0延遲。選擇延遲的時間，使得計數(shù)增1信號cntinc-t2的延遲時間和它從脈沖串長度計數(shù)器1中輸出的信號bcnt0和bcnt1所用的時間相近。因此，在圖1所描述的實施例中，計數(shù)器2被2個從脈沖串長度計數(shù)1中的輸出信號所激發(fā)或啟動。因此，計數(shù)器系統(tǒng)10利用一個從外源啟動(如一個方式寄存器)的二進(jìn)制計數(shù)器，以及一個被第一計數(shù)器輸出的信號所啟動的第二個二進(jìn)制計數(shù)器。
Y-地址計數(shù)器2有一些其它輸入。seq-int#信號決定待使用的計數(shù)方案類型。例如，在一個具體實施例中，一個seq-int#信號認(rèn)定高則表示一個順序式(二進(jìn)制)計數(shù)方案，而認(rèn)定信號低則表示用了一個交錯式計數(shù)方案。seq-int#信號，類似輸入到脈沖串長度計數(shù)器1的脈沖串長度，可從一個方式寄存器或其它類似方法輸入。
一個鎖存信號也輸入到Y(jié)-地址計數(shù)器2。將討論的鎖存信號用于在Y-地址計數(shù)器2所含的鎖存器中鎖存一個啟始地址。在一個描述的具體實施例中，一個啟動脈沖串取存的存儲器單元的Y-地址被輸入Y-地址計數(shù)器2中。舉個比較簡單的例子，如果一個脈沖串從地址數(shù)0000開始啟動，那么0000將通過Y-地址線輸入到Y(jié)-地址計數(shù)器2中，本領(lǐng)域技術(shù)人員將認(rèn)識到本發(fā)明可容納任何一種地址的長度。更進(jìn)一步，本領(lǐng)域技術(shù)人員還可認(rèn)識到除了存儲器地址，其它數(shù)據(jù)也可用來啟動本發(fā)明中的計數(shù)器。
當(dāng)鎖存信號(在開始的一個脈沖串周期中)被認(rèn)定時，在地址線Ya[on]上顯示的地址被鎖存在Y-地址計數(shù)器2中。對此將作進(jìn)一步討論，這個啟動的Y-地址傳送到輸出線。多路轉(zhuǎn)換器3、4用于在地址線間作選擇。即，對一脈沖串的啟動地址而言，多路轉(zhuǎn)換器4將被選擇把啟動地址直接傳送到地址線7。對于脈沖串的順序計數(shù)，多路轉(zhuǎn)換器3用于穿過由Y-地址計數(shù)器2產(chǎn)生的地址。
首先，參考圖2對脈沖串長度計數(shù)器2的工作狀態(tài)和配置作更詳細(xì)的描述。在一個脈沖串長度到8的具體實施例中，脈沖串計數(shù)器2包括3個按順序連接的二進(jìn)制計數(shù)器11-13。計數(shù)器11，12以及13是有復(fù)位能力的二進(jìn)制計數(shù)器，它們在計數(shù)增1控制信號cntinc-t0的每一個下降邊改變輸出信號(A1-A3)。每個計數(shù)器接受3個輸入信號cntinc-t0信號；一個表示前級計數(shù)器的狀態(tài)facA1-3；以及一個復(fù)位信號。facA1-3信號反映了每個前級計數(shù)器11-13的輸出狀態(tài)。
因為計數(shù)器11是3個計數(shù)器中的第一個(即沒有前級計數(shù)器)，那么信號facA1就和Vdd相連。輸入到計數(shù)器12的信號facA2和前級計數(shù)器11的輸出A1相連。輸入到計數(shù)器13的facA3是計數(shù)器11(facA1)和計數(shù)器12(facA2)輸出的邏輯“與”的結(jié)果。這個結(jié)果是從000到111上計數(shù)的3位二進(jìn)制計數(shù)器。計數(shù)器11-13的這種連接方式降低了對于所有計數(shù)器各級轉(zhuǎn)換狀態(tài)需要的時間延遲。特別是，當(dāng)它們的輸入信號facA1-3是邏輯“1”時，每個計數(shù)器11-13用相同的延遲時間改變它們的狀態(tài)(在這個具體實施例中，從計數(shù)增1信號cntinc-t0的下降邊可測量出)。這個結(jié)果使得在一個很高的時鐘頻率，如60MH2或更高的量級下完成簡單的二進(jìn)制計數(shù)。
每個計數(shù)器11-13的組成是相同的，并且參考圖3是能被理解的。當(dāng)facAn輸入信號也是一個邏輯“1”時，每次增1，或是在cntinc-t0信號的下降邊輸出一個邏輯“1”信號。每個計數(shù)器也設(shè)有可允許計數(shù)器輸出An復(fù)位到邏輯“0”的電路。在每個計數(shù)器11-13中，一個復(fù)位信號線和一個PMOS晶體管63相連。當(dāng)復(fù)位信號認(rèn)定，PMOS晶體管63導(dǎo)通允許的節(jié)點53改變成邏輯“1”。當(dāng)cntinc-t0信號是邏輯“0”時，復(fù)位信號只是被認(rèn)定。那時，由MOS晶體管70，71組成的傳輸門是一個開狀態(tài)。傳輸門允許節(jié)點53的信號通過反相器68，74和76被反相，因而使計數(shù)器復(fù)位并在輸出An產(chǎn)生一個穩(wěn)定的邏輯“0”信號。這個復(fù)位功能與一個脈沖串命令一起定時出現(xiàn)，并確保所有的計數(shù)器都徹底地被復(fù)位。
圖6的時序圖上展示了脈沖串長度計數(shù)器1的普通函數(shù)和工作時序圖。在圖6的例子中，用的脈沖串長度為4。即，一個方式寄存器或類似裝置已經(jīng)將輸入線BL4設(shè)置為高態(tài)，而BL1、BL2以及BL8則每個都被設(shè)置在邏輯“0”位。當(dāng)BL4是邏輯“1”，圖2中的晶體管36導(dǎo)通，而晶體管32，34以及44都關(guān)閉。當(dāng)脈沖串長度計數(shù)器1到達(dá)第4個時鐘周期時，bcnt0(從計數(shù)器11輸出的)到達(dá)高態(tài)，bcnt1也同樣(從計數(shù)器12輸出的)。bcnt1和bcnto信號在與門電路37被與在一起，產(chǎn)生一個邏輯“0”，這個邏輯“0”被反相器38反相產(chǎn)生一個邏輯“1”，從而使晶體管35打開(導(dǎo)通)。這樣使得節(jié)點21放電到地線。下一個cntinc-t0最后打開晶體管42，將節(jié)點22置于邏輯“0”。這個信號由反相器45反相并產(chǎn)生一個ybst-end信號，發(fā)出使4個計數(shù)脈沖串長度結(jié)束的信號。
為了產(chǎn)生一個表示一個脈沖串周期結(jié)束的信號，脈沖串長度計數(shù)器1也產(chǎn)生2個輸入到Y(jié)-地址計數(shù)器2的信號。特別是，中間計數(shù)位bcnt0以及bcnt1用于啟動Y-地址計數(shù)器2?，F(xiàn)參考圖4可看出，在一個具體的實例中，Y-地址計數(shù)器2至少包括3級計數(shù)器77，78，79以及一個地址鎖存器80。輸入地址線上3個最低有效位的Ya0，Ya1，Ya2輸入相應(yīng)的計數(shù)器77，78和77。保留地址位Ya[3n]被存入鎖存器80中。3個計數(shù)器77-79的應(yīng)用使得脈沖串計數(shù)上開到8(即，從000到111)。了解了這些公開的技術(shù)后，本領(lǐng)域技術(shù)人員將認(rèn)識到本發(fā)明通過在脈沖串長度計數(shù)器1和在Y-地址計數(shù)器2中提供許多計數(shù)器還可以適用于較大的脈沖串長度的情況。
如圖5所示產(chǎn)，每個計數(shù)器77-79都有常規(guī)的配置。這個計數(shù)器包括一個設(shè)置裝置131，一個交錯型計數(shù)控制裝置132，一個順序型計數(shù)控制裝置133，以及一個基本計數(shù)器裝置134。這個基本的計數(shù)器裝置134和脈沖串長度計數(shù)器1中所含的計數(shù)器相同。設(shè)置裝置131用于通過CMOS傳輸門電路102給節(jié)點97設(shè)置一個初始Y-地址。在一個脈沖串序列的開始時，當(dāng)bcnto和bcnts被復(fù)位為低狀態(tài)以及cntine-t2也處于一個低狀態(tài)時，傳輸門電路117導(dǎo)通。因此，或非門111輸出一個邏輯“1”信號，使反相器112反相為一個邏輯“0”，從而打開傳輸門電路117。這樣使得節(jié)點97的初始Y-地址傳送到輸出線作為ycnt(n)。有一個簡單的例子，當(dāng)啟動Y-地址為0000時，ycnto-ycnt2都將輸出一個“0”作為起始的Y-地址。一個“0”信號將被鎖存于鎖存器80中，并以其輸出作為初始Y-地址的高有效位。
在脈沖串工作的初始周期后，從每個計數(shù)器77-79輸出的地址信號，包括由一個交錯式計或順序式計數(shù)組成，依選擇的計數(shù)模式而異。所用的計數(shù)模式是由seq-int#信號的認(rèn)定或非認(rèn)定來選擇的。在一個具體的實例中，當(dāng)seq-int#是邏輯“1”時，就選擇順序式計數(shù)模式。這樣使得反相器106輸出一個邏輯“0”，關(guān)閉傳輸門電路104并且使節(jié)點91處于低狀態(tài)，實質(zhì)上禁止了交錯式計數(shù)控制裝置132。
順序式計數(shù)控制裝置133包括一個傳輸門電路107以及一個NMOS晶體管108。每個計數(shù)器77-79各包括一個cnt-en輸入端，用于防止Y-地址計數(shù)器2超出由建立起的脈沖串長度決定的范圍下計數(shù)。尤其是，如果脈沖串長度是2或更少時，計數(shù)器78被禁用；而如果脈沖串長度為4或更少，計數(shù)器79被禁用。這是由脈沖串長度輸出線BL2和BL4恰如其分地耦合到計數(shù)器78和79的cnt-cn輸入端來進(jìn)行的。例如，BL2通過反相器81輸入到計數(shù)器78。這樣，如果計數(shù)長度是2，BL2將是一個邏輯“1”，而輸入到計數(shù)器78的反相信號為邏輯“0”，禁示該計數(shù)器計數(shù)。然而，盡管計數(shù)器不計數(shù)，它仍起著地址鎖存器的作用，允許將輸入地址傳送到輸出線ycnt[n]。這個過程是允許傳輸門電路117維持開狀態(tài)而完成的，盡管此時計數(shù)功能被禁用。
圖7展示了帶有脈沖串長度為4的一個示例的順序式計數(shù)工作的時序圖。當(dāng)用脈沖串長度為4時，輸入線BL4被設(shè)置在高態(tài)，而BL1、BL2和BL8設(shè)置在低態(tài)。只有當(dāng)計數(shù)器79被BL4的通過非門82的認(rèn)定禁用時，計數(shù)器77，78才能計數(shù)。在圖7所示的例子中，脈沖串指令在時鐘周期T3發(fā)出。在這個時候還產(chǎn)生一個鎖存信號。它把啟始Y-地址的3個最低有效位鎖存到計數(shù)器77-79中，并且反Y-地址的剩余位(n-3)鎖存到鎖存器80中。在每個時鐘周期都產(chǎn)生一個cntinc-t2信號。在每個cntinc-t2信號的下降邊，計數(shù)器77和78完成一個順序式計數(shù)，按順序改變Y-地址的2個最低有效位，直到產(chǎn)生第4個cntine-t2信號。按這種方式，本系統(tǒng)按順序式計數(shù)模式工作。
現(xiàn)在將解釋本發(fā)明的交錯式計數(shù)工作狀態(tài)。在一個具體的實施例中，當(dāng)seq-int#信號被認(rèn)定為低態(tài)時，本發(fā)明按交錯式模式計數(shù)。交錯式計數(shù)控制裝置132由一個CMOS傳輸門電路104和一個NMOS晶體管105構(gòu)成。當(dāng)seq-int#信號被認(rèn)定為低態(tài)，傳輸門電路104被打開。順序式計數(shù)控制裝置133的傳輸門電路107被seq-int#、cnt-en或facAn信號線上任一個邏輯“0”所禁止。當(dāng)順序型計數(shù)控制裝置133被禁止時，cntinc-t2控制信號對任何一個計數(shù)器77-79的工作沒有任何影響。取而代之，輸入信號bcnt，bcnto和bcnt1控制每一個計數(shù)器77-79的計數(shù)。信號bcnt0是脈沖串長度計數(shù)器1的最低有效位，而信號bcnt1是脈沖串長度計數(shù)器的次低有效位。
當(dāng)今的許多處理器都通常參考“英特爾交錯”而利用一個交錯式計數(shù)序列。這種序列具有表1所示的通常格式。
圖8的時序圖上示出了本發(fā)明用一個具有脈沖串長度為8的交錯型計數(shù)模式的工作。即，BL8位被設(shè)置為“1”(例，通過一個模式寄存器)，而BL1、BL2和BL4位設(shè)置成“0”。這樣啟動了脈沖串計數(shù)器1中所有的計數(shù)器級11-13。在圖8所示的示例工作中，啟始地址是110，在時鐘周期T3發(fā)出一個脈沖串指令。在周期T3還認(rèn)定了一個鎖存信號。它將啟動Y-地址的最低有效位鎖存到Y(jié)-地址計數(shù)器2的鎖存器80中。在每個時鐘周期中，都產(chǎn)生計數(shù)增1信號cntinc-t0和cntinc-t2。cntinc-t0信號驅(qū)動脈沖串長度計數(shù)器1中的計數(shù)器11-13，使其產(chǎn)生計數(shù)信號bcnt0-bcnt2。這個計數(shù)是一個增1型二進(jìn)制計數(shù)。
當(dāng)鎖存信號被認(rèn)定時，在一個時鐘周期T3中，輸入到Y(jié)-地址計數(shù)器2的起始Y-地址傳送至輸出線。因為起始地址是110，只有輸出地址的最低有效位被認(rèn)定(即，ycnto是邏輯“1”，而ycnt1和Ycnt2是邏輯“0”)。在下一個cntinc-t2信號的下降邊，計數(shù)開始(在T3周期)。ycnto信號在每個時鐘周期都在0與1之間觸發(fā)，而ycnt1信號在每兩個時鐘周期觸發(fā)。由bcnt1信號啟動的Ycnt2信號在每個第三時鐘周期觸發(fā)。結(jié)果是產(chǎn)生一個Y-地址上有3個低位的交錯式計數(shù)序列。當(dāng)?shù)诎舜斡嫈?shù)到達(dá)時，脈沖串長度計數(shù)器1發(fā)出一個ybst-end信號結(jié)束這個脈沖串。然后系統(tǒng)復(fù)位，為下一個脈沖串序列作準(zhǔn)備。
綜上所述，本發(fā)明提供一種單一的集成計數(shù)器，用于需要順序式和交錯式計數(shù)的應(yīng)用中。該系統(tǒng)以最低限度的傳送延時來完成計數(shù)，并且使設(shè)備適合于需要高速計數(shù)的應(yīng)用，如同步動態(tài)隨機(jī)存取存儲器。本領(lǐng)域技術(shù)人員可認(rèn)識到該計數(shù)器系統(tǒng)可用于任何一種需要交錯式和順序式計數(shù)的應(yīng)用中。更進(jìn)一步，通過對本說明書所披露的具體實施例進(jìn)行適當(dāng)修改，該系統(tǒng)還可用于任意長度的計數(shù)。
因此，本發(fā)明所披露的內(nèi)容意在解釋，而不是限制在權(quán)利要求書中所記述的本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一個計數(shù)器系統(tǒng)，其特征在于，該系統(tǒng)包括一個第一計數(shù)器；一個和來自所述的第一計數(shù)器的至少一個第一個輸出相連的第二計數(shù)器，所述的第二計數(shù)器產(chǎn)生一個輸出計數(shù)；以及一個選擇信號，輸入到所述的第二計數(shù)，用于在一個交錯輸出計數(shù)和一個順序輸出計數(shù)之間進(jìn)行選擇。
2.根據(jù)權(quán)利要求1所述的計數(shù)器系統(tǒng)，其特征在于所述的第二計數(shù)器還包括一個鎖存器。
3.根據(jù)權(quán)利要求1所述的計數(shù)器系統(tǒng)，其特征在于所述的第一計數(shù)器還包括用于確定計數(shù)長度的至少一個第一輸入線。
4.根據(jù)權(quán)利要求1所述的計數(shù)器系統(tǒng)，其特征在于所述的第一計數(shù)器還包括一條用于將所述第一計數(shù)器復(fù)位的復(fù)位線。
5.根據(jù)權(quán)利要求1所述的計數(shù)器系統(tǒng)，其特征在于所述的第一、第二計數(shù)器是三位二進(jìn)制計數(shù)器。
6.根據(jù)權(quán)利要求1所述的計數(shù)器系統(tǒng)，其特征在于所述的第一計數(shù)器產(chǎn)生一個三位二進(jìn)制計數(shù)，所述的第二計數(shù)器和所述的三位二進(jìn)制計數(shù)的2位最低有效位相連。
7.一種在數(shù)字系統(tǒng)中產(chǎn)生計數(shù)序列的方法，該方法包括以下各步驟在第一計數(shù)器中，產(chǎn)生第一順序的二進(jìn)制計數(shù)；將所述的第一順序的二進(jìn)制計數(shù)的至少一位最低有效位輸入到第二計數(shù)器中；為所述的第二計數(shù)器選擇一個輸出格式；在所述的選擇的計數(shù)模式的基礎(chǔ)上產(chǎn)生第二輸出計數(shù)。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于所述的選擇的輸出計數(shù)格式是順序的計數(shù)。
9.根據(jù)權(quán)利要求7所述的方法，其特征在于所述的選擇的輸出計數(shù)格式是交錯的計數(shù)。
10.根據(jù)權(quán)利要求7所述的方法，更進(jìn)一步包括以下各步驟將一個脈沖串計數(shù)長度輸入所述的第一計數(shù)器；重復(fù)所述的產(chǎn)生所述第一輸出計數(shù)和第二輸出計數(shù)的步驟直至達(dá)到所述的脈沖串長度。
11.一種用于產(chǎn)生一系列n位地址信號的脈沖串長度計數(shù)器系統(tǒng)，所述的系統(tǒng)有n位啟始地址輸入，其特征在于，該系統(tǒng)包括一個具有可復(fù)位的計數(shù)長度的第一二進(jìn)制計數(shù)器，所述的第一二進(jìn)制計數(shù)器在每個輸入時鐘信號的周期計數(shù)并且產(chǎn)生輸出計數(shù)；一個二進(jìn)制計數(shù)器，具有和所述的第一二進(jìn)制計數(shù)器中的所述的輸出計數(shù)的最小有效位相連的輸入，并且接收所述啟始地址的至少3個最小有效位，所述的第二二進(jìn)制計數(shù)器產(chǎn)生輸出地址的至少三位部分；選擇裝置，和所述的第二二進(jìn)制計數(shù)器相連，用于為所述的計數(shù)器系統(tǒng)選擇輸出計數(shù)格式；鎖存裝置，用于接收所述啟始地址的最高有效位；以及組合裝置，用于將所述的輸出地址的三位部分，與所述的啟始地址的所述的最高有效位的組合，從而產(chǎn)生一個n位輸出地址，所述的第二二進(jìn)制計數(shù)器在由所述的選擇裝置選擇的輸出計數(shù)格式的基礎(chǔ)上產(chǎn)生輸出計數(shù)。
12.根據(jù)權(quán)利要求11所述的計數(shù)器系統(tǒng)，其特征在于所述的可復(fù)位計數(shù)長度等于8。
全文摘要
公開一種計數(shù)器系統(tǒng),具有由數(shù)個輸入信號啟動的第1計數(shù)器(1),和由來自第1計數(shù)器的至少一個第一輸出啟動的第二計數(shù)器(2)。選擇信號被輸入到第二計數(shù)器,以選擇或使用交錯式計數(shù)或使用順序式計數(shù)。
文檔編號G11C11/408GK1171867SQ95197219
公開日1998年1月28日 申請日期1995年12月29日 優(yōu)先權(quán)日1995年1月3日
發(fā)明者吳鐘勛 申請人:現(xiàn)代電子美國公司