專利名稱：微處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能用于ICE(內(nèi)部電路仿真程序)的微處理器，特別是涉及雖然內(nèi)部裝入了正常工作用的存儲(chǔ)器和調(diào)試用的存儲(chǔ)器，但仍能使裝置小型化的技術(shù)改進(jìn)。
在使用微處理器的系統(tǒng)中，提高軟件的開發(fā)效率是一個(gè)重要課題?，F(xiàn)在已知有一種用于此目的的使用ICE進(jìn)行調(diào)試的技術(shù)。在現(xiàn)有的ICE的情況下，是將調(diào)試用的存儲(chǔ)器(所謂“跟蹤存儲(chǔ)器”)和監(jiān)視程序(進(jìn)行跟蹤等的程序)用的ROM設(shè)置在微處理器的外部，將這些電路配置在ICE的基板上。因此存在ICE的實(shí)際安裝成本增加的問題。
為了改進(jìn)上述的問題，提出了將調(diào)試用的存儲(chǔ)器裝入微處理器內(nèi)部的方案。

圖14是表示其一例的框圖。如圖14所示，通過將該微處理器150連接在主系統(tǒng)161及控制裝置162上，能構(gòu)成ICE160。作為集成電路，微處理器150是在單一的半導(dǎo)體芯片上制成的。
在微處理器150中備有CPU(中央運(yùn)算處理部分)151。該CPU151根據(jù)通過控制信號(hào)線165從控制裝置162送來的控制信號(hào)而工作。另外，在CPU151和控制裝置162之間通過數(shù)據(jù)信號(hào)線154、緩沖器153及數(shù)據(jù)信號(hào)線164進(jìn)行數(shù)據(jù)信號(hào)的收發(fā)。另外，控制裝置162通過信號(hào)線163與主系統(tǒng)161之間交換控制信號(hào)。
在微處理器150中還備有調(diào)試用的存儲(chǔ)器152。該存儲(chǔ)器152構(gòu)成為SRAM，根據(jù)通過信號(hào)線155從CPU151送出的地址信號(hào)進(jìn)行地址指定。
可是，在現(xiàn)有的微處理器150中，由于用SRAM構(gòu)成跟蹤存儲(chǔ)器，所以微處理器150的存儲(chǔ)器在半導(dǎo)體芯片中的占有面積大，存在半導(dǎo)體芯片的成本上升的問題。
本發(fā)明就是為了解決背景技術(shù)中的上述問題而開發(fā)的，目的在于提供一種備有正常工作用的存儲(chǔ)器和調(diào)試用的存儲(chǔ)器，而且能緩和芯片面積的增大，能使裝置小型化的微處理器。
本發(fā)明涉及在同一個(gè)半導(dǎo)體芯片內(nèi)備有CPU和可由該CPU訪問的半導(dǎo)體存儲(chǔ)器的微處理器。
本發(fā)明的第1方面的微處理器的特征在于上述CPU可根據(jù)來自外部的控制信號(hào)有選擇地執(zhí)行正常處理方式和調(diào)試處理方式兩種工作方式，上述半導(dǎo)體存儲(chǔ)器備有上述CPU在上述正常處理方式中能訪問的第1存儲(chǔ)單元陣列和在上述調(diào)試處理方式中能訪問的第2存儲(chǔ)單元陣列，讀出放大器在這些第1及第2存儲(chǔ)單元陣列之間互相共用。
本發(fā)明的第2方面的裝置的特征在于在發(fā)明的第1方面的微處理器中，在這些第1及第2存儲(chǔ)單元陣列之間除了上述讀出放大器之外，還互相共用位線。
本發(fā)明的第3方面的裝置的特征在于在發(fā)明的第1方面的微處理器中，上述讀出放大器是共用讀出放大器，上述第1及第2存儲(chǔ)單元陣列分別連接在上述共用的讀出放大器的一側(cè)及另一側(cè)，以便在上述第1及第2存儲(chǔ)單元陣列之間用上述共用讀出放大器將位線分開。
本發(fā)明的第4方面的裝置的特征在于在發(fā)明的第1至第3方面中的任一方面的微處理器中，上述半導(dǎo)體存儲(chǔ)器還備有作為補(bǔ)償上述第1存儲(chǔ)單元陣列中的有缺陷的單元用的備用存儲(chǔ)單元陣列的第3存儲(chǔ)單元陣列，根據(jù)選擇是否訪問第1存儲(chǔ)單元陣列的第1控制信號(hào)和在上述第2及第3存儲(chǔ)單元陣列之間選擇訪問對(duì)象的第2控制信號(hào)，在上述第1至第3存儲(chǔ)單元陣列之間選擇訪問對(duì)象。
本發(fā)明的第5方面的裝置的特征在于在發(fā)明的第1至第3方面中的任一方面的微處理器中，上述半導(dǎo)體存儲(chǔ)器是DRAM，上述微處理器還備有更新上述第1及第2存儲(chǔ)單元陣列的更新電路，該更新電路備有計(jì)數(shù)器和控制該計(jì)數(shù)器的控制電路。
而且，上述計(jì)數(shù)器作為計(jì)數(shù)值能生成跨越上述第1及第2存儲(chǔ)單元陣列的連續(xù)的地址，而且能應(yīng)答復(fù)位信號(hào)，將計(jì)數(shù)值復(fù)位到初始值，上述控制電路在上述CPU為上述正常處理方式時(shí)，如果上述計(jì)數(shù)值達(dá)到上述第1存儲(chǔ)單元陣列的最后地址，便將上述復(fù)位信號(hào)送給上述計(jì)數(shù)器。
本發(fā)明的第6方面的裝置的特征在于在發(fā)明的第1至第3方面中的任一方面的微處理器中，上述CPU還可以有選擇地執(zhí)行能訪問設(shè)在上述微處理器的外部的存儲(chǔ)器即外部存儲(chǔ)器的工作方式和只以上述半導(dǎo)體存儲(chǔ)器為訪問對(duì)象的工作方式這樣兩種方式。
而且，上述微處理器還備有控制上述第1及第2存儲(chǔ)單元陣列的空間控制電路，以便當(dāng)上述CPU處于可將外部存儲(chǔ)器作為訪問對(duì)象的工作方式且為調(diào)試處理方式時(shí)，根據(jù)來自上述CPU的控制信號(hào)，上述第1存儲(chǔ)單元陣列代替上述第2存儲(chǔ)單元陣列而成為訪問對(duì)象。
圖1是實(shí)施例1的裝置框圖。
圖2是實(shí)施例2的裝置框圖。
圖3是圖2中的備用譯碼器及行譯碼器的框圖。
圖4是圖3中的備用控制信號(hào)控制電路框圖。
圖5是圖3中的分支控制電路框圖。
圖6是實(shí)施例3的裝置框圖。
圖7是圖6中的區(qū)控制電路框圖。
圖8是實(shí)施例4的裝置框圖。
圖9是圖8中的區(qū)控制電路框圖。
圖10是實(shí)施例5的裝置框圖。
圖11是作為比較對(duì)象的存儲(chǔ)單元陣列的部分電路圖。
圖12是圖10中的存儲(chǔ)單元陣列的部分電路圖。
圖13是實(shí)施例6的裝置框圖。
圖14是作為背景技術(shù)的裝置框圖。
<實(shí)施例1>
圖1是表示實(shí)施例1的微處理器的結(jié)構(gòu)框圖。如圖1所示，該微處理器101通過連接到主系統(tǒng)1及控制裝置2可構(gòu)成ICE(內(nèi)部電路仿真程序)121。作為集成電路，微處理器101是在單一的半導(dǎo)體芯片上制成的。這一點(diǎn)對(duì)于后文所述的各個(gè)微處理器102～106也一樣。
主系統(tǒng)1是隨著操作人員的操作而對(duì)ICE121整體進(jìn)行控制的裝置部分?？刂蒲b置2通過信號(hào)線3與主系統(tǒng)1之間交換控制信號(hào)?？刂蒲b置2還通過數(shù)據(jù)信號(hào)線13與微處理器101之間進(jìn)行數(shù)據(jù)信號(hào)的收發(fā)，同時(shí)通過控制信號(hào)線15將控制微處理器101的工作的控制信號(hào)送給微處理器101。
在微處理器101中備有CPU(中央運(yùn)算處理部)10。該CPU10根據(jù)通過控制信號(hào)線15從控制裝置2送來的作為控制信號(hào)之一的方式選擇信號(hào)，可以有選擇地執(zhí)行正常處理方式和調(diào)試處理方式兩種工作方式。在CPU10和控制裝置2之間通過數(shù)據(jù)信號(hào)線13、緩沖器12及數(shù)據(jù)信號(hào)線14進(jìn)行數(shù)據(jù)信號(hào)的輸入及輸出。
在微處理器101中還備有兩種存儲(chǔ)單元陣列21、22。一種存儲(chǔ)單元陣列21是在CPU10為正常處理方式時(shí)被訪問的存儲(chǔ)媒體(正常工作用的存儲(chǔ)器)。另一種存儲(chǔ)單元陣列22是在CPU10為調(diào)試處理方式時(shí)被訪問的存儲(chǔ)媒體(調(diào)試用的存儲(chǔ)器)。
這些存儲(chǔ)媒體都被構(gòu)成DRAM存儲(chǔ)單元陣列。各存儲(chǔ)單元陣列的存儲(chǔ)容量例如在存儲(chǔ)單元陣列21中為兆字節(jié)大小，而在存儲(chǔ)單元陣列22中為千字節(jié)大小，被設(shè)定得遠(yuǎn)小于存儲(chǔ)單元陣列21。
行譯碼器41連接在存儲(chǔ)單元陣列21的多條字線23上，還有一個(gè)行譯碼器42連接在存儲(chǔ)單元陣列22的一條或多條字線25上。多條位線24在存儲(chǔ)單元陣列21、22之間互相共用。而且讀出放大器31及列譯碼器32連接在這些位線24上。即兩個(gè)存儲(chǔ)單元陣列21、22與位線24一起共有讀出放大器31。
數(shù)據(jù)信號(hào)線14連接在讀出放大器31上。而且CPU10通過該數(shù)據(jù)信號(hào)線14及讀出放大器31對(duì)存儲(chǔ)單元陣列21、22進(jìn)行數(shù)據(jù)信號(hào)的寫入與讀出。
從CPU10通過地址信號(hào)線18輸出指定存儲(chǔ)單元陣列21、22的地址的地址信號(hào)。CPU10中備有寄存器11，該寄存器11輸出地址信號(hào)時(shí)，根據(jù)方式選擇信號(hào)保持激活(例如高電平)或正常(例如低電平)信號(hào)。即，在正常處理方式下進(jìn)行存儲(chǔ)器訪問時(shí)，該信號(hào)是正常信號(hào)，在調(diào)試方式下進(jìn)行存儲(chǔ)器訪問時(shí)變成激活。
寄存器11的輸出作為空間控制信號(hào)，構(gòu)成地址信號(hào)中的1位。即地址信號(hào)由可指定存儲(chǔ)單元陣列21的地址的正常地址信號(hào)和從寄存器11輸出的空間控制信號(hào)構(gòu)成。與此相對(duì)應(yīng)，地址信號(hào)線18由傳遞正常地址信號(hào)的正常地址信號(hào)線16和傳遞空間控制信號(hào)的空間控制信號(hào)線17構(gòu)成。
行譯碼器41通過對(duì)由地址信號(hào)線18傳送來的地址信號(hào)進(jìn)行譯碼，從存儲(chǔ)單元陣列21的字線2 3中有選擇地驅(qū)動(dòng)地址信號(hào)所指定的一條。同樣，行譯碼器42通過對(duì)由地址信號(hào)線18傳送來的地址信號(hào)進(jìn)行譯碼，從存儲(chǔ)單元陣列22的字線25中有選擇地驅(qū)動(dòng)地址信號(hào)所指定的一條。
列譯碼器32通過對(duì)由地址信號(hào)線18傳送來的地址信號(hào)進(jìn)行譯碼，有選擇地驅(qū)動(dòng)位線24中的一條。這樣一來，就能從存儲(chǔ)單元陣列21、22中包含的多個(gè)存儲(chǔ)單元中有選擇地對(duì)地址信號(hào)所指定的存儲(chǔ)單元進(jìn)行訪問。
行譯碼器41在空間控制信號(hào)為正常信號(hào)時(shí)有選擇地驅(qū)動(dòng)字線23中的某一條(即進(jìn)行譯碼工作)，在為激活信號(hào)時(shí)不驅(qū)動(dòng)任何一條字線23(即停止譯碼工作)。另一方面，行譯碼器42在空間控制信號(hào)為正常信號(hào)時(shí)停止譯碼工作，在為激活信號(hào)時(shí)進(jìn)行譯碼工作。即行譯碼器41、42根據(jù)空間控制信號(hào)的值，只對(duì)存儲(chǔ)單元陣列21、22中的某一方有選擇地進(jìn)行譯碼工作。
如上所述，微處理器101不在外部連接存儲(chǔ)裝置，能根據(jù)從控制裝置2輸出的方式選擇信號(hào)，有選擇地執(zhí)行正常處理方式及調(diào)試處理方式這兩種工作方式。而且，各種工作方式下所使用的兩種存儲(chǔ)單元陣列21、22共有位線24和讀出放大器31，所以能緩和由各存儲(chǔ)單元陣列21、22的組合造成的芯片面積的擴(kuò)大。
即，與存儲(chǔ)單元陣列22的增加相伴隨的芯片面積的增大，主要是能抑制只相當(dāng)于存儲(chǔ)單元陣列22的增加部分，能實(shí)現(xiàn)這樣兩個(gè)方面，即實(shí)現(xiàn)沒有外部存儲(chǔ)裝置的兩種工作方式這樣的高實(shí)用性和裝置的小型化。
<實(shí)施例2>
圖2是表示實(shí)施例2的微處理器的結(jié)構(gòu)框圖。以下在圖中與圖1所示的實(shí)施例1的裝置相同的部分標(biāo)以相同的符號(hào)，其詳細(xì)說明從略。
該微處理器102備有作為補(bǔ)償有缺陷的存儲(chǔ)單元用的備用存儲(chǔ)器的存儲(chǔ)單元陣列26。該存儲(chǔ)單元陣列26也與存儲(chǔ)單元陣列21、22一樣，由DRAM存儲(chǔ)單元陣列構(gòu)成。
存儲(chǔ)單元陣列21的字線23由行譯碼器46驅(qū)動(dòng)，存儲(chǔ)單元陣列22的字線25及存儲(chǔ)單元陣列26的字線27由另一個(gè)行譯碼器44驅(qū)動(dòng)。而且，在微處理器102中還備有與它們不同的備用譯碼器43。該備用譯碼器43根據(jù)正常地址信號(hào)及空間控制信號(hào)，將控制信號(hào)輸出給信號(hào)線54。該控制信號(hào)中含有備用控制信號(hào)(第1控制信號(hào))。
迄今眾所周知，在備有備用存儲(chǔ)器的DRAM中，在驅(qū)動(dòng)對(duì)應(yīng)于存儲(chǔ)單元陣列21的正常工作用的存儲(chǔ)器的行譯碼器和驅(qū)動(dòng)對(duì)應(yīng)于存儲(chǔ)單元陣列26的備用存儲(chǔ)器的行譯碼器之間，根據(jù)備用控制信號(hào)，有選擇地只使一個(gè)行譯碼器工作。行譯碼器46與驅(qū)動(dòng)以往所知的DRAM中備有的正常工作用的存儲(chǔ)器的行譯碼器的結(jié)構(gòu)相同，根據(jù)從備用譯碼器43輸出的備用控制信號(hào)，有選擇地進(jìn)行工作或停止。即雖然備有調(diào)試用的存儲(chǔ)單元陣列22，但行譯碼器46的規(guī)模與以往所知的行譯碼器同樣受到限制。
當(dāng)應(yīng)選擇正常工作用的存儲(chǔ)器時(shí)，備用控制信號(hào)變成正常信號(hào)。而且，這時(shí)行譯碼器46根據(jù)從正常地址信號(hào)線16傳遞的正常地址信號(hào)，對(duì)存儲(chǔ)單元陣列21進(jìn)行譯碼工作。另一方面，當(dāng)應(yīng)選擇備用存儲(chǔ)器時(shí)，備用控制信號(hào)變成激活信號(hào)。而且，這時(shí)行譯碼器46不管正常地址信號(hào)的值如何，都停止譯碼工作。
圖3是表示備用譯碼器43及行譯碼器44的內(nèi)部結(jié)構(gòu)的框圖。在備用譯碼器43中，備有比較電路51及備用控制信號(hào)控制電路52。在行譯碼器44中備有分支控制電路55。在比較電路51內(nèi)部備有許多熔絲，在微處理器102的制造工序中，根據(jù)存儲(chǔ)單元陣列21的測(cè)試結(jié)果，這些熔絲有選擇地被燒斷。
正常地址信號(hào)通過正常地址信號(hào)線16被輸入比較電路51。然后，當(dāng)該正常地址信號(hào)的值與被燒斷的熔絲的組合決定的特定值(一般為多個(gè)值)一致時(shí)，使存儲(chǔ)單元陣列26的字線27(一般為多條)中的某一條輸出可選擇的控制信號(hào)。該控制信號(hào)包含上述的備用控制信號(hào)，通過信號(hào)線53被輸入備用控制信號(hào)控制電路52。
圖4是表示備用控制信號(hào)控制電路52的結(jié)構(gòu)的框圖。在備用控制信號(hào)控制電路52中備有譯碼器50及多工器56。譯碼器50將地址信號(hào)譯碼后輸出。該譯碼信號(hào)能有選擇地指定調(diào)試用的存儲(chǔ)單元陣列22的字線25中的某一條、同時(shí)包含上述的備用控制信號(hào)。
選擇器56在通過空間控制信號(hào)線17輸入的空間控制信號(hào)是正常信號(hào)時(shí)，選擇通過信號(hào)線53輸入的控制信號(hào)，反之，當(dāng)為激活信號(hào)時(shí)，選擇從譯碼器50輸出的控制信號(hào)，并輸出給信號(hào)線54。
圖5是表示分支控制電路55的結(jié)構(gòu)框圖。在分支控制電路55中備有多路分解器57及譯碼器58、59。分支控制電路55在通過通過空間控制信號(hào)線17輸入的空間控制信號(hào)(第2控制信號(hào))是正常信號(hào)時(shí)，將通過信號(hào)線54輸入的控制信號(hào)傳遞給譯碼器58，反之，當(dāng)為激活信號(hào)時(shí)，傳遞給譯碼器59。譯碼器58、59根據(jù)各自輸入的控制信號(hào)，分別有選擇地驅(qū)動(dòng)字線27中的一條或字線25中的一條。
備用譯碼器43、行譯碼器44的構(gòu)成如上，以下述方式進(jìn)行工作。當(dāng)CPU10的工作方式是正常處理方式、且訪問存儲(chǔ)器時(shí)，備用控制信號(hào)控制電路52將來自比較電路51的控制信號(hào)送給信號(hào)線54。當(dāng)正常地址信號(hào)與在比較電路51中設(shè)定的地址值中的任何一個(gè)都不一致時(shí)，便從比較電路51輸出含有正常的備用控制信號(hào)的控制信號(hào)。該控制信號(hào)被送給行譯碼器46，同時(shí)通過分支控制電路55中包含的多路分解器57被送給譯碼器58。
由于備用控制信號(hào)是正常信號(hào)，所以行譯碼器46根據(jù)正常地址信號(hào)對(duì)存儲(chǔ)單元陣列21進(jìn)行譯碼工作。另一方面，由于備用控制信號(hào)是正常信號(hào)，所以譯碼器58停止對(duì)存儲(chǔ)單元陣列26的譯碼工作。另外，由于控制信號(hào)不送給譯碼器59，所以不對(duì)存儲(chǔ)單元陣列22進(jìn)行譯碼工作。即，只對(duì)存儲(chǔ)單元陣列21進(jìn)行存儲(chǔ)器的訪問。
另一方面，當(dāng)正常地址信號(hào)與在比較電路51中設(shè)定的地址值中的某一個(gè)一致時(shí)，便從比較電路51輸出含有激活的備用控制信號(hào)的控制信號(hào)。該控制信號(hào)被送給行譯碼器46，同時(shí)通過多路分解器57被送給譯碼器58。
由于備用控制信號(hào)是激活信號(hào)，所以行譯碼器46停止對(duì)存儲(chǔ)單元陣列21的譯碼工作。另一方面，由于備用控制信號(hào)是激活信號(hào)，所以譯碼器58根據(jù)控制信號(hào)進(jìn)行對(duì)存儲(chǔ)單元陣列26的譯碼工作。另外，由于控制信號(hào)不送給譯碼器59，所以不對(duì)存儲(chǔ)單元陣列22進(jìn)行譯碼工作。即，只對(duì)存儲(chǔ)單元陣列26進(jìn)行存儲(chǔ)器的訪問。
當(dāng)CPU10的工作方式是調(diào)試處理方式、且訪問存儲(chǔ)器時(shí)，由于空間控制信號(hào)是激活信號(hào)，所以備用控制信號(hào)控制電路52將來自譯碼器50的控制信號(hào)送給信號(hào)線54。該控制信號(hào)中含有的備用控制信號(hào)被設(shè)定為激活態(tài)。然后，該信號(hào)被送給行譯碼器46，同時(shí)通過多路分解器57被送給譯碼器59。
由于備用控制信號(hào)是激活信號(hào)，所以行譯碼器46停止對(duì)存儲(chǔ)單元陣列21的譯碼工作。另一方面，譯碼器59根據(jù)控制信號(hào)進(jìn)行對(duì)存儲(chǔ)單元陣列22的譯碼工作。另外，由于控制信號(hào)不送給譯碼器58，所以不對(duì)存儲(chǔ)單元陣列26進(jìn)行譯碼工作。即，只對(duì)存儲(chǔ)單元陣列22進(jìn)行存儲(chǔ)器的訪問。
這樣，在正常處理方式中，正常工作用的存儲(chǔ)單元陣列21和作為調(diào)試存儲(chǔ)器的存儲(chǔ)單元陣列26都根據(jù)在比較電路51中的設(shè)定進(jìn)行訪問，在調(diào)試處理方式中，經(jīng)常是只訪問調(diào)試用的存儲(chǔ)器陣列即存儲(chǔ)單元陣列22。即，能實(shí)現(xiàn)適當(dāng)?shù)卦L問3種存儲(chǔ)單元陣列21、22、26。
在微處理器102中，雖然這樣有選擇地訪問3種存儲(chǔ)單元陣列21、22、26，但在行譯碼器46中，與驅(qū)動(dòng)以往的正常工作用的存儲(chǔ)器一樣，不輸入空間控制信號(hào)，只以正常地址信號(hào)和備用控制信號(hào)為譯碼對(duì)象。其原因在于在備用譯碼器43中，作為備用存儲(chǔ)器的存儲(chǔ)單元陣列26用的控制信號(hào)和調(diào)試用的存儲(chǔ)單元陣列22用的控制信號(hào)被共用化，當(dāng)為調(diào)試處理方式時(shí)，輸出激活的備用控制信號(hào)。
在DRAM中備有的地址譯碼器中，通常首先對(duì)地址信號(hào)進(jìn)行預(yù)譯碼，然后再對(duì)它進(jìn)行譯碼，這樣來進(jìn)行分階段的譯碼。因此如果行譯碼器46除了正常地址信號(hào)和備用控制信號(hào)之外，還輸入了空間控制信號(hào)時(shí)，就需要增加預(yù)譯碼的信號(hào)和作為判斷位用的空間控制信號(hào)用的邏輯門。即與只使地址線的條數(shù)增加1位時(shí)不同，為了在行譯碼器46中增加必須停止的控制信號(hào)的條數(shù)，芯片的面積急劇增大。另外，由于增加邏輯門，工作速度也變慢。
與作為備用存儲(chǔ)器的存儲(chǔ)單元陣列26相比，正常工作用的存儲(chǔ)單元陣列21的存儲(chǔ)容量大，因此，行譯碼器46內(nèi)部的譯碼級(jí)數(shù)比驅(qū)動(dòng)存儲(chǔ)單元陣列26的字線27的行譯碼器的級(jí)數(shù)大。因此，在正常處理方式中，訪問的速度由行譯碼器46規(guī)定。因此，行譯碼器46的工作速度下降，直接造成正常處理方式中的訪問速度下降。
在微處理器102中，由于作為備用存儲(chǔ)器的存儲(chǔ)單元陣列26用的控制信號(hào)和調(diào)試用的存儲(chǔ)單元陣列22用的控制信號(hào)被共用化，所以緩和了行譯碼器46中的芯片面積的擴(kuò)大，同時(shí)抑制了訪問速度的下降。即，微處理器102能實(shí)現(xiàn)這樣兩個(gè)方面，即在備有備用存儲(chǔ)器、又沒有外部存儲(chǔ)器的情況下能同時(shí)實(shí)現(xiàn)兩種工作方式這樣的高實(shí)用性和小型化。
<實(shí)施例3>
圖6是表示實(shí)施例3的微處理器的結(jié)構(gòu)框圖。在該微處理器103中備有更新存儲(chǔ)單元陣列21、22中具有的存儲(chǔ)單元用的更新電路。而且，該更新電路中備有區(qū)控制電路60、更新地址計(jì)數(shù)器61及選擇器62。
在CPU76中除了已說明過的寄存器11之外，還備有寄存器(方式寄存器)74。該寄存器74不管CPU76是否輸出地址信號(hào)，根據(jù)方式選擇信號(hào)保持激活信號(hào)或正常信號(hào)。即該信號(hào)在正常處理方式時(shí)為正常信號(hào)，在調(diào)試處理方式下則呈激活態(tài)。而且，該信號(hào)通過信號(hào)線75被輸入到區(qū)控制電路60中。
圖7是表示區(qū)控制電路60的內(nèi)部結(jié)構(gòu)及與周圍電路的關(guān)系的框圖。在區(qū)控制電路60中備有地址一致判斷電路67及“與”電路68。更新地址計(jì)數(shù)器61是一種可在從初始值(例如零)至結(jié)束值的范圍內(nèi)進(jìn)行計(jì)數(shù)、同時(shí)能根據(jù)通過信號(hào)線64輸入的復(fù)位信號(hào)而復(fù)位(使計(jì)數(shù)值返回初始值)的計(jì)數(shù)器。
從初始值至結(jié)束值的計(jì)數(shù)值范圍與2個(gè)存儲(chǔ)單元陣列21、22的全部地址對(duì)應(yīng)地設(shè)定結(jié)束值。更新地址計(jì)數(shù)器61的計(jì)數(shù)值通過信號(hào)線63作為更新地址被輸入選擇器62及地址一致判斷電路67兩者中。
在地址一致判斷電路67中將輸入的計(jì)數(shù)值與規(guī)定的設(shè)定值進(jìn)行比較，當(dāng)兩者的值一致時(shí)，輸出激活信號(hào)。被作為比較對(duì)象的設(shè)定值預(yù)先由邏輯門元件設(shè)定。而且，該設(shè)定值要與存儲(chǔ)單元陣列21的全部地址相對(duì)應(yīng)地確定。“與”電路68計(jì)算并輸出地址一致判斷電路67的輸出信號(hào)和寄存器74保持的信號(hào)的邏輯積。
因此，當(dāng)CPU76處于調(diào)試處理方式時(shí)，即寄存器74保持激活信號(hào)時(shí)，更新地址計(jì)數(shù)器61的計(jì)數(shù)值如果與地址一致判斷電路67的設(shè)定值一致，則激活信號(hào)作為復(fù)位信號(hào)從“與”電路68被送給更新地址計(jì)數(shù)器61。其結(jié)果是計(jì)數(shù)值返回初始值。即更新地址計(jì)數(shù)器61將從初始值到地址一致判斷電路67的設(shè)定值的范圍內(nèi)的值，換句話說，只將存儲(chǔ)單元陣列21的地址作為計(jì)數(shù)值依次生成。
另一方面，當(dāng)CPU76處于正常處理方式時(shí)，即寄存器74保持正常信號(hào)時(shí)，更新地址計(jì)數(shù)器61的計(jì)數(shù)值即使與地址一致判斷電路67的設(shè)定值一致，也不從“與”電路68輸出激活信號(hào)。更新地址計(jì)數(shù)器61不被復(fù)位，將從初始值到結(jié)束值的范圍內(nèi)的值，換句話說，將存儲(chǔ)單元陣列21、22兩者的地址作為計(jì)數(shù)值依次生成。
回到圖6，更新地址計(jì)數(shù)器61的計(jì)數(shù)值通過信號(hào)線63也輸入選擇器62。選擇器62根據(jù)是否是應(yīng)該更新的時(shí)間，選擇并輸出通過信號(hào)線63輸入的計(jì)數(shù)值和通過地址信號(hào)線18輸入的地址信號(hào)這兩者之一。選擇器62的輸出信號(hào)通過信號(hào)線66被輸入行譯碼器41、42及列譯碼器32。
如上所述，在微處理器103中，當(dāng)CPU76處于正常處理方式時(shí)，即處于不使用調(diào)試用的存儲(chǔ)單元陣列22的工作方式時(shí)，只生成正常工作用的存儲(chǔ)單元陣列21的更新地址，當(dāng)處于調(diào)試處理方式時(shí)，連續(xù)生成兩者的更新地址。
即，不使用調(diào)試用的存儲(chǔ)單元陣列22時(shí)，不進(jìn)行更新存儲(chǔ)單元陣列22的無用的工作。其結(jié)果能使正常工作用的存儲(chǔ)單元陣列21的更新速率與不備有調(diào)試用的存儲(chǔ)單元陣列22的微處理器中的正常工作用的存儲(chǔ)單元陣列相同。
另外，由于生成各存儲(chǔ)單元陣列21、22的各更新地址的計(jì)數(shù)器在更新地址計(jì)數(shù)器61中被共用化，所以能同時(shí)獲得節(jié)省它所占用的那一部分芯片面積的優(yōu)點(diǎn)。
<實(shí)施例4>
圖8是表示實(shí)施例4的微處理器的結(jié)構(gòu)框圖。該微處理器104是這樣構(gòu)成的，即不使用內(nèi)部的正常工作用的存儲(chǔ)單元陣列21，而能執(zhí)行ICE122中備有外部存儲(chǔ)器4中存儲(chǔ)的程序。微處理器104中備有的CPU70在訪問外部存儲(chǔ)器4時(shí)，通過信號(hào)線73將地址信號(hào)送給外部存儲(chǔ)器4。
使用外部存儲(chǔ)器4時(shí)，不需要存儲(chǔ)單元陣列21。在微處理器104中，當(dāng)CPU70處于使用外部存儲(chǔ)器4作為正常工作用的存儲(chǔ)器的工作方式時(shí)，可將存儲(chǔ)單元陣列21作為調(diào)試用的存儲(chǔ)器使用。為此目的，在微處理器104中備有區(qū)控制電路(空間控制電路)80。
在圖9所示的框圖中，示出了區(qū)控制電路80的內(nèi)部結(jié)構(gòu)。在CPU70中除了在調(diào)試處理方式下保持呈激活態(tài)的信號(hào)的寄存器74之外，還備有寄存器71。該寄存器71作為正常工作用的存儲(chǔ)器，根據(jù)處于使用外部存儲(chǔ)器4和存儲(chǔ)單元陣列21兩者中的哪一者的方式，分別保持激活信號(hào)及正常信號(hào)。
區(qū)控制電路80中備有2個(gè)邏輯門元件82、83。寄存器74的信號(hào)通過信號(hào)線75，同時(shí)寄存器71的信號(hào)通過信號(hào)線72分別輸入邏輯門元件82、83。
邏輯門元件82是“或非”(NOR)電路，只有當(dāng)寄存器74的信號(hào)和寄存器71的信號(hào)一致(兩者都是激活信號(hào)或兩者都是正常信號(hào))時(shí)才輸出激活信號(hào)。邏輯門元件82的輸出信號(hào)通過信號(hào)線84被輸入行譯碼器41。行譯碼器41只有當(dāng)信號(hào)線84的信號(hào)呈激活態(tài)時(shí)才進(jìn)行譯碼工作。
另一邏輯門元件83只有當(dāng)寄存器74的信號(hào)是激活信號(hào)且寄存器71的信號(hào)是正常信號(hào)時(shí)，才輸出激活信號(hào)。邏輯門元件83的輸出信號(hào)通過信號(hào)線85被輸入行譯碼器42。行譯碼器42只有當(dāng)信號(hào)線85的信號(hào)呈激活態(tài)時(shí)才進(jìn)行譯碼工作。
當(dāng)CPU70處于正常處理方式且使用存儲(chǔ)單元陣列21作為正常工作用的存儲(chǔ)器的工作方式時(shí)，兩個(gè)寄存器74、71的信號(hào)都變成正常信號(hào)。這時(shí)，邏輯門元件82輸出激活信號(hào)，邏輯門元件83輸出正常信號(hào)。因此，行譯碼器41對(duì)存儲(chǔ)單元陣列21進(jìn)行譯碼工作，行譯碼器42停止對(duì)存儲(chǔ)單元陣列22的譯碼工作。即，由CPU70只能訪問內(nèi)部的正常工作用的存儲(chǔ)單元陣列21。
當(dāng)CPU70處于正常處理方式且使用外部存儲(chǔ)器4作為正常工作用的存儲(chǔ)器的工作方式時(shí)，寄存器74的信號(hào)變成正常信號(hào)，寄存器71的信號(hào)變成激活信號(hào)。這時(shí)，邏輯門元件82輸出正常信號(hào)，邏輯門元件83也輸出正常信號(hào)。因此，行譯碼器41停止對(duì)存儲(chǔ)單元陣列21的譯碼工作，行譯碼器42也停止對(duì)存儲(chǔ)單元陣列22的譯碼工作。即，由CPU70只能訪問作為正常工作用的存儲(chǔ)器的外部存儲(chǔ)器4。
當(dāng)CPU70處于調(diào)試處理方式且使用存儲(chǔ)單元陣列21作為正常工作用的存儲(chǔ)器的工作方式時(shí)，寄存器74的信號(hào)變成激活信號(hào)，寄存器71的信號(hào)變成正常信號(hào)。這時(shí)，邏輯門元件82輸出正常信號(hào)，邏輯門元件83輸出激活信號(hào)。因此，行譯碼器41停止對(duì)存儲(chǔ)單元陣列21的譯碼工作，行譯碼器42對(duì)存儲(chǔ)單元陣列22進(jìn)行譯碼工作。即，能用存儲(chǔ)單元陣列22進(jìn)行調(diào)試工作。
當(dāng)CPU70處于調(diào)試處理方式且使用外部存儲(chǔ)器4作為正常工作用的存儲(chǔ)器的工作方式時(shí)，寄存器74的信號(hào)變成激活信號(hào)，寄存器71的信號(hào)也變成激活信號(hào)。這時(shí)，邏輯門元件82輸出激活信號(hào)，邏輯門元件83輸出正常信號(hào)。因此，行譯碼器41對(duì)存儲(chǔ)單元陣列21進(jìn)行譯碼工作，行譯碼器42停止對(duì)存儲(chǔ)單元陣列22的譯碼工作。即，能用存儲(chǔ)單元陣列21作為調(diào)試用的存儲(chǔ)器進(jìn)行調(diào)試工作。
即，當(dāng)處于使用外部存儲(chǔ)器4的方式時(shí)，如果從CPU70輸出訪問調(diào)試用的存儲(chǔ)器的地址，，則驅(qū)動(dòng)正常工作用的存儲(chǔ)器的行譯碼器41根據(jù)由受CPU70控制的區(qū)控制電路80生成的控制信號(hào)而工作。這樣，在微處理器104中，當(dāng)處于執(zhí)行外部存儲(chǔ)器4中存儲(chǔ)的程序的工作方式時(shí)，可將內(nèi)部的正常工作用的存儲(chǔ)單元陣列21作為調(diào)試用的存儲(chǔ)器使用。因此，在調(diào)試用的存儲(chǔ)器中能確保存儲(chǔ)單元陣列21具有例如數(shù)兆字節(jié)大小的存儲(chǔ)容量。
<實(shí)施例5>
圖10是表示實(shí)施例5的微處理器的結(jié)構(gòu)框圖。該微處理器105與實(shí)施例1中的微處理器101的特征不同之點(diǎn)在于在該微處理器105中用共用讀出放大器33作為讀出放大器，調(diào)試用的存儲(chǔ)單元陣列22設(shè)置在與共用讀出放大器33中的存儲(chǔ)單元陣列21相反的一側(cè)。
在圖11及圖12所示的電路圖中分別示出了備有兩種讀出放大器的存儲(chǔ)單元陣列的一部分。圖11中的存儲(chǔ)單元陣列備有非共用型的讀出放大器91，適合構(gòu)成存儲(chǔ)容量較小的存儲(chǔ)單元陣列。存儲(chǔ)單元94連接在構(gòu)成位線24的一對(duì)信號(hào)線92、93之間，傳輸門元件95、96插在存儲(chǔ)單元94和讀出放大器91之間。
圖12中的存儲(chǔ)單元陣列備有共用讀出放大器97。這種結(jié)構(gòu)適合于用單一的讀出放大器負(fù)擔(dān)過大的、位線24長(zhǎng)的、存儲(chǔ)容量大的存儲(chǔ)單元陣列。如圖12所示，共用讀出放大器97被插在沿位線24的多個(gè)位置處。換句話說，將從沿位線24的一個(gè)共用讀出放大器97到下一個(gè)共用讀出放大器97的區(qū)間98作為一個(gè)單位，多個(gè)單位重復(fù)排列構(gòu)成存儲(chǔ)單元陣列。這樣做能容易地生成布局圖形。
傳輸門元件95、96附加在共用讀出放大器97的兩側(cè)。但是位于存儲(chǔ)單元陣列端部的共用讀出放大器97將不需要伴隨它的一對(duì)傳輸門元件95、96除去，采用與其它不同的布局圖形。
返回圖10，微處理器105中備有的存儲(chǔ)單元陣列21的結(jié)構(gòu)如圖12所示。因此在存儲(chǔ)單元陣列21的字線25的一個(gè)端部出現(xiàn)共用讀出放大器97。該共用讀出放大器97是圖10所示的共用讀出放大器33。即，共用讀出放大器33在兩種存儲(chǔ)單元陣列21、22之間被共用化。而且，共用讀出放大器33能用與存儲(chǔ)單元陣列21中的另一個(gè)共用讀出放大器97相同的布局圖形生成。
因此，在微處理器105中能緩和與設(shè)置存儲(chǔ)單元陣列22相伴隨的芯片面積的擴(kuò)大，同時(shí)容易生成布局圖形，可縮短設(shè)計(jì)周期。
<實(shí)施例6>
以上說明的實(shí)施例1～5中的微處理器102～105能任意地組合實(shí)施。這里給出它的一個(gè)例子。
圖13示出了包含微處理器102～105的所有的特征部分的微處理器的結(jié)構(gòu)框圖。該微處理器106與微處理器102一樣，備有作為備用存儲(chǔ)器的存儲(chǔ)單元陣列26。另外，與微處理器103一樣，備有具有區(qū)控制電路60的功能的區(qū)控制電路86及選擇器62。
再者，區(qū)控制電路86具有微處理器104中的區(qū)控制電路80的功能。而且，調(diào)試用的存儲(chǔ)單元陣列22與微處理器105一樣，被連接在共用讀出放大器33的與存儲(chǔ)單元陣列21(包括存儲(chǔ)單元陣列26)相反的一側(cè)。
由于如上構(gòu)成，所以在微處理器106中能同時(shí)獲得微處理器102～105的所有的優(yōu)點(diǎn)。
在發(fā)明的第1方面的裝置中，由于在第1及第2存儲(chǔ)單元陣列之間互相共用讀出放大器，所以能緩和與備有上述二種存儲(chǔ)單元陣列相伴隨的半導(dǎo)體芯片面積的增大。
在發(fā)明的第2方面的裝置中，由于在第1及第2存儲(chǔ)單元陣列之間除了上述讀出放大器外，還互相共用位線，所以能使結(jié)構(gòu)簡(jiǎn)單，還能緩和半導(dǎo)體芯片面積的增大。
在發(fā)明的第3方面的裝置中，由于在第1及第2存儲(chǔ)單元陣列之間互相共用共用讀出放大器，所以在第1存儲(chǔ)單元陣列的內(nèi)部備有該共用讀出放大器和布局圖形相同的共用讀出放大器，能容易生成布局圖形，能縮短設(shè)計(jì)周期，而且能將第1存儲(chǔ)單元陣列的存儲(chǔ)容量設(shè)定得更高。
在發(fā)明的第4方面的裝置中，雖然備有作為備用存儲(chǔ)單元陣列的第3存儲(chǔ)單元陣列，但選擇是否訪問第1存儲(chǔ)單元陣列的信號(hào)被限于第1控制信號(hào)。因此，能將第1存儲(chǔ)單元陣列的行譯碼器構(gòu)成與具有備用存儲(chǔ)單元陣列的現(xiàn)在眾所周知的半導(dǎo)體存儲(chǔ)器中備有的行譯碼器相同的結(jié)構(gòu)。即，第1存儲(chǔ)單元陣列的行譯碼器的電路規(guī)模不會(huì)伴隨備有第3存儲(chǔ)單元陣列而增大。
因此，能緩和與備有第3存儲(chǔ)單元陣列相伴隨的芯片面積的增大。與此同時(shí)，能防止在第1～第3存儲(chǔ)單元陣列的訪問速度中速度最低的第1存儲(chǔ)單元陣列的訪問速度隨著備有第3存儲(chǔ)單元陣列而進(jìn)一步下降。
在發(fā)明的第5方面的裝置中，跨越第1及第2存儲(chǔ)單元陣列生成連續(xù)的地址的更新用的計(jì)數(shù)器能復(fù)位，當(dāng)CPU處于正常處理方式時(shí)，如果計(jì)數(shù)值達(dá)到第1存儲(chǔ)單元陣列的最后地址，通過控制電路的作用進(jìn)行復(fù)位。即在正常處理方式時(shí)，只更新第1存儲(chǔ)單元陣列，而不更新第2存儲(chǔ)單元陣列。
因此，能使第1存儲(chǔ)單元陣列的更新速率與不備有調(diào)試用的存儲(chǔ)單元陣列的微處理器中的正常工作用的存儲(chǔ)單元陣列的更新速率相同。另外，第1及第2存儲(chǔ)單元陣列的各更新地址只用一個(gè)計(jì)數(shù)器生成，所以能節(jié)省半導(dǎo)體的芯片面積。
在發(fā)明的第6方面的裝置中，當(dāng)CPU處于可將外部存儲(chǔ)器作為訪問對(duì)象的工作方式且為調(diào)試處理方式時(shí)，第1存儲(chǔ)單元陣列代替第2存儲(chǔ)單元陣列成為訪問對(duì)象。即，第1存儲(chǔ)單元陣列能作為調(diào)試用的存儲(chǔ)單元。因此，作為調(diào)試用的存儲(chǔ)器，能確保第1存儲(chǔ)單元陣列所具有的大的存儲(chǔ)容量。
權(quán)利要求
1.一種在同一個(gè)半導(dǎo)體芯片內(nèi)備有CPU和可由該CPU訪問的半導(dǎo)體存儲(chǔ)器的微處理器，其特征在于上述CPU可根據(jù)來自外部的控制信號(hào)有選擇地執(zhí)行正常處理方式和調(diào)試處理方式兩種工作方式，上述半導(dǎo)體存儲(chǔ)器備有上述CPU在上述正常處理方式中能訪問的第1存儲(chǔ)單元陣列和在上述調(diào)試處理方式中能訪問的第2存儲(chǔ)單元陣列，讀出放大器在這些第1及第2存儲(chǔ)單元陣列之間互相共用。
2.根據(jù)權(quán)利要求1所述的微處理器，其特征在于在這些第1及第2存儲(chǔ)單元陣列之間除了上述讀出放大器之外，還互相共用位線。
3.根據(jù)權(quán)利要求1所述的微處理器，其特征在于上述讀出放大器是共用讀出放大器，上述第1及第2存儲(chǔ)單元陣列分別連接在上述共用讀出放大器的一側(cè)及另一側(cè)，以便在上述第1及第2存儲(chǔ)單元陣列之間用上述共用讀出放大器將位線分開。
4.根據(jù)權(quán)利要求1至3中的任意一項(xiàng)所述的微處理器，其特征在于上述半導(dǎo)體存儲(chǔ)器還備有作為補(bǔ)償上述第1存儲(chǔ)單元陣列中的有缺陷的單元用的備用存儲(chǔ)單元陣列的第3存儲(chǔ)單元陣列，根據(jù)選擇是否訪問第1存儲(chǔ)單元陣列的第1控制信號(hào)和在上述第2及第3存儲(chǔ)單元陣列之間選擇訪問對(duì)象的第2控制信號(hào)，在上述第1至第3存儲(chǔ)單元陣列之間選擇訪問對(duì)象。
5.根據(jù)權(quán)利要求1至3中的任意一項(xiàng)所述的微處理器，其特征在于上述半導(dǎo)體存儲(chǔ)器是DRAM，上述微處理器還備有更新上述第1及第2存儲(chǔ)單元陣列的更新電路，該更新電路備有計(jì)數(shù)器和控制該計(jì)數(shù)器的控制電路，上述計(jì)數(shù)器作為計(jì)數(shù)值能生成跨越上述第1及第2存儲(chǔ)單元陣列的連續(xù)的地址，而且能應(yīng)答復(fù)位信號(hào)，將計(jì)數(shù)值復(fù)位到初始值，上述控制電路在上述CPU為上述正常處理方式時(shí)，如果上述計(jì)數(shù)值達(dá)到上述第1存儲(chǔ)單元陣列的最后地址，便將上述復(fù)位信號(hào)送給上述計(jì)數(shù)器。
6.根據(jù)權(quán)利要求1至3中的任意一項(xiàng)所述的微處理器，其特征在于上述CPU還可以有選擇地執(zhí)行能訪問設(shè)在上述微處理器的外部的存儲(chǔ)器即外部存儲(chǔ)器的工作方式和只以上述半導(dǎo)體存儲(chǔ)器為訪問對(duì)象的工作方式這樣兩種方式，上述微處理器還備有控制上述第1及第2存儲(chǔ)單元陣列的空間控制電路，以便當(dāng)上述CPU處于可將外部存儲(chǔ)器作為訪問對(duì)象的工作方式且為調(diào)試處理方式時(shí)，根據(jù)來自上述CPU的控制信號(hào)，上述第1存儲(chǔ)單元陣列代替上述第2存儲(chǔ)單元陣列而成為訪問對(duì)象。
全文摘要
目的在于節(jié)省半導(dǎo)體芯片的面積。CPU根據(jù)來自控制裝置2的控制信號(hào),有選擇地執(zhí)行正常處理方式和調(diào)試處理方式。存儲(chǔ)單元陣列21在正常處理方式下被訪問,存儲(chǔ)單元陣列22在調(diào)試處理方式下被訪問。讀出放大器31和位線24在存儲(chǔ)單元陣列21、22之間共用。因此能緩和與備有存儲(chǔ)單元陣列21、22二者相伴隨的半導(dǎo)體芯片面積的增大。
文檔編號(hào)G11C11/401GK1182917SQ9711295
公開日1998年5月27日 申請(qǐng)日期1997年6月9日 優(yōu)先權(quán)日1996年10月29日
發(fā)明者樋口崇, 奧村直人, 坪田秀夫 申請(qǐng)人:三菱電機(jī)株式會(huì)社