專(zhuān)利名稱(chēng)：半導(dǎo)體電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路，且尤其涉及一種具有脈沖串串傳送功能的同步存儲(chǔ)電路的脈沖串串猝發(fā)地址生成電路。
作為用于實(shí)現(xiàn)高性能計(jì)算機(jī)系統(tǒng)的跟隨CPU的操作速度的高速數(shù)據(jù)傳送系統(tǒng)，其為一個(gè)脈沖串?dāng)?shù)據(jù)傳送系統(tǒng)。在該系統(tǒng)中，在對(duì)同步存儲(chǔ)器給出一個(gè)基本地址后，通過(guò)時(shí)鐘信號(hào)(簡(jiǎn)寫(xiě)為“CLK”)來(lái)在存儲(chǔ)器中自動(dòng)生成地址，從而以高速輸出數(shù)據(jù)。用于產(chǎn)生脈沖串串信號(hào)的地址序列根據(jù)系統(tǒng)中所使用的存儲(chǔ)器的不同而不同。
當(dāng)前，作為配備有脈沖串串功能的高速存儲(chǔ)器有一種同步靜態(tài)隨機(jī)存取存儲(chǔ)器(簡(jiǎn)寫(xiě)為“SSRAM”)，其被用作高速緩沖存儲(chǔ)器，且一種交錯(cuò)系統(tǒng)被用作脈沖串串序列。表1示出了該序列。
表1外部輸入地址 Add0 Add1 Add2 — —第一脈沖串串地址 Add0 Add1 Add2 — —第二脈沖串地址Add0 Add1 Add2 — —第三脈沖串地址Add0 Add1 Add2 — —特征在此情況下，最小有效比特的Add0及Add1的兩個(gè)比特組成一個(gè)脈沖串地址，并在外部輸入地址的基礎(chǔ)上，在第一脈沖串周期僅地址Add0被轉(zhuǎn)變?yōu)榉聪?，在第二脈沖串周期僅地址Add1被轉(zhuǎn)變?yōu)榉聪?，而在第三脈沖串周期兩個(gè)地址Add0及Add1都被轉(zhuǎn)變?yōu)榉聪?，而地址Add2及隨后的地址在它們的脈沖串周期內(nèi)保存數(shù)據(jù)。此后將描述用于實(shí)現(xiàn)此操作的電路。


圖1示出了傳統(tǒng)電路的第一個(gè)實(shí)施例。脈沖串地址Add0及Add1被分別輸入到寄存器電路RG中。寄存器電路RG在控制時(shí)鐘信號(hào)EK的上升沿獲取脈沖串地址Add0及Add1并輸出脈沖串地址。寄存器電路RG保存輸出數(shù)據(jù)直到接收到下一個(gè)控制時(shí)鐘信號(hào)EK的時(shí)鐘邊沿為止。輸出被反相器電路改變成正向/反相操作信號(hào)，而其中的一個(gè)被復(fù)用器MUXO選擇進(jìn)內(nèi)部地址信息A0中。信息A。及作為其反相信號(hào)的反相信息A。被輸入到信息解碼器DEC1，且在此情況下，輸出信號(hào)B1到B4中的一個(gè)被選擇作為1/4選擇信號(hào)。用于控制寄存器RG的控制時(shí)鐘信號(hào)EK被與外部輸入時(shí)鐘信號(hào)CLK及來(lái)自外部的基本地址獲取模式信號(hào)E同步的內(nèi)部時(shí)鐘信號(hào)K的“與”邏輯電路EKB生成。內(nèi)部控制信號(hào)K及模式信號(hào)E在脈沖串時(shí)間同樣被同步地輸入進(jìn)地址邏輯控制電路BCCO，且當(dāng)模信號(hào)E在脈沖串中弱時(shí)，電路與內(nèi)部時(shí)鐘信號(hào)K同步地控制并切換復(fù)用器MuX0。地址邏輯控制電路BCCO被形成作為計(jì)數(shù)器電路用于生成在內(nèi)部時(shí)鐘信號(hào)K的每個(gè)周期倒相地址Addo的一信號(hào)，和生成在每?jī)蓚€(gè)周期倒相地址Add1的一信號(hào)。
現(xiàn)在將描述該操作，由于在輸入一個(gè)外部地址時(shí)模信號(hào)E變強(qiáng)，信號(hào)EK象內(nèi)部時(shí)鐘信號(hào)K一樣變化，從而數(shù)據(jù)Add被與內(nèi)部時(shí)鐘信號(hào)K同步地獲取。此時(shí)，由于復(fù)用器MuX0被固定并允許正向邏輯通過(guò)，地址Add0隨其未被改變的邏輯被輸入進(jìn)解碼器DEC1。由于在脈沖串地址生成時(shí)模信號(hào)E變?nèi)酰刂茣r(shí)鐘信號(hào)EK被固定在弱值寄存器RG輸出在脈沖前輸入的保存在外部地址中的最后數(shù)據(jù)。與此同時(shí)，由于電路BCCO產(chǎn)生一用于與內(nèi)部時(shí)鐘信號(hào)K同步的復(fù)用器MUXO的切換信號(hào)，所以可以實(shí)現(xiàn)脈沖申周期，其中在交錯(cuò)序列中產(chǎn)生相對(duì)于基本地址Add0及Add1的反相地址Add0及Add1。
接下來(lái)，將描述第二個(gè)傳統(tǒng)實(shí)例，在該例中在輸入寄存器前設(shè)置解碼器電路從而在由解碼器電路完成1/4選擇后產(chǎn)生脈沖串信號(hào)。通過(guò)解碼地址Add0及Add1來(lái)產(chǎn)生四個(gè)選擇信號(hào)B1到B4并在4個(gè)選擇信號(hào)B1到B4中選擇出一個(gè)選擇信號(hào)。在交錯(cuò)模式的脈沖序列中選擇出如表2中所示的被選擇的信號(hào)。例如，在當(dāng)兩個(gè)地址Add1及Add0都低的情況下，在外部輸入周期中選擇信號(hào)B1，而在隨后的脈沖串周期中，來(lái)順序選擇信號(hào)B2、B3及B4。
表2外部輸入Addo，Add1 0，0 1，0 0，1 1，1外部輸入被選擇的信號(hào)B1B2B3B4第一脈沖串 被選信號(hào)B2B1B4B3第二脈沖串 被選信號(hào)B3B4B1B2第三脈沖串 被選信號(hào)B4B3B2B1圖2示出了用于實(shí)現(xiàn)此脈沖串計(jì)數(shù)電路的傳統(tǒng)電路的一個(gè)實(shí)例。有4個(gè)“或非”解碼器電路DEC1，它們具有每個(gè)地址Add0及Add1的正/反信號(hào)A。或反相的A。，及信號(hào)A1或反相的A1的輸入，而它們的輸出X1到X4也分別被輸入進(jìn)寄存器RG。與第一個(gè)傳統(tǒng)實(shí)例一樣，由于控制寄存器RG的信號(hào)EK由基本地址獲取模信號(hào)E和內(nèi)部時(shí)鐘信號(hào)K的“與”邏輯電路EKB來(lái)產(chǎn)生。寄存器電路RG的輸出E1到E4被作為信號(hào)B1到B4通過(guò)復(fù)用器MUX輸出到內(nèi)部電路中，而且在同時(shí)，隨信號(hào)K被輸進(jìn)第二寄存器電路RG1。在其它的路徑上將這些寄存器電路RG1的輸出B1R到B4R輸入到復(fù)用器中。例如，具有輸出信號(hào)E2的輸入的復(fù)用器MUX具有其它兩個(gè)輸入信號(hào)B1R及B3R，用于輸入的切換信號(hào)通量BC由信號(hào)FB、RB及EB組成。電路BCC2的信號(hào)通量BC由信號(hào)E1和E2的“或”邏輯輸出的信號(hào)FB，信號(hào)E2和E4的邏輯輸出的信號(hào)RB及與信號(hào)E具有相同的邏輯的信號(hào)EB組成。
下面將描述此電路的操作。與兩個(gè)地址相對(duì)應(yīng)的解碼信號(hào)輸出X1到X4中的一個(gè)變?yōu)楦卟⒈贿x擇，而其它的處于不被選擇的低狀態(tài)且被輸入進(jìn)寄存器RG。例如，當(dāng)選擇了信號(hào)X1時(shí)而在外部地址獲取的信號(hào)E變?yōu)楦呶粫r(shí)，信號(hào)EK與時(shí)鐘信號(hào)K的上升沿同步的被輸入到寄存器RG中，而寄存器獲取信號(hào)X1到X4的信號(hào)數(shù)據(jù)。與此同時(shí)，數(shù)據(jù)被作為信號(hào)E1到E4輸出。由于信號(hào)EB為高位，復(fù)用器MUX被改變從而信號(hào)E1被作為其自身的信號(hào)B1輸出。信號(hào)B1被傳送到諸如下一級(jí)解碼器的內(nèi)部存儲(chǔ)器電路。接著，當(dāng)建立了脈沖串模式時(shí)，信號(hào)E變?yōu)榈臀?，而信?hào)EK被固定在低值并不改變，從而作為輸入寄存器數(shù)據(jù)的信號(hào)E1到E4被固定。由于信號(hào)E1被選擇且為高位，所以信號(hào)FB變?yōu)楦呶?，而信?hào)RB及EB變?yōu)榈?，從而?fù)用器MUX從相鄰的路徑改變對(duì)反饋信號(hào)(信號(hào)B4R用作信號(hào)E1)的選擇。在前面周期中的信號(hào)B1到B4的數(shù)據(jù)按時(shí)鐘信號(hào)K收入脈沖串計(jì)數(shù)寄存器RG1中，且與此同時(shí)，數(shù)據(jù)被作為信號(hào)B1R到B4R輸出，從而此信號(hào)在相鄰的路徑通過(guò)復(fù)用器輸出到B1到B4，在外部地址獲取的原始狀態(tài)處于信號(hào)E1或E3的選擇中時(shí)，復(fù)用器MUX被信號(hào)FB切換從而執(zhí)行前向移數(shù)從而信號(hào)B1被移數(shù)到信號(hào)B2，而信號(hào)B2被移數(shù)到信號(hào)B3。在當(dāng)外部地址獲取的原始狀態(tài)處于信號(hào)E2或E4的選擇狀態(tài)時(shí)，復(fù)用器MUX被信號(hào)RB切換從而執(zhí)行一反相移數(shù)，這樣的話信號(hào)B1被移數(shù)到信號(hào)B4，而信號(hào)B2被移數(shù)到信號(hào)B1。在脈沖串模式中的移數(shù)次序用圖3中所示的正向循環(huán)及反相循環(huán)表示，而表2中所示的脈沖串計(jì)數(shù)的順序根據(jù)需要進(jìn)行。
在上述的第一個(gè)傳統(tǒng)電路中，在寄存器RG之后，設(shè)置了用于脈沖串計(jì)數(shù)的復(fù)用器MUX，此外，其后還設(shè)置了解碼器從而信號(hào)B1到B4被從解碼器輸出。當(dāng)在同步存儲(chǔ)器中內(nèi)部狀態(tài)開(kāi)始改變與外部時(shí)鐘的同步情況下，需要將用于信號(hào)K到信號(hào)B1到B4的路徑速度提高。然而，在此實(shí)例中，由于復(fù)用器MUX及解碼器置于寄存器RG之后，在該部分的延遲時(shí)間被看作是延遲。第二種傳統(tǒng)的實(shí)例改善了此缺陷。解碼器部分被移到了輸入寄存器的前面，及寄存器RG的后面，信號(hào)僅從復(fù)用器MUX輸出，從而使速度被解碼器延遲的程度有所改善。然而，由于必須由寄存器RG的輸出信號(hào)E1到E4的數(shù)據(jù)來(lái)控制正向循環(huán)及反相循環(huán)，從而使負(fù)載由于對(duì)控制電路BCC2的信號(hào)拖延而增加。此外，在復(fù)用器MUX的部分仍存在延遲。因此，用于存儲(chǔ)脈沖串?dāng)?shù)據(jù)的寄存器RG1被四個(gè)路徑中的每一個(gè)所需要，從而電路尺寸變得非常大。
阻礙速度提高的另一個(gè)問(wèn)題在于，由于需要用于產(chǎn)生輸入到輸入寄存器的信號(hào)EK的邏輯緩沖器EKB，在外部地址獲取時(shí)此部分也會(huì)產(chǎn)生延遲，這對(duì)第一和第二傳統(tǒng)的實(shí)例是共同的問(wèn)題。
因此本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體電路，其具有一個(gè)脈沖串計(jì)數(shù)電路，用于減少?gòu)臅r(shí)鐘信號(hào)的輸入到脈沖串地址的輸出的延遲。
本發(fā)明的另一個(gè)目的是提供一種半導(dǎo)體電路，其具有一個(gè)用于減少尺寸的脈沖串計(jì)數(shù)器電路。
本發(fā)明的半導(dǎo)體電路包括與多個(gè)地址信號(hào)對(duì)應(yīng)解碼器用于產(chǎn)生多個(gè)被解碼的地址信號(hào)，還包含用于接收被解碼的地址信號(hào)的寄存器、用于接收被解碼的地址信號(hào)并移數(shù)與控制信號(hào)對(duì)應(yīng)的被解碼的地址信號(hào)以產(chǎn)生被移數(shù)的解碼地址信號(hào)的切換電路，及用于產(chǎn)生與地址信號(hào)的部分對(duì)應(yīng)的控制信號(hào)的控制電路。
本發(fā)明的另一個(gè)實(shí)施例的半導(dǎo)體電路包含與多個(gè)地址信號(hào)對(duì)應(yīng)以產(chǎn)生多個(gè)解碼的地址信號(hào)的解碼器、用于接收各個(gè)解碼的地址信號(hào)的多個(gè)切換電路，每個(gè)切換電路輸出一個(gè)輸出信號(hào)，還包含多個(gè)用于接收各個(gè)輸出信號(hào)的多個(gè)寄存器，其中每個(gè)寄存器輸出一個(gè)閉鎖輸出信號(hào)，并向除與該特定閉鎖信號(hào)對(duì)應(yīng)的切換電路以外的開(kāi)關(guān)電路提供閉鎖輸出信號(hào)、另外還包含用于產(chǎn)生一與地址信號(hào)部分相對(duì)應(yīng)的控制信號(hào)的控制電路，開(kāi)關(guān)電路根據(jù)控制信號(hào)輸出作為所述輸出信號(hào)的被解碼的地址信號(hào)及閉鎖輸出信號(hào)中的一個(gè)。
通過(guò)下面結(jié)合相應(yīng)附圖的描述會(huì)對(duì)本發(fā)明的以上及其它的目的、優(yōu)點(diǎn)及特征有更清楚的了解，其中圖1為第一傳統(tǒng)實(shí)例的脈沖串計(jì)數(shù)器的示意圖；圖2為第二傳統(tǒng)實(shí)例的脈沖串計(jì)數(shù)器的示意圖；圖3為用于解碼輸出的脈沖串序列的信號(hào)發(fā)送的流程圖；圖4為本發(fā)明第一實(shí)施例的脈沖串計(jì)數(shù)器電路的示意圖；圖5為典型的寄存器電路R6的示意圖；圖6為典型的復(fù)用器電路MUX的示意圖；圖7為本發(fā)明第二實(shí)施例的脈沖串控制電路的部分示意圖；圖8為本發(fā)明第三實(shí)施例的脈沖串控制電路的部分示意圖；圖9為本發(fā)明第四實(shí)施例的脈沖串計(jì)數(shù)器電路的示意圖；圖10為本發(fā)明第五實(shí)施例的脈沖串計(jì)數(shù)器電路的示意圖；圖11為本發(fā)明的脈沖串計(jì)數(shù)器電路的方框圖。
下面參考圖4對(duì)本發(fā)明的第一實(shí)施例進(jìn)行描述。其具有四個(gè)“或非”邏輯電路DEC1，用于輸入每個(gè)地址Add0及Add1的正/反信號(hào)A。及反相的A。，以及A1及反相的A1。輸出X1到X4被輸入進(jìn)各個(gè)復(fù)用器MUX，輸出M1到M4被輸入進(jìn)寄存器RG，而輸出B1到B4被傳送到內(nèi)部存儲(chǔ)器電路。這里，與外部時(shí)鐘同步的內(nèi)部時(shí)鐘信號(hào)K控制寄存器RG。對(duì)復(fù)用器MUX的三個(gè)數(shù)據(jù)輸入，例如對(duì)于B1路徑，是由除了來(lái)自解碼器的信號(hào)X1的路徑外，還有通過(guò)緩沖器的來(lái)自輸出B4及B2的信號(hào)B4R及B2R的反饋路徑組成。對(duì)于此三種輸入數(shù)據(jù)的切換信號(hào)組為信號(hào)BC，其是由信號(hào)FB、信號(hào)RB及信號(hào)EB的三個(gè)信號(hào)組成?？刂齐娐稡CC1產(chǎn)生信號(hào)BC，并包含用于在被解碼前獲取地址信號(hào)A。的一寄存器，輸入信號(hào)K及E并用于產(chǎn)生用于控制寄存器的時(shí)鐘信號(hào)EK的“與”邏輯緩沖器電路、用于輸出寄存器的反相信號(hào)FB及同相信號(hào)RB的緩沖器電路、以及用于輸出作為同相信號(hào)EB的外部地址獲取信號(hào)E的緩沖器電路。
下面將描述該操作。在與兩地址對(duì)應(yīng)的解碼信號(hào)輸出X1到X4中，一個(gè)變?yōu)楦呶徊⒈贿x擇，而其它的為處于不被選擇狀態(tài)的低位并被輸入到復(fù)用器MUX。例如，當(dāng)?shù)刂稟dd0及Add1兩者都為低位且選擇了信號(hào)X1時(shí)，并當(dāng)在外部地址獲取中信號(hào)E變?yōu)楦邥r(shí)，在與信號(hào)K的上升沿同步的在電路BCC1中產(chǎn)生信號(hào)EK，并被輸入到寄存器RG中，從而在寄存器中獲取信號(hào)A。。由于在當(dāng)信號(hào)E變高時(shí)信號(hào)EB變高，接收信號(hào)的復(fù)用器MUX使得切換控制一路徑從而信號(hào)M1到M4被選擇而信號(hào)X1到X4被輸出。具有輸入信號(hào)M1到M4的寄存器RG在信號(hào)K的時(shí)鐘沿獲取數(shù)據(jù)，并輸出信號(hào)B1到B4。在下一周期中，當(dāng)建立了脈沖串模式時(shí)，信號(hào)E變?yōu)榈?，而信?hào)EK被固定在低位且不變，從而在電路BCC1的寄存器中，在前面周期的外部地址獲取處的數(shù)據(jù)AO被保存。在信號(hào)E為低位情況下，根據(jù)信號(hào)FB或RB的高位信號(hào)，在復(fù)用器MUX中形成在其中反饋數(shù)據(jù)B1R到B4R被選擇而信號(hào)M1到M4被輸出的路徑。例如，在用于產(chǎn)生信號(hào)M1的復(fù)用器MUX中，在信號(hào)FB為高的情況下，復(fù)用器MUX被切換從而產(chǎn)生正向移數(shù)，這樣信號(hào)B4R被移數(shù)到信號(hào)M1，而信號(hào)B1R被移數(shù)到信號(hào)M2。在信號(hào)RB為高的情況下，復(fù)用器MUX被切換從而發(fā)生反相移數(shù)致使信號(hào)B2R被移數(shù)到信號(hào)M1，而信號(hào)B3R被移數(shù)到信號(hào)M2。也即，脈沖串序列的正向循環(huán)或反相循環(huán)的選擇是由作為最小有效基本地址的信號(hào)AO是低或高來(lái)決定的。這從表2中的脈沖串計(jì)數(shù)器的解碼序列可以清楚地看到。而本實(shí)施例使用此規(guī)則以形成脈沖串控制電路。
下面將詳細(xì)描述作為形成本實(shí)施例的電路塊的寄存器RG及復(fù)用器MUX的實(shí)例。圖5中示出寄存器電路。輸入信號(hào)IN與PMOS(CP-型MOS晶體管)M1及nMOS(n-型MOS晶體管)M2的源極端相連，控制信號(hào)CLK及其反相信號(hào)CLKB被輸入到各自的門(mén)，MOS晶體管M1及M2的漏極端子相連并被輸入到下一級(jí)反相器INV2。反相器INV2的輸出被輸入進(jìn)反相器INV3，而反相器INV3的輸出被通過(guò)由nMOS M3及PMOS M4所形成的第二傳送器電路與反相器INV2的輸入相連。此時(shí)信號(hào)CLK及CLKB被輸入到各自的門(mén)。閂鎖電路由從信號(hào)IN到反相器INV2的輸出的部分形成，而一類(lèi)似的電路由MOS晶體管M5到M8及反相器INV4及INV5組成。反相器INV2的輸出形成下一級(jí)的輸入，而反相器INV4的輸出形成寄存器的輸出OUT。前半閂鎖電路是指主閂鎖，而后半閂鎖電路是指從屬閂鎖，其除了輸入到從屬閂鎖的傳送電路M5到M8的信號(hào)CLK及CLKB的邏輯是反相的以外其邏輯與主閂鎖一致。在此電路中，輸入數(shù)據(jù)被在信號(hào)CLK被從低變?yōu)楦?信號(hào)CLKB被從高變?yōu)榈?的改變沿時(shí)由主閂鎖閂鎖及獲取，從屬閂鎖將數(shù)據(jù)傳送過(guò)去從而使數(shù)據(jù)被輸出。直到此時(shí)從屬閂鎖才首先改變被閂鎖的前面周期的數(shù)據(jù)。在信號(hào)CLK的沿從高變低的情況下，由于主方數(shù)據(jù)僅被從屬方閂鎖，從而寄存器的輸出不變。
圖6示出了復(fù)用器電路。nMOS晶體管M15及pMOS晶體管M16被并行連接到具有信號(hào)X1的輸入的反相器INV6的輸出，從而形成一個(gè)傳送電路。信號(hào)EB及其反相信號(hào)被輸入到各自的門(mén)，該輸出被輸入到反相器INV8，而反相器INV8的輸出為復(fù)用器MUX的輸出M1。與傳送電路相類(lèi)似，pMOS晶體管M18及nMOS晶體管M17彼此并行連接，而信號(hào)EB及其反相信號(hào)被輸進(jìn)各自的門(mén)，而MOS晶體管M18及M17被設(shè)置在反相器INV7的輸出與反相器INV8的輸入之間。對(duì)于輸入B4R，提供了nMOSM11及pMOS M12的傳送信號(hào)FB及其反相信號(hào)被作為柵極輸入而被輸入，而該輸出被輸入并連接到反相器INV7。類(lèi)似地，對(duì)于輸入B2R，提供了nMOS M13及pMOS M14的傳送，信號(hào)RB及其反相信號(hào)被作為門(mén)輸入而輸入，而其輸出被輸入并連接到反相器INV7。在此電路中，當(dāng)信號(hào)EB為高位時(shí)，MOS晶體管M15及M16被接通，從而信號(hào)X1被通過(guò)反相器INV6及INV8輸出到信號(hào)M1。當(dāng)信號(hào)EB低時(shí)，由于MOS晶體管M17及M18接通，信號(hào)通過(guò)反相器INV7及INV8被輸出到信號(hào)M1。然而，前級(jí)路徑根據(jù)信號(hào)FB及RB而不同。當(dāng)信號(hào)FB為高時(shí)，由于MOS M11及M12被接通，信號(hào)B4R被輸出到信號(hào)M1。當(dāng)信號(hào)RB為高時(shí)，由于MOS晶體管M13及M14被接通，信號(hào)B2R被輸出到信號(hào)M1。
在此脈沖串計(jì)數(shù)器電路及第二傳統(tǒng)電路中，從輸入K到輸出B1到B4的延遲時(shí)間將就邏輯門(mén)級(jí)的數(shù)目而彼此進(jìn)行比較。此時(shí)，假設(shè)寄存器電路及復(fù)用器電路與圖5及圖6中所示的電路一樣。而傳送電路被作為一級(jí)邏輯門(mén)來(lái)計(jì)算。在傳統(tǒng)的實(shí)例中，在外部地址輸入處，電路EKB具有兩級(jí)，寄存器RG具有兩級(jí)，而復(fù)用器MUX具有三級(jí)，因此總數(shù)為7級(jí)。雖然復(fù)用器MUX中的兩級(jí)(INV6、INV8)的反相器可被在邏輯上忽略，由于向寄存器RG的輸出E1到E4提供一個(gè)負(fù)載用于向電路BCC2的信號(hào)傳送，當(dāng)復(fù)用器MUX僅由傳送電路構(gòu)成時(shí)，通過(guò)寄存器RG的輸出很難驅(qū)動(dòng)輸出B1到B4的全部輸出負(fù)載。相應(yīng)地，反相器必須被作為緩沖器加入。在脈沖串操作中，寄存器RG1具有兩級(jí)，而復(fù)用器MUX具有四級(jí)，從而全部為6級(jí)，其較小。然而，很明顯地，在外部地址輸入處的路徑變?yōu)樗俣葮O限。另一方面，在本實(shí)施例中，在外部地址輸入及脈沖串操作兩處，寄存器RG的全部?jī)H為兩級(jí)。這將延遲時(shí)間縮短了一半。與此同時(shí)，寄存器電路的數(shù)目也從八減到了五，從而本發(fā)明在布線面積的減少方面也是有效的。同樣，由于復(fù)用器MUX被設(shè)置在寄存器RG的前面，從輸入ADD到寄存器RG的輸入的路徑變長(zhǎng)，從而延遲時(shí)間也會(huì)增長(zhǎng)。然而，如果延遲時(shí)間是位于被輸入到寄存器RG的信號(hào)K的啟動(dòng)時(shí)間范圍內(nèi)也是沒(méi)問(wèn)題的。由于僅通過(guò)信號(hào)A。也可實(shí)現(xiàn)將地址信號(hào)輸入到電路BCC1中，由于負(fù)載的增加而造成的影響可被減至最小。
下面將參考圖7對(duì)本發(fā)明的第二個(gè)實(shí)施例進(jìn)行描述。在此實(shí)施例中，與第一實(shí)施例相比，脈沖串控制電路及復(fù)用器電路被簡(jiǎn)化了，在圖7中，將省去與第一實(shí)施例中電路結(jié)構(gòu)等同的部分。
在第一實(shí)施例中脈沖串控制電路BCC3僅包括用于產(chǎn)生信號(hào)FB的部分。作為對(duì)復(fù)用器電路MUX1的控制信號(hào)，電路BCC3的輸出的信號(hào)FB及外部地址獲取信號(hào)E被直接輸入。nMOS晶體管M21和pMOS M22以及被輸入信號(hào)FB及其反相信號(hào)的門(mén)形成一個(gè)傳送電路，來(lái)自相鄰寄存器的反饋信號(hào)B4R在正向循環(huán)被輸入。類(lèi)似地，pMOS M24及nMOS M23以及被輸入信號(hào)FB及其反相信號(hào)的門(mén)形成傳送電路，而來(lái)自相鄰寄存器的反饋信號(hào)B2R在反相循環(huán)被輸入。來(lái)自此兩對(duì)傳送電路的輸出被與第一級(jí)的輸出相連。類(lèi)似地形成兩對(duì)傳送電路，其中被輸入第一級(jí)的輸出及來(lái)自解碼器的輸出X1，信號(hào)E被作為門(mén)信號(hào)輸入，而相應(yīng)的輸出被相連形成輸出M1。
下面將描述該操作，由于信號(hào)E在外部地址獲得處為強(qiáng)，MOS晶體管M25及M26被接通，而MOS M27及M28被關(guān)閉，從而輸入X1通過(guò)傳送電路被傳送到輸出。由于信號(hào)E在脈沖串模式時(shí)為低，在信號(hào)X1側(cè)的路徑被關(guān)閉，而在信號(hào)B4R或B2R處的路徑接通。由于信號(hào)FB執(zhí)行了傳送電路的類(lèi)似切換，當(dāng)信號(hào)FB為高時(shí)，信號(hào)B4R被傳送作為通過(guò)兩級(jí)的傳送電路的輸出。當(dāng)信號(hào)FB為低時(shí)，信號(hào)B2R被輸出。在復(fù)用器中不插入作為緩沖器電路的反相器，由于復(fù)用器MUX1的輸出僅被輸入到寄存器，所以負(fù)載被減少。在輸出B1到B4被以傳統(tǒng)實(shí)施例中的方式驅(qū)動(dòng)時(shí)，經(jīng)常連接大的下一級(jí)電路或長(zhǎng)的布線，如果僅使用一個(gè)傳送系統(tǒng)電路的話，波形會(huì)被大大地變形，從而延遲時(shí)間長(zhǎng)。此外，由于在本實(shí)施例的復(fù)用器MUX1的輸出的端子M1處的負(fù)載被降低，組成傳送電路的開(kāi)關(guān)晶體管的尺寸也可被做的很小。這使得信號(hào)E可直接輸入進(jìn)復(fù)用器MUX1，這就能夠使用僅通過(guò)一個(gè)信號(hào)FB來(lái)選擇及操作用于切換信號(hào)B4R/B2R的傳送器電路。
下面將參考圖8對(duì)本發(fā)明的第三個(gè)實(shí)施例進(jìn)行描述。在此實(shí)施例中，與第一實(shí)施例相比，復(fù)用器電路的傳送器電路不是串聯(lián)為兩級(jí)，但傳送器電路可以?xún)H由一級(jí)組成。還具有兩個(gè)“或非”邏輯電路，其具有寄存器的輸出為輸入以獲取脈沖串控制電路BCC4的數(shù)據(jù)A。及其反相信號(hào)。電路的相應(yīng)輸出將作為信號(hào)FB及RB。相應(yīng)“或非”邏輯電路的另一個(gè)輸入信號(hào)為外部地址獲取控制信號(hào)E，而與此同時(shí)，信號(hào)E，以及信號(hào)FB及RB被作為控制信號(hào)輸進(jìn)復(fù)用器MUX2。具有信號(hào)E及其反相信號(hào)的門(mén)輸入的nMOSM31及pMOS M32形成一個(gè)傳送電路，并被連接在輸入X1及輸出M1之間。類(lèi)似地，具有信號(hào)FB及RB的門(mén)控制的各傳送電路彼此相連用于信號(hào)B4R及B2R的輸入，且全部的輸出都共同地連接到輸出M1。
下面將描述該操作，當(dāng)獲取到外部地址時(shí)，信號(hào)E變?yōu)楦呶?，且?shù)據(jù)X1被傳送到輸出M1。此時(shí)，由于信號(hào)FB和RB都為低位，不會(huì)發(fā)生數(shù)據(jù)的沖突。在脈沖串操作中，E變?yōu)榈?，?lái)自信號(hào)X1的路徑被中斷。這里，根據(jù)存儲(chǔ)在電路BCC4的寄存器中的信號(hào)A。的基本地址數(shù)據(jù)，信號(hào)RB及FB中的一個(gè)變?yōu)楦?，而且信?hào)B4R及B2R中的一個(gè)的數(shù)據(jù)被傳送到輸出M1。在復(fù)用器中來(lái)自信號(hào)B4R或B2R的路徑為一級(jí)的傳送開(kāi)頭電路，其具有提高路徑速度的作用，如果將各信號(hào)E、FB及RB的反相信號(hào)提供到復(fù)用器MUX2，則復(fù)用器MUX2中的反相電路就變得不必要了，從而僅通過(guò)6個(gè)晶體管元件就可制成此結(jié)構(gòu)。
接著，下面將描述脈沖串地址由三個(gè)比特組成的情況。根據(jù)外部地址輸入，在脈沖串中內(nèi)部生成較低的地址Add0、Add1及Add2.表3中示出了交錯(cuò)模式的序列。
表3外部輸入地址 Add0 Add1 Add2 Add3 —第一脈沖串地址Add0 Add1 Add2 Add3 —第二脈沖串地址 Add0 Add1 Add2 Add3 —第三脈沖串地址Add0 Add1 Add2 Add3 —第四脈沖串地址 Add0 Add1 Add2 Add3 —第五脈沖串地址Add0 Add1 Add2 Add3 —第六脈沖串地址 Add0 Add1 Add2 Add3 —第七脈沖串地址Add0 Add1 Add2 Add3 —根據(jù)本發(fā)明的目的，當(dāng)在解碼地址Add0到Add2之后初始化一個(gè)脈沖計(jì)數(shù)器電路時(shí)，脈沖串的解碼序列如表4中所示。在這樣的一個(gè)復(fù)雜序列中選擇脈沖串計(jì)數(shù)器電路的選擇信號(hào)B1到B8。除了兩比特脈的正向循環(huán)和反相循環(huán)外，加入信號(hào)B1到B4的組與信號(hào)B5到B8組之間開(kāi)頭操作，從而必須明確決定此序列的因素除了地址輸入Add0外還包括地下地址輸入Add1。
表4外部輸入Add0，1，2000 100 010 110 001 101 011 111外部輸入選擇信號(hào) B1 B2 B3 B4 B5 B6 B7 B8第一脈沖串選擇信號(hào)B2 B1 B4 B3 B6 B5 B8 B7第二脈沖串選擇信號(hào)B3 B4 B1 B2 B7 B8 B5 B6第三脈沖串選擇信號(hào)B4 B3 B2 B1 B8 B7 B6 B5第四脈沖串選擇信號(hào)B5 B6 B7 B8 B1 B2 B3 B4第五脈沖串選擇信號(hào)B6 B5 B8 B7 B2 B1 B4 B3第六脈沖串選擇信號(hào)B7 B8 B5 B6 B3 B4 B1 B2第七脈沖串選擇信號(hào)B8 B7 B6 B5 B4 B3 B2 B1根據(jù)圖9中所示的此表所制成的脈沖串計(jì)數(shù)器電路作為本發(fā)明的第四實(shí)施例。具有地址Add0到Add2或反相的A。到A2的正/反信號(hào)A。到A2的輸入的解碼器電路的輸出X1到X8被輸入到復(fù)用器MuX3，各輸出被輸入進(jìn)寄存器RG，而它們的輸出B1到B8被傳送到內(nèi)部存儲(chǔ)器電路。這里，與外部時(shí)鐘同步的內(nèi)部時(shí)鐘信號(hào)K控制寄存器RG。例如在信號(hào)B1路徑的情況下，對(duì)復(fù)用器MuX3的五個(gè)數(shù)據(jù)輸入由除了來(lái)自解碼器的信號(hào)X1外，還由來(lái)自輸出B8、B4、B2的信號(hào)B8R、B4R、B2R及通過(guò)緩沖器的B2的B2R的反饋路徑組成。用于五種數(shù)據(jù)的切換信號(hào)為信號(hào)BC，其由五個(gè)信號(hào)FB1、FB2、RB1、RB2、及EB組成。其可與第一實(shí)施例中所描述復(fù)用器電路的相同方法來(lái)制成，其中由三個(gè)控制信號(hào)來(lái)切換三種數(shù)據(jù)。用于產(chǎn)生信號(hào)BC的控制電路為電路BCC5，其包括用于在被解碼前來(lái)獲取地址信號(hào)AO及A1的寄存器及“與”邏輯緩沖電路，該“與”邏輯緩沖電路具有信號(hào)輸入K及E用于產(chǎn)生時(shí)鐘信號(hào)EK來(lái)控制寄存器。另外還提供四個(gè)具有這些寄存器的輸出的輸入及它們的反相信號(hào)的“或非”邏輯電路，而這輸出是指信號(hào)FB1、FB2、RB1及RB2。E表示從電路BCC5輸出并作為通過(guò)緩沖器的同相信號(hào)EB的外部地址獲取信號(hào)。
下面將描述該操作。與此三個(gè)地址對(duì)應(yīng)的解碼信號(hào)輸出X1到X8中的一個(gè)變?yōu)楦卟⒈贿x擇，而其它的為低且處于不被選擇狀態(tài)并被輸入到復(fù)用器MUX3中。例如，當(dāng)所有的地址輸入Add0到Add2都為低而選擇了信號(hào)X1時(shí)，且在外部地址的獲取時(shí)當(dāng)信號(hào)E變?yōu)楦邥r(shí)，信號(hào)EK被與電路BCC5中的信號(hào)K的上升沿同步地產(chǎn)生，并被輸入到寄存器RG并在寄存器中獲取信號(hào)A。及A1。由于在當(dāng)信號(hào)E變高的同時(shí)信號(hào)EB也變?yōu)楦?，接收信?hào)的復(fù)用器MUX3進(jìn)行切換以控制路徑從而信號(hào)X1到X8被選擇并被輸出。具有復(fù)用器MUX3的輸出的輸入的寄存器RG在信號(hào)K的時(shí)鐘沿獲取數(shù)據(jù)，并輸出到信號(hào)B1到B8。當(dāng)在下周期形成脈沖串模式時(shí)，信號(hào)E變?yōu)榈?，信?hào)EK被固定在低位而在電路BCC5的寄存器中保存前面周期(在外部地址的獲取時(shí))的數(shù)據(jù)A0及A1。在信號(hào)E為低的情況下，根據(jù)從要變?yōu)楦叩男盘?hào)FB1、FB2、RB1及RB2中所選擇的信號(hào)，信號(hào)B1R到B8R的反饋數(shù)據(jù)被選擇以形成MUX3中的一個(gè)路徑并輸出到寄存器RG。例如，在產(chǎn)生信號(hào)B1的路徑的復(fù)用器MUX3中，在信號(hào)FB1為高的情況下，復(fù)用器MUX3被切換從而信號(hào)B8R被移數(shù)到信號(hào)B1而信號(hào)B1R被移數(shù)到信號(hào)B2。在信號(hào)FB2為高的情況下，信號(hào)B4R被傳送到信號(hào)B1而信號(hào)B1R被傳送到信號(hào)B2。在信號(hào)FB2為強(qiáng)的情況下，信號(hào)B2R被傳送給B1，而信號(hào)B7R被傳送給信號(hào)B2。在信號(hào)RB2為高的情況下，信號(hào)B2R被傳送給信號(hào)B1。而信號(hào)B3R被傳送給信號(hào)B2。在此情況下，須明確的是本發(fā)明的脈沖串計(jì)數(shù)器電路即使在脈沖串地址數(shù)增加的情況下也可同樣的方式應(yīng)用。
參考表3，較低的3比特，也即地址Add0、Add1、Add2被用在第七脈沖串串地址周期來(lái)執(zhí)行脈沖串串移動(dòng)。參考表1，較低的1比特被用在第三脈沖串串地址周期。也即，一般講較低的n比特(n整數(shù))被用在2n脈沖串串地址周期來(lái)執(zhí)行脈沖串串移動(dòng)。
下面參考圖10來(lái)對(duì)本發(fā)明的第五個(gè)實(shí)施例進(jìn)行描述，在此實(shí)施例中，與第四實(shí)施例相比脈沖串串控制電路及復(fù)用器電路被簡(jiǎn)化了。一個(gè)脈沖串串控制電路Bcc6僅由一個(gè)A0數(shù)據(jù)寄存器、一個(gè)用于其反相信號(hào)FB的電路，一個(gè)A1數(shù)據(jù)寄存器及一個(gè)用于產(chǎn)生其反相信號(hào)FBB的電路組成。雖然輸出信號(hào)B1至B8的寄存器RG和反饋信號(hào)B1R到B8R的部分是與第四實(shí)施例中的相同，但是在寄存器RG前面的復(fù)用器由電路MuX4的三極串聯(lián)聯(lián)接而成來(lái)選擇兩個(gè)信號(hào)。當(dāng)考慮將B1輸出路徑作為一個(gè)實(shí)例時(shí)，對(duì)于用于具有B4R及B8R信號(hào)輸入的第一級(jí)復(fù)用器MuX4的切換信號(hào)FBB，用于具有第一級(jí)MuX4及信號(hào)B2R的輸出的輸入的第二級(jí)復(fù)用器的切換為信號(hào)FB，而用于將第二級(jí)MuX4的輸出及信號(hào)x1作為輸入的第三級(jí)復(fù)用器MuX4的切換信號(hào)為信號(hào)E。當(dāng)外部信號(hào)被獲取且信號(hào)E為高時(shí)，在寄存器RG中獲取信號(hào)X1到x8，當(dāng)在脈沖串處信號(hào)E為低時(shí)，信號(hào)FB由AO基本地址來(lái)決定，而當(dāng)信號(hào)為高時(shí)建立正向循環(huán)的操作和當(dāng)信號(hào)為低時(shí)反相循環(huán)的操作與兩比特脈沖串串中的情況一樣。然而，當(dāng)信號(hào)FBB被基本地址A1改變時(shí)且信號(hào)為低而不是高時(shí)，序列被改變從而成對(duì)信號(hào)B1和B2被切換為一對(duì)信號(hào)B3及B4，而對(duì)信號(hào)B5及B6被切換為對(duì)信號(hào)B7及B8。通過(guò)加入此切換，甲器的脈沖串序列與表4相一致，此系統(tǒng)的好處在于控制信號(hào)線的數(shù)目變小了。
圖11為本發(fā)明的脈沖串計(jì)數(shù)器電路的方框圖，如圖所示，本發(fā)明的半導(dǎo)體電路包括一個(gè)解碼器、一個(gè)控制電路、一個(gè)切換電路及一個(gè)寄存器。解碼器與多個(gè)地址信號(hào)對(duì)應(yīng)用于產(chǎn)生多個(gè)被解碼的地址信號(hào)?？刂齐娐樊a(chǎn)生與地址信號(hào)的至少一部分相對(duì)應(yīng)的控制信號(hào)。切換電路接收被解碼的地址信號(hào)并移數(shù)與控制信號(hào)對(duì)應(yīng)的被解碼的地址信號(hào)以產(chǎn)生一輸出的移數(shù)的解碼地址信號(hào)。寄存器接收切換電路的輸出。
如上所述，根據(jù)本發(fā)明，在用于高速信號(hào)輸出的存儲(chǔ)電路中，其中在解碼邏輯電路后設(shè)置用于一個(gè)脈沖串地址的輸入寄存器電路，此寄存器被制成同樣具有脈沖串計(jì)數(shù)寄存器的功能。將時(shí)鐘輸入直接輸進(jìn)此寄存器，而寄存器的輸出被直接傳送到內(nèi)部存儲(chǔ)器，而該輸出通過(guò)設(shè)置在各寄存器前的復(fù)用器電路被同時(shí)反饋到其它寄存器。并通過(guò)對(duì)復(fù)用器的切換控制來(lái)實(shí)現(xiàn)脈沖串串序列，并在被解碼前通過(guò)使用部分脈沖串串地址信號(hào)來(lái)產(chǎn)生控制信號(hào)據(jù)此，從時(shí)鐘到內(nèi)部存儲(chǔ)器電路的數(shù)據(jù)輸出路徑的級(jí)數(shù)并從七級(jí)減至四級(jí)。這是由于從關(guān)鍵路徑移走復(fù)用器電路來(lái) 完成的，而延遲時(shí)間也可被大大地減少了大約一半。由于復(fù)用器被設(shè)置在寄存器的前級(jí)，雖然此路徑必須在寄存器的建立時(shí)間內(nèi)來(lái)操作，但這也不是問(wèn)題。這是由于復(fù)用器輸出的負(fù)載僅為寄存器致使負(fù)載很小而產(chǎn)生的效果，而且輸入到復(fù)用器控制電路的地址信號(hào)數(shù)也從四減到了一，因此負(fù)載很小。
同樣在電路元件的數(shù)目中，由于不必將寄存器分為一個(gè)輸入寄存器及一個(gè)脈沖串串寄有器，從而寄存器的數(shù)目也可從八個(gè)減到五個(gè)。
很明顯地本發(fā)明不局限在以上的實(shí)施例，而任何的修改及變化也都不會(huì)脫離本發(fā)明的范圍及精神。
權(quán)利要求
1.一種半導(dǎo)體電路，其特征在于包含一個(gè)對(duì)應(yīng)于多個(gè)地址信號(hào)用于產(chǎn)生多個(gè)被解碼的地址信號(hào)的解碼器；用于產(chǎn)生與所述地址信號(hào)的至少一部分相對(duì)應(yīng)的控制信號(hào)的控制電路；用于接收所述被解碼的地址信號(hào)并針對(duì)所述控制信號(hào)來(lái)移數(shù)所述被解碼的地址信號(hào)以產(chǎn)生被移數(shù)的被解碼地址信號(hào)的輸出的切換電路；及用于接收所述切換電路的所述輸出的寄存器。
2.根據(jù)權(quán)利要求1所述的電路，其特征在于所述寄存器在第一模式接收從所述切換電路輸出的被解碼的地址信號(hào)并在第二模式接收從所述切換電路輸出的所述被移數(shù)的解碼地址信號(hào)。
3.根據(jù)權(quán)利要求1所述的電路，其特征在于所述控制電路包含用于與時(shí)鐘信號(hào)及模式信號(hào)相對(duì)應(yīng)的閂鎖所述地址信號(hào)的所述部分以產(chǎn)生一被閂鎖的地址信號(hào)的閂鎖電路，且從所述被閂鎖的地址信號(hào)及所述模信號(hào)來(lái)產(chǎn)生所述控制信號(hào)。
4.根據(jù)權(quán)利要求1所述的電路，其特征在于在(2n-1)脈沖串串地址周期根據(jù)所述地址信號(hào)的較低n比特(n整數(shù))來(lái)產(chǎn)生所述控制信號(hào)。
5.根據(jù)權(quán)利要求1所述的電路，其特征在于通過(guò)改善延遲時(shí)間來(lái)產(chǎn)生脈沖串串地址序列。
6.根據(jù)權(quán)利要求1所述的電路，其特征在于其中所述切換電路被直接與所述解碼器相連。
7.一種半導(dǎo)體電路，其特征在于包含—與多個(gè)地址信號(hào)對(duì)應(yīng)用于產(chǎn)生多個(gè)被解碼的地址信號(hào)的解碼器；—用于產(chǎn)生與所述地址信號(hào)的至少一部分相對(duì)應(yīng)的控制信號(hào)的控制電路，所述控制電路具有至少一個(gè)閂鎖電路；—用于接收所述被解碼的地址信號(hào)并根據(jù)所述控制信號(hào)來(lái)移數(shù)所述被解碼地址信號(hào)以產(chǎn)生被移數(shù)的解碼地址信號(hào)的輸出的切換電路；及—用于接收所述切換電路的所述輸出的寄存器。
8.根據(jù)權(quán)利要求7所述的電路，其特征在于通過(guò)改善延遲時(shí)間來(lái)產(chǎn)生脈沖串串地址的序列。
9.一種半導(dǎo)體電路，其特征在于它包含—與多個(gè)地址信號(hào)對(duì)應(yīng)以產(chǎn)生多個(gè)被解碼的地址信號(hào)的解碼器；多個(gè)用于接收各所述被解碼的地址信號(hào)的切換電路，每個(gè)所述切換電路輸出一個(gè)輸出信號(hào)；多個(gè)用于接收各所述輸出信號(hào)并輸出一個(gè)被閂鎖的輸出信號(hào)的寄存器，所述被閂鎖的輸出信號(hào)被提供到除與該特定被閂鎖的輸出信號(hào)對(duì)應(yīng)的切換電路以外的所述切換電路，及用于產(chǎn)生與所述地址信號(hào)的一部分相對(duì)應(yīng)的控制信號(hào)的控制電路；所述切換電路根據(jù)所述控制信號(hào)輸出所述被解碼的地址信號(hào)和所述被閂鎖的輸出信號(hào)，作為所述輸出信號(hào)。
10.根據(jù)權(quán)利要求9所述的電路，其特征在于所述控制電路包含一用于與時(shí)鐘信號(hào)及模信號(hào)對(duì)應(yīng)的閂鎖所述地址信號(hào)部分以產(chǎn)生一被閂鎖的地址信號(hào)的閂鎖電路，并從所述被閂鎖的地址信號(hào)及所述模式信號(hào)來(lái)產(chǎn)生所述控制信號(hào)。
11.根據(jù)權(quán)利要求10所述的電路，其特征在于其中所述切換電路包含第一門(mén)和一第二門(mén)，而其中第一門(mén)用于將所述被閂鎖的輸出信號(hào)中的一個(gè)傳輸?shù)脚c所述被閂鎖的地址信號(hào)相對(duì)應(yīng)的一個(gè)節(jié)點(diǎn)，而第二門(mén)用于傳輸一個(gè)所述的被解碼的地址信號(hào)及被作為與所述模信號(hào)對(duì)應(yīng)的所述輸出信號(hào)傳輸?shù)剿龉?jié)點(diǎn)的信號(hào)。
12.根據(jù)權(quán)利要求10所述電路，其特征在于所述控制電路還包含一個(gè)接收所述被閂鎖的地址信號(hào)并僅當(dāng)所述模信號(hào)為第一邏輯電平時(shí)輸出所述被閂鎖的地址信號(hào)的邏輯門(mén)，所述切換電路包含一第一門(mén)，用于當(dāng)所述模信號(hào)為所述第一邏輯電平時(shí)傳輸其中的一個(gè)作為所述輸出信號(hào)的所述被閂鎖的輸出信號(hào)，以及一第二門(mén)，用于當(dāng)所述模信號(hào)為第二邏輯電平時(shí)傳輸作為所述輸出信號(hào)的所述被解碼的地址信號(hào)。
13.根據(jù)權(quán)利要求10所述的電路，其特征在于所述控制電路還包含一第一門(mén)和一第二門(mén)，而其中第一門(mén)用于接收所述被問(wèn)鎖的地址信號(hào)及所述模信號(hào)并輸出一個(gè)第一控制信號(hào)，而第二門(mén)用于接收一個(gè)反相的被閂鎖的地址信號(hào)及所述模信號(hào)并輸出一個(gè)第二控制信號(hào)，所述切換電路包含一第一門(mén)和一第二門(mén)，而其中第一門(mén)當(dāng)所述模信號(hào)為第一邏輯電平時(shí)傳輸與所述第一和第二控制信號(hào)對(duì)應(yīng)的作為所述控制信號(hào)的所述被閂鎖的輸出信號(hào)中的一個(gè)，而第二門(mén)當(dāng)所述模信號(hào)為第二邏輯電平時(shí)傳輸作為輸出信號(hào)的所述被解碼的地址信號(hào)。
14.根據(jù)權(quán)利要求10所述的電路，其特征在于所述寄存器輸出與所述時(shí)鐘信號(hào)對(duì)應(yīng)的所述被閂鎖的輸出信號(hào)。
15.一種半導(dǎo)體電路，其特征在于還包含—與多個(gè)地址信號(hào)對(duì)應(yīng)的以產(chǎn)生多個(gè)被解碼的地址信號(hào)的解碼器；—用于接收所述被解碼的地址信號(hào)并輸出一輸出信號(hào)的切換電路；用于閂鎖與時(shí)種信號(hào)對(duì)應(yīng)的所述輸出信號(hào)以輸出一被閂鎖的輸出信號(hào)并將所述被閂鎖的輸出信號(hào)提供給所述切換電路的一寄存器；及—控制電路，其具有一用于接收所述地址信號(hào)的一部分的閂鎖電路，并輸出被閂鎖的地址信號(hào)，當(dāng)模信號(hào)為第一邏輯電平時(shí)所述閂鎖電路閂鎖與所述時(shí)鐘信號(hào)對(duì)應(yīng)的所述地址信號(hào)的所述部分并輸出所述被閂鎖的地址信號(hào)，并當(dāng)所述模信號(hào)從所述第一邏輯電平變到第二邏輯電平而不響應(yīng)所述時(shí)鐘信號(hào)時(shí)保留被閂鎖的所述地址信號(hào)的所述部分并當(dāng)所述模信號(hào)為所述第二電平時(shí)輸出所述被閂鎖的地址信號(hào)，所述控制電路根據(jù)所述被閂鎖的地址信號(hào)及所述模式信號(hào)來(lái)產(chǎn)生一控制信號(hào)；所述切換電路根據(jù)所述控制信號(hào)輸出所述解碼地址信號(hào)及所述被閂鎖的輸出信號(hào)中的一個(gè)作為所述輸出信號(hào)。
16.一種半導(dǎo)體電路，其特征在于包含—用于接收一第一地址信號(hào)及一第二地址信號(hào)并解碼所述第一和第二地址信號(hào)以產(chǎn)生第一到第四被解碼的地址信號(hào)的解碼器；—接收所述第一被解碼的地址信號(hào)并輸出第一輸出信號(hào)的第一切換電路；—接收所述第二被解碼的地址信號(hào)并輸出一第二輸出信號(hào)的第二切換電路；—接收所述第三被解碼的地址信號(hào)并輸出一第三輸出信號(hào)的第三切換電路；—接收所述第四被解碼的地址信號(hào)并輸出一第四輸出信號(hào)的第四切換電路；—閂鎖與時(shí)鐘信號(hào)對(duì)應(yīng)的所述第一輸出信號(hào)并輸出一第一被閂鎖的信號(hào)的第一寄存器；—閂鎖與所述時(shí)鐘信號(hào)對(duì)應(yīng)的所述第二輸出信號(hào)并輸出一第二被閂鎖的信號(hào)的第二寄存器；—閂鎖與所述時(shí)鐘信號(hào)對(duì)應(yīng)的所述第三輸出信號(hào)并輸出一第三被閂鎖的信號(hào)的第三寄存器；—閂鎖與所述時(shí)鐘信號(hào)對(duì)應(yīng)的所述第四輸出信號(hào)并輸出一第四被閂鎖的信號(hào)的第四寄存器；及具有一根據(jù)所述時(shí)鐘信號(hào)及模信號(hào)來(lái)閂鎖所述第一地址信號(hào)并輸出一被閂鎖的地址信號(hào)的閂鎖電路的控制電路；所述第一切換電路接收所述第二和第四被閂鎖的信號(hào)并輸出與所述被閂鎖的地址信號(hào)及所述模信號(hào)對(duì)應(yīng)的作為所述第一輸出信號(hào)的所述第一被解碼的地址信號(hào)、所述第二及第四被閂鎖信號(hào)中的一個(gè)。
17.根據(jù)權(quán)利要求16所述的電路，其特征在于所述第二切換電路接收所述第一和第三被閂鎖的信號(hào)并輸出與所述被閂鎖的地址信號(hào)及所述模信號(hào)對(duì)應(yīng)的作為所述第二輸出信號(hào)的所述第二解碼地址信號(hào)、所述第一及第三被閂鎖信號(hào)中的一個(gè)，所述第三切換電路接收所述第二和第四被閂鎖的信號(hào)并輸出與所述被閂鎖的地址信號(hào)及所述模信號(hào)對(duì)應(yīng)的作為所述第三輸出信號(hào)的所述第三被解碼地址信號(hào)、所述第二及第四被閂鎖的信號(hào)中的一個(gè)，及所述第四切換電路接收所述第一及第三被閂鎖信號(hào)并與所述被閂鎖地址信號(hào)及所述模信號(hào)對(duì)應(yīng)的輸出所述第四被解碼地址信號(hào)、所述第一及第三被閂鎖信號(hào)中的一個(gè)作為所述第四輸出信號(hào)。
18.根據(jù)權(quán)利要求16所述的電路，其特征在于所述第一切換電路包含一第一門(mén)和一第二門(mén)，其中第一門(mén)對(duì)應(yīng)于所述被閂鎖地址信號(hào)傳輸所述第二及第四被閂鎖輸出信號(hào)中的一個(gè)到一節(jié)點(diǎn)，而第二門(mén)對(duì)應(yīng)于所述模式信號(hào)傳輸所述第一被解碼地址信號(hào)及一被傳輸?shù)剿龉?jié)點(diǎn)的信號(hào)中的一個(gè)作為所述輸出信號(hào)。
19.根據(jù)權(quán)利要求16所述的電路，其特征在于其中所述控制電路還包含一邏輯門(mén)，其僅當(dāng)所述模式信號(hào)為第一邏輯電平時(shí)接收所述被閂鎖的地址信號(hào)并輸出所述被閂鎖的地址信號(hào)，所述第一切換電路包含第一門(mén)和一第二門(mén)，其中第一門(mén)在當(dāng)所述模信號(hào)為所述第一邏輯電平時(shí)傳輸所述第二和第四被閂鎖輸出信號(hào)中的一個(gè)作為所述輸出信號(hào)，而其中的第二門(mén)在當(dāng)所述模式信號(hào)為第二邏輯電平時(shí)傳輸作為所述輸出信號(hào)的所述第一被解碼的地址信號(hào)。
20.根據(jù)權(quán)利要求16所述的電路，其特征在于其中所述控制電路還包含第一門(mén)及第二門(mén)，其中第一門(mén)接收所述被閂鎖的地址信號(hào)及所述模式信號(hào)并輸出一第一控制信號(hào)，而第二門(mén)用于接收一反相的被閂鎖的地址信號(hào)及所述模式信號(hào)并輸出一第二控制信號(hào)，所述切換電路包含一第一門(mén)和一第二門(mén)，其用第一門(mén)在當(dāng)所述模信號(hào)為第一邏輯電平時(shí)，用于傳輸所述被閂鎖輸出信號(hào)中的一個(gè)作為與所述第一第二控制信號(hào)對(duì)應(yīng)的所述輸出信號(hào)，而第二門(mén)在當(dāng)所述模式信號(hào)為第二邏輯電平時(shí)傳輸作為所述輸出信號(hào)的所述被解碼的地址信號(hào)。
21.一種半導(dǎo)體電路，其特征在于，其包含—具有接收第一地址的輸入端及一輸出端的第一緩沖器；—具有接收所述第一地址的輸入端及一輸出端的第一反相器；—具有接收第二地址的一輸入端及一輸出端的第二緩沖器；—具有一用于接收所述第二地址的輸入端及一輸出端的第二反相器；—第一門(mén)，其具有一與所述第一和第二緩沖器的輸出端相連的輸入端并具有一輸出端；—第二門(mén)，其具有一與所述第一反相器及所述第二緩沖器的輸出端相連的一輸入端及還具有一輸出端；—第三門(mén)，其具有一與所述第一緩沖器及所述第二反相器的所述輸出端相連的輸入端及還具有一輸出端；—第四門(mén)，其具有一與所述第一及第二反相器的輸出端相連的一輸入端及還具有一輸出端；—第一復(fù)用器，其具有與所述第一門(mén)的所述輸出端相連的一輸入端及還具有一輸出端；—第二復(fù)用器，其具有一與具有一輸出端的所述第二門(mén)的所述輸出端相連的一輸入端；—第三復(fù)用器，其具有一與具有一輸出端的所述第三門(mén)的所述輸出端相連的輸入端；—第四復(fù)用器，其具有一與具有一輸出端的所述第四門(mén)的所述輸出端相連的一輸入端；—第一寄存器，其具有一與所述第一復(fù)用器的所述輸出端相連的一輸入端并還具有一輸出端；—第二寄存器，其具有一與所述第二復(fù)用器的所述輸出端相連的一輸入端及還具有一輸出端；—第三寄存器，其具有一與所述第三復(fù)用器的所述輸出端相連的一輸入端及還具有一輸出端；—第四寄存器，其具有一與所述第四復(fù)用器的所述輸出端相連的一輸入端還具有一輸出端；及—控制電路包含—第五寄存器，其具有一與所述第一緩沖器的所述輸出端相連的一輸入端及還具有一輸出端；—第五門(mén)，其具有接收時(shí)鐘信號(hào)及模式信號(hào)的一輸入端及與所述和經(jīng)五寄存器相連的輸出端；—第三反相器，其具有一與所述第五寄存器的所述輸出端相連的輸入端并具有一與所述第一到第四復(fù)用器相連的一輸出端；—第三緩沖器，其中有一與所述第五寄存器的所述輸出端相連的輸入端及一與所述第一到第四復(fù)用器相連的輸出端；及—第四緩沖器，其具有一接收所述模式信號(hào)的輸入端及一與所述第一到第四復(fù)用器相連的一輸出端；其中所述第一復(fù)用器的所述輸入端與所述第四及第二寄存器的所述輸出端相連；所述第二復(fù)用器的所述輸入端與所述第一及第三寄存器的所述輸出端相連；所述第三復(fù)用器的所述輸入端與所述第二及第四寄存器的所述輸出端相連；所述第四復(fù)用器的所述輸入端與所述第三及第一寄存器的所述輸出端相連；
22.一半導(dǎo)體電路，其特征在于包含第一到第八寄存器中的每一個(gè)都具有一輸入端及一輸出端；第一復(fù)用器具有與所述第八、第四及第二復(fù)用器的所述輸出端相連的一輸入端，并接收一第一被解碼的地址信號(hào)，并具有一與所述第一寄存器的所述輸入端相連的輸出端；第二復(fù)用器具有與所述第一、第七及第三寄存器的所述輸出端相連的一輸入端，并接收第二被解碼的地址信號(hào)還具有一與所述第二寄存器的所述輸入端相連的輸出端；第三復(fù)用器具有與所述第二、第六及第四寄存器的所述輸出端相連的一輸入端，并接收一第三被解碼的地址信號(hào)而且還具有一與所述第三寄存器的所述輸入端相連的輸出端；—第四復(fù)用器，其具有一與所述第二、第一及第五寄存器的所述輸出端相連的輸入端并接收一第四被解碼的地址信號(hào)而且還具有一與所述第四寄存器的所述輸入端相連的輸出端；—第五復(fù)用器，其具有一與所述第入、第四及第六寄存器的所述輸出端相連的一輸入端并接收一第五被解碼的地址信號(hào)而且還具有一與所述第五寄存器的所述輸入端相連的一輸出端；—第六復(fù)用器，其具有一與所述第五、第七及第三寄存器的所述輸出端相連的輸入端，并接收第六被解碼的地址信號(hào)，且還具有一個(gè)與所述第六寄存器的所述輸入端相連的輸出端；—第七復(fù)用器，其具有一與所述第二、第六及第八寄存器的所述輸出端相連的輸入端，并接收一第七被解碼的地址信號(hào)，而且還具有一個(gè)與所述第七寄存器的所述輸入端相連的輸出端；—第八復(fù)用器，其具有一與所述第七、第一及第五寄存器的輸出端相連的輸入端，并接收一第八被解碼的地址信號(hào)且還具有一個(gè)與所述第八寄存器的所述輸入端相連的輸出端，及—控制電路，其包含—第九寄存器，其具有一接收第一地址信號(hào)的輸入端及還具有一輸出端；—第十寄存器，其具有一用于接收一第二地址信號(hào)的輸入端及還具有一輸出端；—第一門(mén)，其具有一用于接收時(shí)鐘信號(hào)及模式信號(hào)的輸入端及一與所述第九及第十寄存器相連的輸出端；—第一反相器，其具有一與所述第九寄存器的所述輸出端相連的輸入端及還具有一輸出端；—第二反相器，其具有一與所述第十寄存器的所述輸出端相連的輸入端且還具有一輸出端；—第二門(mén)，其具有一與所述第九和第十寄存器的所述輸出端相連的輸入端且還具有一輸出端；—第三門(mén)，其具有一與所述第一反相器及第十寄存器的所述輸出端相連的輸入端，且還具有一輸出端；—第四門(mén)，其具有一與所述第九寄存器及第二反相器的所述輸出端相連的一輸入端及還具有一輸出端；及—第五門(mén)，其具有一與所述第一和第二反相器的所述輸出端相連的一輸入端且還具有一輸出端；其中所述第一到第八寄存器中的每一個(gè)都與所述第二到第五寄存器的所述輸出端相連并接收所述模式信號(hào)；
23.一種半導(dǎo)體電路，其特征在于包含第一到第八寄存器，每個(gè)具有一個(gè)輸入端及一個(gè)輸出端；—控制電路其包含第九寄存器，其具有一接收第一地址信號(hào)及一控制信號(hào)的輸入端及還具有一輸出端；—第十寄存器，其具有一接收第二地址信號(hào)及所述控制信號(hào)的輸入端還具有一輸出端；及—門(mén)，用于接收一時(shí)鐘信號(hào)及一模式信號(hào)并輸出所述控制信號(hào)；—第一復(fù)用器，其具有一與所述第八及第四寄存器的所述輸出端相連的第一輸入端及與所述第九寄存器的所述輸出端相連的一第二輸入端，且還具有一輸出端；—第二復(fù)用器，其具有一與所述第一復(fù)用器及所述第二寄存器的輸出端相連的第一輸入端，及一與所述第十寄存器的所述輸出端相連的一第二輸入端，其還具有一輸出端；及第三復(fù)用器，其具有一與所述第二復(fù)用器的所述輸出端相連的第一輸入端并接收第一解碼地址信號(hào)，還具有一被連接用于接收所述模式信號(hào)的第二端；
24.一種半導(dǎo)體電路，其包含—與控制信號(hào)對(duì)應(yīng)用于閂鎖一地址信號(hào)的寄存器，所述寄存器輸出一被閂鎖的地址信號(hào)；—用于產(chǎn)生與時(shí)鐘信號(hào)及模信號(hào)對(duì)應(yīng)的所述控制信號(hào)的一控制門(mén)；—接收所述被閂鎖的地址信號(hào)以產(chǎn)生一反相被閂鎖的地址信號(hào)的第一反相器；—第一類(lèi)型的第一晶體管，其在接收第一信號(hào)的第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間具有一個(gè)電流通路并還具有一個(gè)接收所述被閂鎖地址信號(hào)的控制門(mén)；—第二類(lèi)型的第二晶體管，其在所述第一節(jié)點(diǎn)及所述第二節(jié)點(diǎn)之間具有一電流通路并具有一接收所述反相被閂鎖地址信號(hào)的控制門(mén)；所述第一類(lèi)型的第三晶體管，其在接收第二信號(hào)的第三節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收所述反相被閂鎖地址信號(hào)的控制門(mén)；—所述第二類(lèi)型的第四晶體管，其在所述第三節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收所述被閂鎖地址信號(hào)的控制門(mén)；—接收所述模式信號(hào)以產(chǎn)生一反相模式信號(hào)的第二反相器；所述第一類(lèi)型的第五晶體管這在接收被解碼地址信號(hào)的第四節(jié)點(diǎn)與第五節(jié)點(diǎn)間具有一電流通路并具有一接收所述模式信號(hào)的控制門(mén)；所述第二類(lèi)型的第六晶體管在所述第四節(jié)點(diǎn)與所述第五節(jié)點(diǎn)間具有一電流通路并具有一接收所述反相模式信號(hào)的控制門(mén)；所述第一類(lèi)型的第七晶體管在所述第二節(jié)點(diǎn)與所述第五節(jié)點(diǎn)間具有一電流通路并具有一接收所述反相模式信號(hào)的控制門(mén)；及所述第二類(lèi)型的第八晶體管在所述第二節(jié)點(diǎn)與所述第五節(jié)點(diǎn)間具有一電流通路并具有一接收所述模信號(hào)的控制門(mén)；
25.——半導(dǎo)體電路，其特征在于包含與所述第一控制信號(hào)對(duì)應(yīng)以閂鎖地址信號(hào)的一寄存器，所述寄存器輸出一被閂鎖的地址信號(hào)；—接收所述被閂鎖的地址信號(hào)以產(chǎn)生一反相被閂鎖地址信號(hào)的第一反相器；—產(chǎn)生與時(shí)鐘信號(hào)及模信號(hào)對(duì)應(yīng)的所述第一控制信號(hào)的第一控制門(mén)；—產(chǎn)生與所述被閂鎖地址信號(hào)及所述模式信號(hào)對(duì)應(yīng)的第二控制信號(hào)的第二控制門(mén)；—產(chǎn)生與所述反相被閂鎖地址信號(hào)及所述模式信號(hào)對(duì)應(yīng)的第三控制信號(hào)的第三控制門(mén)；第一類(lèi)型的第一晶體管在接收第一信號(hào)的第一節(jié)點(diǎn)與第二節(jié)點(diǎn)間具有一電流通路并具有一接收所述第二控制信號(hào)的控制門(mén)；第二類(lèi)型的第二晶體管在所述第一節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收一反相第二控制信號(hào)的控制門(mén)；所述第一類(lèi)型的第三晶體管具有一電流并具有一接收所述第二控制信號(hào)的控制門(mén)；第二類(lèi)型的第二晶體管在所述第一節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收反相第二控制信號(hào)的控制門(mén)；所述第一類(lèi)型的第三晶體管在接收第二信號(hào)的第三節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收所述第三控制信號(hào)的控制門(mén)；所述第二類(lèi)型的第四晶體管在所述第三節(jié)點(diǎn)與所述第二節(jié)點(diǎn)間具有一電流通路并具有一接收反相第三控制信號(hào)的控制門(mén)；所述第一類(lèi)型的第五晶體管在接收被解碼地址信號(hào)的第四節(jié)點(diǎn)與第五節(jié)點(diǎn)可具有一電流通路并具有一接收所述模式信號(hào)的控制門(mén)；及所述第二類(lèi)型的第六晶體管在所述第四節(jié)點(diǎn)與所述第五節(jié)點(diǎn)間具有一電流通路并具有一接收反相模式信號(hào)的控制門(mén)。
26.一種生成脈沖串串地址信號(hào)的方法，其特征在于包含如下步驟解碼多個(gè)地址信號(hào)以產(chǎn)生多個(gè)被解碼的地址信號(hào)；當(dāng)提供一第一狀態(tài)的模式信號(hào)時(shí)在一地址邏輯控制電路中，閂鎖所述地址信號(hào)的一部分從而所述地址邏輯控制電路根據(jù)所述地址信號(hào)的所述部分輸出一控制信號(hào)；并在所述模信號(hào)從所述第一狀態(tài)變成第二狀態(tài)時(shí)產(chǎn)生所述脈沖串串地址信號(hào)的序列。
27.一種半導(dǎo)體電路，其特征在于包含用于解碼多個(gè)地址信號(hào)以產(chǎn)生多個(gè)被解碼地址信號(hào)的裝置；用于根據(jù)所述地址信號(hào)的至少一部分來(lái)生成控制信號(hào)的裝置，為產(chǎn)生控制信號(hào)，所述裝置具有至少一個(gè)閂鎖電路；—用于切換所述被解碼地址信號(hào)并根據(jù)所述控制信號(hào)移數(shù)所述被解碼地址信號(hào)以產(chǎn)生被移數(shù)的被解碼地址信號(hào)的輸出的裝置，及為切換所述解碼地址信號(hào)用于接收并閂鎖所述裝置的所述輸出的裝置。
全文摘要
本發(fā)明半導(dǎo)體電路包含:與多個(gè)地址信號(hào)相對(duì)應(yīng)以產(chǎn)生多個(gè)被解碼地址信號(hào)的解碼器;接收各被解碼地址信號(hào)的多個(gè)切換電路;多個(gè)接收各輸出信號(hào)的寄存器,各寄存器輸出一個(gè)被閂鎖的輸出信號(hào),并將其提供到除與該特定被閂鎖輸出信號(hào)對(duì)應(yīng)的切換電路以外的切換電路上;以及一個(gè)產(chǎn)生與地址信號(hào)的一部分對(duì)應(yīng)的控制信號(hào)的控制電路;切換電路根據(jù)控制信號(hào)輸出作為所述輸出信號(hào)的被解碼地址信號(hào)及被閂鎖輸出信號(hào)中的一個(gè)。
文檔編號(hào)G11C11/407GK1188934SQ9712206
公開(kāi)日1998年7月29日 申請(qǐng)日期1997年12月19日 優(yōu)先權(quán)日1996年12月19日
發(fā)明者高橋弘行 申請(qǐng)人:日本電氣株式會(huì)社