半導體記憶裝置及半導體集成電路裝置的制造方法
【專利摘要】半導體記憶裝置及半導體集成電路裝置。本發(fā)明高效率地在開發(fā)階段進行不良記憶胞元修復的測試。存儲器控制電路10基于包含行地址Ax及列地址Ay的地址Address，從與字線WL及位線BL連接的記憶胞元50讀出所保存的數(shù)據(jù)。冗余解碼器13-1～13-4在地址Address包含指定與特定的記憶胞元Cc連接的字線WLa或位線BLc的冗余地址P1～P4時，使與冗余字線RWL1、RWL2或冗余位線RBL1、RBL2連接的冗余記憶胞元RCc取代特定的記憶胞元Cc。冗余地址鎖存電路12-1～12-4分別保持冗余地址P1～P4，并且基于從存儲器控制電路10輸入的重置信號RS來抹除所保持的冗余地址P1～P4。
【專利說明】
半導體記憶裝置及半導體集成電路裝置
技術(shù)領域
[0001]本發(fā)明涉及一種例如靜態(tài)隨機存取存儲器(Static Random Access Memory,SRAM)或動態(tài)隨機存取存儲器(Dynamic Random Access Memory,DRAM)等的半導體記憶裝置、及具備該半導體記憶裝置的半導體集成電路裝置。
【背景技術(shù)】
[0002]在半導體記憶裝置，一般而言，設置有實現(xiàn)冗余修復功能的冗余電路，所述冗余修復功能用于對良率下降的主要原因即記憶胞元(memory cell)的不良進行修復。專利文獻I中，采用如下所述的冗余電路結(jié)構(gòu)，即，在將記憶胞元配置成矩陣(matrix)狀的存儲器陣列(memory array)內(nèi)配置冗余行(row)及冗余列(column)，該冗余行及冗余列具有可在電路上取代不良記憶胞元的預備性的記憶胞元，藉由熔絲(fuse)元件的切斷來非易失地記憶冗余地址(address)。
[0003]圖22是表示現(xiàn)有技術(shù)的存儲器電路100的結(jié)構(gòu)的方塊圖。在圖22所示的存儲器電路100中，不良記憶胞元的地址是作為用于取代為冗余行或冗余列的冗余地址，而非易失地記憶于冗余熔絲電路4-1?4-4。對于冗余熔絲電路4-1?4-4，亦有時會使用以激光(laser)來恪斷的金屬或多晶娃(poly silicon)的恪絲元件、或者對晶體管(transistor)施加過剩柵極(gate)電壓而導通的反恪絲(antifuse)、一次可編程只讀存儲器(One TimeProgrammable, OTP)胞元或快閃存儲器(flash memory)胞元等，且已知有各種電路結(jié)構(gòu)。
[0004]圖23?圖26是表示現(xiàn)有技術(shù)的半導體集成電路裝置的結(jié)構(gòu)的方塊圖。在系統(tǒng)級芯片(System On Chip，S0C)或特殊用途集成電路(Applicat1n Specific IntegratedCircuit, ASIC)的半導體集成電路裝置，亦已知有下述方式，S卩，如圖23?圖26所示，在與存儲器電路100A?100D不同的區(qū)域保持冗余地址。在圖23，冗余熔絲電路4_1?4_4配置于存儲器電路100A的外部區(qū)域220以保存冗余地址，來自冗余熔絲電路4-1?4-4的冗余地址在電源接通時被記憶至冗余地址記憶電路41-1?41-4。
[0005]在圖24?圖26所示的半導體集成電路裝置，不使用物理的冗余熔絲電路，而采用下述方式，即，在芯片上將冗余地址預先保存于配置于存儲器電路100B?100D的外部區(qū)域200A的快閃存儲器215等。在圖24，被保存于快閃存儲器215的冗余地址在電源接通時被記憶于存儲器電路100B的冗余地址記憶電路41-1?41-4。在圖25，中央處理單元(Central Processing Unit，CPU) 210基于保存于快閃存儲器215的冗余地址，來激活存儲器電路100C的冗余解碼器(decoder) 13-1?13_4。在圖26，CPU 210基于保存于快閃存儲器215的冗余地址，將通常的地址與冗余地址予以分離，并分別輸出至存儲器電路100D的X解碼器6及Y解碼器9與冗余解碼器13-1?13-4。
[0006]現(xiàn)有技術(shù)文獻
[0007]專利文獻
[0008]專利文獻1:美國專利第4228528號說明書
[0009]專利文獻2:美國專利申請案公開第2008/0037341號說明書

【發(fā)明內(nèi)容】

[0010][發(fā)明所欲解決的課題]
[0011]如上所述，在現(xiàn)有技術(shù)的用于對半導體記憶裝置的不良記憶胞元進行修復的冗余修復功能中，對于非易失地記憶冗余地址的冗余熔絲電路，已知有各種電路結(jié)構(gòu)。進而，亦有時不使用物理的冗余熔絲電路，而采用快閃存儲器等冗余熔絲電路的替代手段。在半導體記憶裝置的開發(fā)階段，基于開發(fā)費用及開發(fā)期間的觀點，以支持(support)上述所有形式的方式來進行開發(fā)的做法是不合理的。然而，若不設定任何冗余熔絲電路，則無法進行半導體記憶裝置中的冗余修復功能的測試評價。因此，現(xiàn)有技術(shù)中，在半導體記憶裝置的開發(fā)階段，存在無法有效率地進行用于不良記憶胞元修復的測試的問題。
[0012]本發(fā)明的目的在于提供一種半導體記憶裝置，與現(xiàn)有技術(shù)相比較，可在半導體記憶裝置的開發(fā)階段高效率地進行用于不良記憶胞元修復的測試。
[0013][解決課題的手段]
[0014]本發(fā)明的第I形態(tài)的半導體記憶裝置的特征在于包括:
[0015]多個記憶胞元，分別連接于彼此交叉的多條字線(word line)及位線(bit line)，保存從所述位線輸入的數(shù)據(jù)(data);
[0016]存儲器控制電路，控制基于包含指定所述各字線的行地址及指定所述各位線的列地址的地址，而從與由所述行地址及列地址所指定的字線及位線連接的記憶胞元讀出所保存的數(shù)據(jù)的動作；
[0017]冗余解碼器，當所述地址包含指定與特定的記憶胞元連接的字線或位線的冗余地址時，進行使所述多個記憶胞元中與規(guī)定的字線或位線連接的冗余記憶胞元取代所述特定的記憶胞元的動作；以及
[0018]多個冗余地址鎖存(latch)電路，分別保持所述冗余地址，并且基于從所述存儲器控制電路輸入的重置(reset)信號來抹除所保持的冗余地址。
[0019]本發(fā)明的第2形態(tài)的半導體記憶裝置是在第I形態(tài)的半導體記憶裝置中，
[0020]所述各冗余地址鎖存電路基于各別地輸入的致能信號來分別保持所述冗余地址。
[0021]本發(fā)明的第3形態(tài)的半導體記憶裝置是在第I形態(tài)或第2形態(tài)的半導體記憶裝置中，還包括:
[0022]熔絲電路，具備用于非易失地記憶所述冗余地址的熔絲；以及
[0023]開關(guān)電路，選擇性地切換由所述冗余地址鎖存電路所保持的冗余地址與由所述熔絲電路所記憶的冗余地址，并輸出至所述冗余解碼器，
[0024]所述冗余解碼器在所述地址包含來自所述開關(guān)電路的冗余地址時，使所述冗余記憶胞元取代所述特定的記憶胞元而動作。
[0025]本發(fā)明的第4形態(tài)的半導體記憶裝置是在第3形態(tài)的半導體記憶裝置中，還包括:
[0026]第I優(yōu)先控制電路，當所述熔絲電路記憶有所述冗余地址時，使所述開關(guān)電路較所述冗余地址鎖存電路所保持的冗余地址優(yōu)先地選擇由所述熔絲電路所記憶的冗余地址。
[0027]本發(fā)明的第5形態(tài)的半導體記憶裝置是在第I形態(tài)?第4形態(tài)的半導體記憶裝置中，
[0028]所述多個冗余地址鎖存電路包括:
[0029]至少I個第I冗余地址鎖存電路，保持指定與特定的記憶胞元連接的字線的冗余行地址；以及
[0030]至少I個第2冗余地址鎖存電路，保持指定與特定的記憶胞元連接的位線的冗余列地址，
[0031]所述半導體記憶裝置還包括:第2優(yōu)先控制電路，進行優(yōu)先選擇所述第I及第2冗余地址鎖存電路中的任一個，并將所述冗余行地址或所述冗余列地址寫入至所選擇的冗余地址鎖存電路的控制。
[0032]本發(fā)明的第6形態(tài)的半導體記憶裝置是在第5形態(tài)的半導體記憶裝置中，還包括:
[0033]計數(shù)器，對保持所述冗余行地址的所述第I冗余地址鎖存電路及保持所述冗余列地址的所述第2冗余地址鎖存電路的個數(shù)進行計數(shù)。
[0034]本發(fā)明的第7形態(tài)的半導體記憶裝置是在第6形態(tài)的半導體記憶裝置中，還包括:
[0035]傳感器，檢測所述半導體記憶裝置的溫度或供給電壓，
[0036]所述第2優(yōu)先控制電路根據(jù)由所述傳感器所檢測出的溫度或供給電壓，來優(yōu)先選擇所述第I及第2冗余地址鎖存電路中的任一個。
[0037]本發(fā)明的第8形態(tài)的半導體記憶裝置是在第I形態(tài)?第7形態(tài)的半導體記憶裝置中，
[0038]所述各冗余地址鎖存電路包含易失性記憶電路。
[0039]本發(fā)明的第9形態(tài)的半導體集成電路裝置的特征在于包括第I形態(tài)?第8形態(tài)的半導體記憶裝置。
[0040](發(fā)明的效果)
[0041]根據(jù)本發(fā)明的半導體記憶裝置，與現(xiàn)有技術(shù)相比較，可在開發(fā)階段高效率地進行用于不良記憶胞元修復的測試。
【附圖說明】
[0042]圖1是將本發(fā)明的實施形態(tài)I的存儲器電路I的結(jié)構(gòu)與存儲器測試器(tester)2一同表不的方塊圖。
[0043]圖2是表示圖1的存儲器電路I中的存儲器陣列及外圍電路11的結(jié)構(gòu)的電路圖。
[0044]圖3是表示圖1的存儲器電路I的讀出動作的各信號的時序圖。
[0045]圖4是表示圖1的存儲器電路I對不良數(shù)據(jù)的冗余地址設定動作的各信號的時序圖。
[0046]圖5是表示本發(fā)明的實施形態(tài)2的半導體集成電路裝置的結(jié)構(gòu)的方塊圖。
[0047]圖6是表示圖5的存儲器電路IA中的熔絲部22、冗余地址鎖存部12、及開關(guān)部23的結(jié)構(gòu)的方塊圖。
[0048]圖7是表示圖6的熔絲部22的結(jié)構(gòu)的電路圖。
[0049]圖8是表示圖6的冗余地址鎖存部12的結(jié)構(gòu)的電路圖。
[0050]圖9是表示圖6的開關(guān)部23的結(jié)構(gòu)的電路圖。
[0051]圖10是表示圖5的存儲器電路IA中的冗余地址鎖存部12與熔絲部22的切換動作的各信號的時序圖。
[0052]圖11是表示實施形態(tài)2的變形例中的熔絲部22A、冗余地址鎖存部12、及開關(guān)部23的結(jié)構(gòu)的方塊圖。
[0053]圖12是表示本發(fā)明的實施形態(tài)3的存儲器電路IB的結(jié)構(gòu)的方塊圖。
[0054]圖13是表示圖12的存儲器電路IB中的冗余地址寫入優(yōu)先控制電路28的結(jié)構(gòu)的電路圖。
[0055]圖14是表示圖12的存儲器電路IB中的行優(yōu)先冗余地址提取動作的各信號的時序圖。
[0056]圖15是表示圖12的存儲器電路IB中的列優(yōu)先冗余地址提取動作的各信號的時序圖。
[0057]圖16是表示在圖12的存儲器電路IB中對不良字驅(qū)動器(word driver)的不良進行修復的情況的電路圖。
[0058]圖17是表示在圖12的存儲器電路IB中對不良感測放大器(sense amplifier)的不良進行修復的情況的電路圖。
[0059]圖18是表示實施形態(tài)3的變形例I中的冗余地址寫入優(yōu)先控制電路28A的結(jié)構(gòu)的電路圖。
[0060]圖19是表示圖18的冗余地址寫入優(yōu)先控制電路28A的冗余地址提取動作的各信號的時序圖。
[0061]圖20是表示實施形態(tài)3的變形例2的存儲器電路IC的結(jié)構(gòu)的方塊圖。
[0062]圖21是表示圖20的存儲器電路IC中的傳感器18及冗余地址寫入優(yōu)先控制電路28的結(jié)構(gòu)的電路圖。
[0063]圖22是表示現(xiàn)有技術(shù)的存儲器電路100的結(jié)構(gòu)的方塊圖。
[0064]圖23是表示現(xiàn)有技術(shù)的存儲器電路100A的結(jié)構(gòu)的方塊圖。
[0065]圖24是表示現(xiàn)有技術(shù)的存儲器電路100B的結(jié)構(gòu)的方塊圖。
[0066]圖25是表示現(xiàn)有技術(shù)的存儲器電路100C的結(jié)構(gòu)的方塊圖。
[0067]圖26是表示現(xiàn)有技術(shù)的存儲器電路100D的結(jié)構(gòu)的方塊圖。
[0068]圖27是表示在圖22的存儲器電路100中對不良字驅(qū)動器的不良進行修復的情況的電路圖。
[0069]圖28是表示在圖22的存儲器電路100中對不良感測放大器的不良進行修復的情況的電路圖。
[0070]【符號說明】
[0071]1、1A、1B、1C、100、100A、100B、100C、100D:存儲器電路
[0072]2:存儲器測試器
[0073]2A:BIST 電路
[0074]4-1?4-4:冗余熔絲電路
[0075]5:存儲器陣列
[0076]6:X解碼器
[0077]7:字驅(qū)動器
[0078]7-1?7-M:字驅(qū)動器部
[0079]7-Rl、7-R2:冗余字驅(qū)動器部
[0080]8:數(shù)據(jù)緩沖器
[0081]9:感測放大器及Y解碼器
[0082]9-1?9-N:Y解碼器部
[0083]9-R1、9-R2:冗余Y解碼器部
[0084]10:存儲器控制電路
[0085]11:存儲器陣列及外圍電路
[0086]12:冗余地址鎖存部
[0087]12-1?12-4:冗余地址鎖存電路
[0088]13-1?13-4:冗余解碼器
[0089]14、15:或門
[0090]18:傳感器
[0091]20:行冗余移位寄存器
[0092]20-1 ?20-1、21_1 ?20-J:寄存器
[0093]21:列冗余移位寄存器
[0094]22、22Α:熔絲部
[0095]22-1?22-4:熔絲電路
[0096]23:開關(guān)部
[0097]23-1?23-4:開關(guān)電路
[0098]24:冗余地址保持電路
[0099]25:冗余地址使用標志保持電路
[0100]26:熔絲地址保持電路
[0101]27:熔絲使用標志保持電路
[0102]28、28Α:冗余地址寫入優(yōu)先控制電路
[0103]29:計數(shù)器
[0104]32-1?32-4:優(yōu)先控制電路
[0105]30-1 ?30-Κ、40-1 ?40_Κ、230、250、263、273:鎖存電路
[0106]41-1?41-4:冗余地址記憶電路
[0107]50:記憶胞元
[0108]51、52、72、83、84、87、88、93、201、211、231、234、241、252:反相器
[0109]53、54、94、203、213:晶體管
[0110]60-1 ?60-Κ、270:熔絲
[0111]81:基準電壓產(chǎn)生電路
[0112]82:比較器
[0113]85、86、202、212:或非門
[0114]91:Υ 解碼器
[0115]71、92:與非門
[0116]95:感測放大器
[0117]200A、220:外部區(qū)域
[0118]210:CPU
[0119]215:快閃存儲器
[0120]232、233、242、251、262、272:三態(tài)反相器
[0121]243、253:傳輸門
[0122]261、271:電阻
[0123]A-1?A-K:地址位信號
[0124]Address:地址
[0125]Ax、Axa:行地址
[0126]Ay、Aya:列地址
[0127]AUl?AU4:冗余地址使用標志信號
[0128]BBl ?BBN:列部
[0129]BL、BL/、BLc、BLc/、BL1、BLl/ ?BLN、BLN/:位線
[0130]Ce:特定的記憶胞元
[0131]CKS:內(nèi)部時鐘信號
[0132]CLAST:連接線
[0133]CLK:時鐘信號
[0134]CRALl?CRALJ、RALl?RAL4、RRALl?RRAL1:冗余地址寫入致能信號
[0135]CRS1:列冗余寫入開始信號
[0136]CS:芯片選擇信號
[0137]DQ:數(shù)據(jù)
[0138]Dbus:數(shù)據(jù)總線
[0139]Fddl ?Fdd4、Fddl-1 ?Fddl-K:熔絲地址
[0140]FUl?FU4:熔絲使用標志信號
[0141]FULL、RUl ?RU4:標志信號
[0142]OE:輸出致能信號
[0143]Pl?P4、Ql?Q4:冗余地址
[0144]Pl-1?Pl-K、Ql-1?Q1-K:冗余地址位信號
[0145]P0R:電源信號
[0146]PR1:優(yōu)先控制激活信號
[0147]RB1、RB2:冗余列部
[0148]RBLl、RBLl/、RBL2、RBL2/:冗余位線
[0149]RCc、RCd、RCll:冗余記憶胞元
[0150]RLAST:信號線
[0151]RWLURWL2:冗余字線
[0152]RRS1:行冗余寫入開始信號
[0153]RS:重置信號
[0154]RSS:優(yōu)先控制重置信號
[0155]RX1、RX2、RX3、RX4、RY1、RY2:冗余使用判定信號
[0156]SEL:選擇信號
[0157]STPX:X解碼器停用信號
[0158]STPY:Y解碼器停用信號
[0159]SW:切換信號
[0160]tl ?t6、til ?tl6、t21 ?t31、t41 ?t50、t51 ?t60:時刻
[0161]TRF:控制信號
[0162]TSRE:傳輸致能信號
[0163]VDD:電源電壓
[0164]Vref:基準電壓
[0165]WE:寫入致能信號
[0166]WL、WLl ?WLM、WLa:字線
[0167]XE:字驅(qū)動器激活信號
[0168]YE: Y解碼器激活信號
【具體實施方式】
[0169]以下，參照圖式來說明本發(fā)明的實施形態(tài)。另外，在以下的各實施形態(tài)，對于同樣的結(jié)構(gòu)元件標注有相同的符號。
[0170]實施形態(tài)1.
[0171]圖1是將本發(fā)明的實施形態(tài)I的存儲器電路I的結(jié)構(gòu)與存儲器測試器2—同表示的方塊圖。在圖1，存儲器電路I是具備存儲器控制電路10、存儲器陣列及外圍電路11、冗余地址鎖存電路12-1?12-4、冗余解碼器13-1?13-4以及或(OR)門14、15而構(gòu)成。存儲器陣列及外圍電路11具備存儲器陣列5、X解碼器6、字驅(qū)動器7、數(shù)據(jù)緩沖器(databuffer) 8、感測放大器(sense amplifier)及 Y 解碼器 9。
[0172]在圖1，存儲器電路I例如包含SRAM等易失性半導體記憶裝置，由外部的存儲器測試器2進行測試。存儲器測試器2將時鐘(clock)信號CLK、芯片選擇信號CS、輸出致能信號OE及寫入致能信號WE輸出至存儲器控制電路10。而且，存儲器測試器2將包含行地址Ax及列地址Ay的地址Address輸出至X解碼器6、Y解碼器9、冗余地址鎖存電路12_1?12-4及冗余解碼器13-1?13-4。進而，存儲器測試器2將冗余地址寫入致能信號RALl?RAL4分別輸出至冗余地址鎖存電路12-1?12-4。
[0173]存儲器控制電路10在芯片選擇信號CS為高電平(high level)的情況下，與時鐘信號CLK同步地控制存儲器電路I的動作。存儲器控制電路10基于輸出致能信號OE或?qū)懭胫履苄盘朩E，產(chǎn)生字驅(qū)動器激活信號XE以激活字驅(qū)動器7，并且產(chǎn)生Y解碼器激活信號YE以激活Y解碼器9。進而，存儲器控制電路10產(chǎn)生用于重置冗余地址鎖存電路12-1?12-4的重置信號RS，并輸出至各冗余地址鎖存電路12-1?12-4。
[0174]冗余地址鎖存電路12-1?12-4例如包含SRAM。冗余地址鎖存電路12_1、12_2分別在冗余地址寫入致能信號RAL1、RAL2為高電平時提取地址Address的行地址Ax以作為冗余行地址P1、P2，冗余地址鎖存電路12-3、12-4分別在冗余地址寫入致能信號RAL3、RAL4為高電平時提取地址Address的列地址Ay以作為冗余列地址P3、P4。冗余地址鎖存電路12-1?12-4在冗余地址寫入致能信號RALl?RAL4為低電平時，分別保持所提取的冗余地址，并基于高電平的重置信號RS來抹除所保持的冗余地址。冗余地址鎖存電路12-1?12-4將所保持的冗余地址Pl?P4分別輸出至冗余解碼器13-1?13_4，并且將表示是否保持有冗余地址的冗余地址使用標志(flag)信號RUl?RU4分別輸出至冗余解碼器13_1?13_4o
[0175]冗余解碼器13-1、13-2分別基于冗余地址使用標志信號RU1、RU2來對地址Address的行地址Ax進行解碼，并判定解碼所得的行地址Ax與冗余行地址Pl、P2是否一致。冗余解碼器13-1、13-2分別在判定為行地址Ax與冗余行地址P1、P2 —致的情況下，產(chǎn)生具有高電平的冗余使用判定信號RX1、RX2，而在判定為不一致的情況下，產(chǎn)生具有低電平的冗余使用判定信號RX1、RX2。冗余解碼器13-1、13-2分別將冗余使用判定信號RX1、RX2輸出至或門14及字驅(qū)動器7。
[0176]冗余解碼器13-3、13-4分別基于冗余地址使用標志信號RU3、RU4來對地址Address的列地址Ay進行解碼，并判定解碼所得的列地址Ay與冗余列地址P3、P4是否一致。冗余解碼器13-3、13-4分別在判定為列地址Ay與冗余列地址P3、P4 —致的情況下，產(chǎn)生具有高電平的冗余使用判定信號RX3、RX4，而在判定為不一致的情況下，產(chǎn)生具有低電平的冗余使用判定信號RX3、RX4。冗余解碼器13-3、13-4分別將冗余使用判定信號RX3、RX4輸出至或門15及Y解碼器9。
[0177]或門14對冗余使用判定信號RX1、RX2進行邏輯或運算，產(chǎn)生表示運算結(jié)果的X解碼器停用信號STPX并將其輸出至X解碼器6?；蜷T15對冗余使用判定信號RX3、RX4進行邏輯或運算，產(chǎn)生表示運算結(jié)果的Y解碼器停用信號STPY并將其輸出至Y解碼器9。
[0178]另外，在本實施形態(tài)，為了簡化說明，可適用于2個冗余行及2個冗余列的具備冗余地址鎖存電路12-1?12-4及冗余解碼器13-1、13-2構(gòu)成存儲器電路I。然而，本發(fā)明并不限于此，其可適用于任意個數(shù)的冗余行及冗余列。
[0179]X解碼器6在X解碼器停用信號STPX為低電平時，對地址Address的行地址Ax進行解碼并輸出至字驅(qū)動器7，在X解碼器停用信號STPX為高電平時停止動作。
[0180]圖2是表示圖1的存儲器電路I中的存儲器陣列及外圍電路11的結(jié)構(gòu)的電路圖。以下，使用圖1及圖2來說明存儲器陣列及外圍電路11的結(jié)構(gòu)。
[0181]在圖2，字驅(qū)動器7具備:與多條(M條)字線WL分別連接的字驅(qū)動器部7-1?7-M ;以及與冗余字線RWL1、RWL2分別連接的冗余字驅(qū)動器部7_R1、7_R2，其中M為大于等于2的正整數(shù)。字驅(qū)動器部7-m(m = 1、2、…、M)及冗余字驅(qū)動器部7-RU7-R2分別具備與非(Not AND，NAND)門71與反相器(inverter) 72。如圖1所示，在字驅(qū)動器7，由行地址Axa所指定的字線WLa的字驅(qū)動器部7_m驅(qū)動字線WLa。而且，冗余字驅(qū)動器部7_R1、7_R2分別基于冗余使用判定信號RX1、RX2來驅(qū)動冗余字線RWL1、RWL2。
[0182]存儲器陣列5是將多個記憶胞元50配置成矩陣狀而構(gòu)成。記憶胞元50具備彼此連接的一對反相器51、52與晶體管53、54。在存儲器陣列5，與多對(N對)位線對BLl、BLl/?BLN,BLN/分別連接的記憶胞元50構(gòu)成列部BBl?BBN，各列部BBn (η = 1、2、…、N)的記憶胞元50分別連接于字線WLl?WLM或冗余字線RWLURWL2，其中N為大于等于2的正整數(shù)。與冗余位線對RBL1、RBL1/、RBL2、RBL2/分別連接的記憶胞元50構(gòu)成冗余列部RBl、RB2，冗余列部RBl、RB2的記憶胞元50分別連接于字線WLl?WLM或冗余字線RWLl、RWL2。
[0183]感測放大器及Y解碼器9具備:與位線對BLUBLl/?BLN、BLN/分別連接的Y解碼器部9-1?9-N ；以及與冗余位線對RBL1、RBL1/、RBL2、RBL2/分別連接的冗余Y解碼器部9-RU9-R2。Y解碼器部9-1?9-N分別具備對地址Address的列地址Ay進行解碼的Y解碼器91、與非門92、反相器93、晶體管94、以及對記憶胞元50的數(shù)據(jù)進行放大的感測放大器95。冗余Y解碼器部9-RU9-R2分別具備與非門92、反相器93、晶體管94及感測放大器95。
[0184]在Y解碼器停用信號STPY為低電平時，與由列地址Aya所指定的位線對BLc、BLc/連接的Y解碼器部9-n經(jīng)由數(shù)據(jù)總線(data bus)Dbus而在與數(shù)據(jù)緩沖器8之間進行數(shù)據(jù)的傳輸。而且，在Y解碼器停用信號STPY為高電平時，冗余Y解碼器部9-RU9-R2分別基于冗余使用判定信號RY1、RY2，經(jīng)由數(shù)據(jù)總線Dbus而與數(shù)據(jù)緩沖器8之間進行數(shù)據(jù)的傳輸。
[0185]圖3是表示圖1的存儲器電路I的讀出動作的各信號的時序圖。使用圖1及圖3，對使用冗余地址鎖存電路來進行數(shù)據(jù)讀出的動作進行說明。以下，為了簡化說明，對使用冗余地址鎖存電路12-1來設定冗余行地址的情況進行說明，但對于設定冗余列地址的情況，亦與冗余行的情況同樣地進行。
[0186]在圖3，首先，在時刻tl，將具有高電平的芯片選擇信號CS輸入至存儲器控制電路10，存儲器控制電路10產(chǎn)生具有高電平的重置信號RS并輸出至各冗余地址鎖存電路
12-1?12-4。于是，冗余地址鎖存電路12-1?12-4被重置，冗余地址Pl?P4全部變?yōu)椤?0…O」。
[0187]繼而，在時刻t2，存儲器測試器2將包含行地址Axa及列地址Aya的地址Address輸入至存儲器電路1，并且將具有高電平的冗余地址寫入致能信號RALl輸入至冗余地址鎖存電路12-1。由于冗余地址寫入致能信號RAL2?RAL4為低電平，因此在時鐘信號CLK的上升邊沿，僅行地址Axa被寫入至冗余地址鎖存電路12-1而被保持。
[0188]此時，冗余地址鎖存電路12-1產(chǎn)生具有高電平的冗余地址使用標志信號RUl并輸出至冗余解碼器13-1，冗余解碼器13-1被激活。另一方面，冗余地址使用標志信號RU2?RU4被維持為低電平，冗余解碼器13-2?13-4未被激活。即，在借助重置信號RS的重置后，只要各冗余地址鎖存電路12-1?12-4分別未被冗余地址寫入致能信號RALl?RAL4選擇來鎖存冗余地址，各冗余解碼器13-1?13-4便無法使用。
[0189]繼而，在時刻t3，將具有高電平的芯片選擇信號CS輸入至存儲器控制電路10，并且在時鐘信號CLK的上升邊沿，將地址Address輸入至存儲器電路I。此處，由冗余地址鎖存電路12-1所保持的冗余行地址Pl與所輸入的地址Address的行地址Axa —致。因此，冗余解碼器13-1產(chǎn)生具有高電平的冗余使用判定信號RXl并輸出至或門14與字驅(qū)動器7，或門14產(chǎn)生具有高電平的X解碼器停用信號STPX并輸出至X解碼器6，X解碼器6停止動作。
[0190]繼而，在時刻t4，存儲器控制電路10產(chǎn)生具有高電平的字驅(qū)動器激活信號XE并輸出至字驅(qū)動器7，字驅(qū)動器7選擇冗余字線RWLl。所選擇的冗余字線RWLl變成高電平，由冗余記憶胞元RCc所保存的數(shù)據(jù)被傳輸至列部BBc中的位線對BLc、BLc/，并由與位線對BLc、BLc/連接的感測放大器95予以放大(參照圖2)。與冗余記憶胞元RCc同樣地，與冗余字線RWLl連接的多個記憶胞元50分別將所保存的數(shù)據(jù)傳輸至位線對BL、BL/，所傳輸?shù)臄?shù)據(jù)由與各位線對BL、BL/連接的感測放大器95分別予以放大。另一方面，盡管輸入行地址Axa，但字線WLa因X解碼器停用信號STPX導致X解碼器6停止而未被選擇。
[0191 ] 繼而，在時刻t5，存儲器控制電路10產(chǎn)生具有高電平的Y解碼器激活信號YE并輸出至Y解碼器9。此時，冗余列未被使用，因此執(zhí)行通常的列功能。亦即，響應時刻t5時的高電平的Y解碼器激活信號YE，與在時刻t3輸入的列地址Aya對應的Y解碼器部9-R將經(jīng)感測放大器95放大的數(shù)據(jù)傳輸至數(shù)據(jù)總線Dbus。繼而，在時刻t6時的時鐘信號CLK的上升時，傳輸至數(shù)據(jù)總線Dbus的數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器8作為數(shù)據(jù)DQ而輸出。
[0192]圖4是表示圖1的存儲器電路I對不良數(shù)據(jù)的冗余地址設定動作的各信號的時序圖。使用圖1及圖4，對下述動作進行說明，S卩，當在通常的讀出動作中讀出的數(shù)據(jù)為不良時，緊跟著該讀出動作，進行針對不良數(shù)據(jù)的冗余地址設定。以下，與圖3同樣地，為了簡化說明，對使用冗余地址鎖存電路12-1來設定冗余行地址的情況進行說明。
[0193]在圖4，首先，在時刻tl I，將高電平的芯片選擇信號CS輸入至存儲器控制電路10，存儲器控制電路10產(chǎn)生高電平的重置信號RS并輸出至各冗余地址鎖存電路12-1?12-4。于是，冗余地址鎖存電路12-1?12-4被重置，冗余地址Pl?P4全部變?yōu)椤?0...0」。在借助重置信號RS的重置后，任何冗余地址鎖存電路12-1?12-4均未受到存取(access)，因此冗余地址使用標志信號RUl?RU4全部為低電平。S卩，在時刻tll，任何冗余地址鎖存電路12-1?12-4均處于無法使用的狀態(tài)。
[0194]繼而，在時刻tl2，芯片選擇信號CS為高電平，包含行地址Axa及列地址Aya的地址Address被輸入至存儲器電路I，且在時鐘信號CLK的上升邊沿被鎖存。
[0195]繼而，在時刻tl3，存儲器控制電路10產(chǎn)生高電平的字驅(qū)動器激活信號XE并輸出至字驅(qū)動器7，以選擇與在時刻tl2被鎖存的行地址Axa對應的字線WLa。所選擇的字線WLa變?yōu)楦唠娖?，由記憶胞元Ce所保存的數(shù)據(jù)被傳輸至列部BBc中的位線對BLc、BLc/。所傳輸?shù)臄?shù)據(jù)由與位線對BLc、BLc/連接的感測放大器95予以放大。與記憶胞元Ce同樣地，與字線WLa連接的多個記憶胞元50將所保存的數(shù)據(jù)分別傳輸至位線對BL、BL/,所傳輸?shù)臄?shù)據(jù)由與各位線對BL、BL/連接的感測放大器95分別予以放大。
[0196]繼而，在時刻tl4，存儲器控制電路10產(chǎn)生具有高電平的Y解碼器激活信號YE并輸出至Y解碼器9。由于在時刻tl3時列地址Aya受到鎖存，因此與列地址Aya對應的Y解碼器部9-n響應時刻tl4時高電平的Y解碼器激活信號YE，而將經(jīng)感測放大器95放大的數(shù)據(jù)傳輸至數(shù)據(jù)總線Dbus。
[0197]繼而，在時刻tl5時的時鐘信號CLK的上升時，傳輸至數(shù)據(jù)總線Dbus的數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器8作為數(shù)據(jù)DQ而被讀出。若所讀出的數(shù)據(jù)DQ錯誤，記憶胞元Ce為不良，則需將與記憶胞元Ce連接的字線WLa替換為冗余字線RWLURWL2。所讀出的數(shù)據(jù)DQ是否錯誤，例如可由存儲器測試器2進行判斷。例如存儲器測試器2對在時刻tl5從記憶胞元Ce讀出的數(shù)據(jù)DQ的不良進行檢測，產(chǎn)生高電平的冗余地址寫入致能信號RALl并輸出至存儲器電路I的冗余地址鎖存電路12-1。于是，冗余地址鎖存電路12-1在時刻tl6鎖存行地址Axa0
[0198]如上所述，在本實施形態(tài)的存儲器電路1，當檢測出不良記憶胞元時，無須將電源斷開便可從緊跟著的循環(huán)(cycle)進行冗余記憶胞元對不良部位的替換。冗余字線RWLl從緊跟著的循環(huán)開始，在電源上升的期間內(nèi)被替換為所選擇的字線WL1，冗余記憶胞元RCc例如取代記憶胞元Ce而動作。另外，藉由取代冗余地址寫入致能信號RALl而將冗余地址寫入致能信號RAL2設為高電平，從而也可取代冗余字線RWLl而使用冗余字線RWL2。而且，與冗余地址寫入致能信號RALURAL2同樣地，藉由使用冗余地址寫入致能信號RAL3、RAL4，也可進行位線與冗余位線的替換而無須將電源再度接通。此時，與冗余位線對RBLURBL1/連接的冗余記憶胞元RCd、RCll例如取代記憶胞元Ce而動作。
[0199]根據(jù)以所述方式構(gòu)成的存儲器電路1，具備多個記憶胞元50、存儲器控制電路10、冗余解碼器13-1?13-4及冗余地址鎖存電路12-1?12-4。多個記憶胞元50分別連接于彼此交叉的多條字線WL及位線BL，并保存從位線BL輸入的數(shù)據(jù)。存儲器控制電路10控制下述動作，即，基于包含指定各字線WL的行地址Ax及指定各位線BL的列地址Ay的地址Address,從與由行地址Ax及列地址Ay所指定的字線WL及位線BL連接的記憶胞元50讀出所保存的數(shù)據(jù)。冗余解碼器13-1?13-4在地址Address包含對與特定的記憶胞元Ce連接的字線WLa或位線BLc進行指定的冗余地址Pl?P4時，使多個記憶胞元50中與規(guī)定的冗余字線RWLURWL2或冗余位線RBLURBL2連接的冗余記憶胞元RCc取代特定的記憶胞元Ce而動作。冗余地址鎖存電路12-1?12-4分別保持冗余地址Pl?P4，并且基于從存儲器控制電路10輸入的重置信號RS，抹除所保持的冗余地址Pl?P4。
[0200]藉由存儲器電路I中的重置信號RS，在數(shù)據(jù)的保存及讀出動作過程中，存儲器控制電路10可重置冗余地址鎖存電路12-1?12-4而重新設定冗余地址，因此可高效率地進行用于記憶胞元修復的測試。
[0201]而且，根據(jù)存儲器電路1，各冗余地址鎖存電路12-1?12-4基于各別地輸入的冗余地址寫入致能信號RALl?RAL4來分別保持冗余地址Pl?P4。藉由冗余地址寫入致能信號RALl?RAL4，能以各別的時序來對各冗余地址鎖存電路12_1?12_4分別設定冗余地址Pl?P4，因此可進一步提高測試時的便利性。
[0202]存儲器電路I例如也可在ASIC或SOC中的芯片的一部分區(qū)域，作為存儲器宏集(memory macro)來配置而構(gòu)成。在開發(fā)存儲器宏集或存儲器宏集的測試芯片的開發(fā)階段，基于開發(fā)費用及開發(fā)期間的觀點，以支持為了存儲器宏集的冗余修復功能而要另列配置的各種熔絲元件、或者不使用熔絲元件而構(gòu)成的替代部件等所有形式的方式來進行開發(fā)的做法是不合理的。然而，現(xiàn)有技術(shù)中會產(chǎn)生下述狀況，即，若不設定任一熔絲電路，便無法進行存儲器宏集中的冗余修復功能的測試評價。與此相對，根據(jù)本實施形態(tài)的存儲器電路1，可提供能夠普遍適用于用于冗余修復功能的各種熔絲元件或熔絲元件的替代部件的存儲器宏集。
[0203]而且，根據(jù)存儲器電路1，當作為存儲器宏集的測試芯片而使用時，可從外部的存儲器測試器或內(nèi)建自測試功能(Built In Self Test,BIST)電路等自由地選擇冗余行或冗余列的設定，因此可使測試芯片的開發(fā)容易化。尤其，對于存儲器的生產(chǎn)業(yè)者而言，可有效用于測試開發(fā)中的存儲器，并根據(jù)選擇冗余行或冗余列設定中的哪一種來評價是否可增大生產(chǎn)量。而且，藉由重置信號RS，可重置所設定的冗余地址，因此使用者(user)可隨時多次地設定冗余地址，可進行所有的組合冗余修復功能的檢查，可提高存儲器的晶圓(wafer)測試或功能性測試等各種測試的便利性。
[0204]實施形態(tài)2.
[0205]圖5是表示本發(fā)明的實施形態(tài)2的半導體集成電路裝置的結(jié)構(gòu)的方塊圖。實施形態(tài)2的半導體集成電路裝置具備存儲器電路IA及BIST電路2A。實施形態(tài)2的存儲器電路IA與實施形態(tài)I的存儲器電路I相比較，其特征在于還包括:非易失地記憶冗余地址的熔絲電路22-1?22-4 ;以及選擇性地切換易失性或非易失性的冗余地址的開關(guān)電路23-1?23-4。以下說明不同點。
[0206]在圖5，半導體集成電路裝置例如包含SOC或ASIC等半導體芯片。BIST電路2A例如在SOC等中，配置在與配置有存儲器電路IA的區(qū)域不同的區(qū)域，與圖1的存儲器測試器2同樣地，產(chǎn)生各種信號并輸出至存儲器電路1A。熔絲電路22-1?22-4基于來自存儲器控制電路10的控制信號TRF，產(chǎn)生熔絲地址Fddl?Fdd4及熔絲使用標志信號FUl?FU4并輸出至開關(guān)電路23-1?23-4，所述熔絲地址Fddl?Fdd4表示非易失地記憶的冗余地址，所述熔絲使用標志信號FUl?FU4表示是否記憶有冗余地址。另一方面，冗余地址鎖存電路12-1?12-4分別將冗余地址Ql?Q4及冗余地址使用標志信號AUl?AU4輸出至開關(guān)電路23-1?23-4。
[0207]開關(guān)電路23-1?23-4基于來自存儲器控制電路10的切換信號SW，分別選擇性地切換熔絲地址Fddl?Fdd4與熔絲使用標志信號FUl?FU4的組合或者冗余地址Ql?Q4與冗余地址使用標志信號AUl?AU4的組合。所選擇的信號的組合分別作為冗余地址Pl?P4及冗余地址使用標志信號RUl?RU4而輸出至冗余解碼器13-1?13_4。
[0208]實施形態(tài)2的存儲器電路IA中，既能維持實施形態(tài)I的存儲器電路I的開發(fā)評價的便利性的優(yōu)點，又能采用非易失性熔絲電路的優(yōu)點。對于一般的熔絲電路，激光熔絲被廣泛使用，存在可簡單地替換成冗余記憶胞元的優(yōu)點。然而，此些熔絲電路為非易失性的，一旦冗余熔絲被切斷，則對應的冗余記憶胞元將無法再次用于其他的不良記憶胞元。而且，在封裝封入后無法使用，即使在芯片上存在未使用的冗余記憶胞元，封裝封入后亦無法進行不良記憶胞元的修復。
[0209]另一方面，反熔絲存在可在封裝封入后使用的優(yōu)點。例如對于研究使用SRAM宏集或DRAM宏集的SOC廠商而言，反熔絲具有可在封裝封入后進行冗余修復的巨大優(yōu)點。然而，在封裝封入后，若無專用的反熔絲切斷機器或可切斷反熔絲的昂貴的存儲器測試器，反熔絲便無法切斷。一般而言，SOC是昂貴的芯片，不容許僅僅因記憶胞元不良而使SOC無法成為產(chǎn)品的情況。
[0210]而且，當前，反熔絲與激光熔絲相比是未成熟的技術(shù)，可靠性存在問題，例如對于是否被切斷，必須進行特別的測試。而且，追加的測試期間成為必要，當前，對存儲器使用反熔絲的半導體供應業(yè)者僅為少數(shù)。而且，反熔絲需要包含熔絲元件、控制電路及過剩電壓產(chǎn)生電路的寬大的電路面積。鑒于是以上問題，本實施形態(tài)的存儲器電路IA的特征在于，具有非易失性的熔絲電路的優(yōu)點，并且可藉由冗余地址鎖存電路12-1?12-4來解決所述問題點。
[0211]圖6是表示圖5的存儲器電路IA中的熔絲部22、冗余地址鎖存部12及開關(guān)部23的結(jié)構(gòu)的方塊圖。在圖6，熔絲部22包含熔絲電路22-1?22-4，冗余地址鎖存部12包含冗余地址鎖存12-1?12-4，且開關(guān)部23包含開關(guān)電路23-1?23_4。以下，對于熔絲部22、冗余地址鎖存部12及開關(guān)部23的特定的電路結(jié)構(gòu)的一例，分別參照圖7?圖9來進行說明。
[0212]圖7是表示圖6的熔絲部22的結(jié)構(gòu)的電路圖。在圖7，熔絲電路22_1是具備熔絲地址保持電路26及熔絲使用標志保持電路27而構(gòu)成。熔絲使用標志保持電路27具備熔絲270、電阻271、三態(tài)(tristate)反相器272以及包含彼此連接的反相器對的鎖存電路273。熔絲地址保持電路26具備多個熔絲60-k(k = 1、2、…、K)、與各熔絲60-1?60-K連接的多個電阻261、多個三態(tài)反相器262以及包含反相器對的多個鎖存電路263。熔絲電路
22-2?22-4是與熔絲電路22-1同樣地被構(gòu)成。
[0213]在熔絲電路22-1的熔絲使用標志保持電路27，熔絲270，例如包含金屬線(metalwire)、聚合線(polywire)等物理的恪絲元件，為了表示恪絲電路22_1已使用而被切斷。電源電壓Vdd經(jīng)由電阻271而供給至熔絲270并接地，熔絲270與電阻271之間的電壓被輸入至三態(tài)反相器272，根據(jù)熔絲270的切斷而自低電平變化為高電平。
[0214]圖5所示的存儲器控制電路10例如在表示熔絲270切斷的熔絲數(shù)據(jù)的傳輸時產(chǎn)生高電平的控制信號TRF，在三態(tài)反相器272使輸入信號反轉(zhuǎn)，來自三態(tài)反相器272的反轉(zhuǎn)信號由鎖存電路273予以保持。存儲器控制電路10藉由低電平的控制信號TRF，將三態(tài)反相器272的輸出端子控制為高阻抗(high impedance)狀態(tài)，鎖存電路273將所保持的信號作為熔絲使用標志信號FUl而輸出至開關(guān)電路23-1。
[0215]在熔絲電路22-1的熔絲地址保持電路26，各熔絲60-1?60-K，例如包含金屬線、聚合線等物理的熔絲元件，為了非易失地記憶特定的冗余地址而被分別切斷。藉由熔絲60-1?60-K的切斷而被非易失地記憶的熔絲地址Fddl-1?Fddl-K與熔絲使用標志信號FUl同樣地，基于控制信號TRF而由多個鎖存電路263分別被保持，并作為熔絲地址Fdd而被輸出至開關(guān)電路23-1。另外，熔絲電路22-1?22-4也可取代金屬線、聚合線等熔絲元件，具備反熔絲或OTP胞元、快閃存儲器而構(gòu)成。
[0216]圖8是表示圖6的冗余地址鎖存部12的結(jié)構(gòu)的電路圖。在圖8，冗余地址鎖存電路12-1是具備冗余地址保持電路24及冗余地址使用標志保持電路25而構(gòu)成。冗余地址使用標志保持電路25具備包含反相器對的鎖存電路250、三態(tài)反相器251、反相器252以及傳輸門(transfer gate) 253。冗余地址保持電路24具備包含反相器對的多個鎖存電路40-1?40-K、與各鎖存電路40-1?40-K連接的多個反相器241、三態(tài)反相器242以及傳輸門243。冗余地址鎖存電路12-2?12-4是與冗余地址鎖存電路12_1同樣地被構(gòu)成。
[0217]在冗余地址鎖存電路12-1的冗余地址使用標志保持電路25，所連接的三態(tài)反相器251在冗余地址寫入致能信號RALl為高電平時使輸入信號反轉(zhuǎn)，在低電平時，其輸出端子成為高阻抗狀態(tài)。鎖存電路250在冗余地址寫入致能信號RALl為高電平時，提取并保持來自三態(tài)反相器251的反轉(zhuǎn)信號。電源信號POR在電源接通時成為高電平，將傳輸門253導通以重置鎖存電路250。由鎖存電路250所保持的信號經(jīng)由反相器252，作為冗余地址使用標志信號AUl而輸出至開關(guān)電路23-1。
[0218]在冗余地址鎖存電路12-1的冗余地址保持電路24，例如表示地址Address的行地址的各位的地址位信號A-1?A-K分別經(jīng)由反相器241而輸入至三態(tài)反相器242。各三態(tài)反相器242在冗余地址寫入致能信號RALl為高電平時使輸入信號反轉(zhuǎn)，為低電平時，其輸出端子成為高阻抗狀態(tài)。各鎖存電路40-1?40-K在冗余地址寫入致能信號RALl為高電平時，提取來自三態(tài)反相器242的反轉(zhuǎn)信號，并分別保持為冗余地址位信號Ql-1?Ql-Κ。重置信號RS將傳輸門243導通以重置鎖存電路40-1?40-K。冗余地址位信號Ql-1?Ql-K作為冗余地址Ql而輸出至開關(guān)電路23-1。
[0219]圖9是表示圖6的開關(guān)部23的結(jié)構(gòu)的電路圖。在圖9，開關(guān)電路23_1具備反相器231、多個三態(tài)反相器232、233、包含反相器對的多個鎖存電路230、30-1?30-K以及多個反相器234。開關(guān)電路23-2?23-4是與開關(guān)電路23_1同樣地被構(gòu)成。
[0220]在開關(guān)電路23-1，當切換信號SW為高電平時，三態(tài)反相器232被激活，另一方面，三態(tài)反相器233被停用，鎖存電路230、30-1?30-K分別提取并保持來自熔絲電路22_1的熔絲使用標志信號FUl及熔絲地址Fddl-1?Fddl-K。另一方面，當切換信號SW為低電平時，三態(tài)反相器233被激活，另一方面，三態(tài)反相器232被停用，鎖存電路230、30-1?30-K分別提取并保持來自冗余地址鎖存電路12-1的冗余地址使用標志信號AUl及冗余地址位信號Ql-1?Ql-Κ。鎖存電路230、30-1?30-K分別將所保持的信號經(jīng)由反相器234，作為冗余地址使用標志信號RUl及冗余地址位信號Pl-1?Pl-K而輸出至冗余解碼器13-1。
[0221]以下，對在以所述方式構(gòu)成的存儲器電路1A，選擇性地切換易失性或非易失性的冗余地址的動作進行說明。
[0222]圖10是表示圖5的存儲器電路IA中的冗余地址鎖存部12與熔絲部22的切換動作的各信號的時序圖。在圖10所示的切換動作的開始前，在熔絲電路22-1預先記憶有與行地址Axa不同的行地址，在恪絲電路22-4預先記憶列地址Aya。
[0223]在圖10，首先在時刻t21，芯片選擇信號CS成為高電平，存儲器控制電路10產(chǎn)生高電平的重置信號RS并輸出至各冗余地址鎖存電路12-1?12-4。于是，冗余地址鎖存電路12-1?12-4被重置，冗余地址Ql?Q4全部變?yōu)椤?0...0」。另一方面，冗余地址使用標志信號AUl?AU4在電源接通時被重置而成為低電平。而且，在時刻t21，存儲器控制電路10產(chǎn)生低電平的切換信號SWl并輸出至開關(guān)電路23-1?23-4，因此，冗余地址Ql?Q4成為冗余地址Pl?P4，冗余地址使用標志信號AUl?AU4成為冗余地址使用標志信號RUl?RlM0
[0224]繼而，在時刻t22，將包含行地址Axa及列地址Aya的地址Address、及高電平的冗余地址寫入致能信號RALl輸入至存儲器電路1A。由于冗余地址寫入致能信號RAL2?RAL4為低電平，因此在時鐘信號CLK的上升邊沿僅行地址Axa被鎖存至冗余地址鎖存電路12-1。于是，冗余地址鎖存電路12-1產(chǎn)生高電平的冗余地址使用標志信號AU1，并經(jīng)由開關(guān)電路23-1作為冗余地址使用標志信號RUl而輸出至冗余解碼器13-1，藉此，冗余解碼器13-1被激活。另一方面，冗余地址使用標志信號RU2?RU4被維持為低電平，冗余解碼器13-2?
13-4未被激活。在借助重置信號RS的重置后，只要各冗余地址鎖存電路12-1?12-4分別未被冗余地址寫入致能信號RALl?RAL4選擇，各冗余解碼器13_1?13_4便不被使用。
[0225]繼而，在時刻t23，芯片選擇信號CS成為高電平，地址Address在時鐘信號CLK的上升邊沿被輸入至存儲器電路1A。由于冗余地址Pl與所輸入的地址Address的行地址Axa一致，因此冗余解碼器13-1產(chǎn)生高電平的冗余使用判定信號RXl并輸出。藉此，X解碼器停用信號STPX成為高電平，X解碼器6停止動作。
[0226]繼而，在時刻t24，存儲器控制電路10將高電平的字驅(qū)動器激活信號XE輸出至字驅(qū)動器7，字驅(qū)動器7選擇冗余字線RWLl。由與所選擇的冗余字線RWLl連接的冗余記憶胞元RCc所保存的數(shù)據(jù)被傳輸至列部BBc中的位線對BLc、BLc/，并由與位線對BLc、BLc/連接的感測放大器95予以放大(參照圖2)。與冗余記憶胞元RCc同樣地，與冗余字線RWLl連接的多個記憶胞元50將所保存的數(shù)據(jù)分別傳輸至位線對BL、BL/，所傳輸?shù)臄?shù)據(jù)由與各位線對BL、BL/連接的感測放大器95分別予以放大。另一方面，盡管輸入行地址Axa，但字線WLa因X解碼器停用信號STPX導致X解碼器6停止而未被選擇。
[0227]繼而，在時刻t25，存儲器控制電路10將高電平的Y解碼器激活信號YE輸出至Y解碼器9。此時，冗余列未被使用，因此作為通常的列功能，而響應時刻t29時的高電平的Y解碼器激活信號YE，與在時刻t23所輸入的列地址Aya對應的Y解碼器部9_n將經(jīng)感測放大器95放大的數(shù)據(jù)傳輸至數(shù)據(jù)總線Dbus。在時刻t30時的時鐘信號CLK的上升時，傳輸至數(shù)據(jù)總線Dbus的數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器8作為數(shù)據(jù)DQ而輸出。
[0228]繼而，在時刻t26，存儲器控制電路10產(chǎn)生高電平的切換信號SWl并輸出至開關(guān)電路23-1?23-4。開關(guān)電路23-1?23_4從冗余地址鎖存電路12_1?12_4切換為熔絲電路22-1?22-4并連接至冗余解碼器13-1?13_4。因此，冗余地址Pl?P4從冗余地址Ql?Q4切換為熔絲地址Fddl?Fdd4，冗余地址使用標志信號RUl?RU4從冗余地址使用標志信號AUl?AU4切換為熔絲使用標志信號FUl?FU4。
[0229]藉由時刻t27的切換動作，冗余地址P4成為將熔絲電路22_4的熔絲切斷而設定的熔絲地址Fdd4的值、即列地址Aya。而且，冗余地址使用標志信號RU4從低電平變化為高電平。冗余地址Pl成為將熔絲電路22-1的熔絲切斷而設定的熔絲地址Fddl的值，而并不成為行地址Axa。
[0230]繼而，在時刻t28，芯片選擇信號CS成為高電平，包含行地址Axa及列地址Aya的地址Address在時鐘信號CLK的上升邊沿被輸入至存儲器電路1A。由于所輸入的地址Address的列地址Aya與冗余地址P4、即與熔絲地址Fdd4 —致，因此冗余解碼器13_4產(chǎn)生高電平的冗余地址使用判定信號RY2并輸出。藉此，Y解碼器停用信號STPY成為高電平，Y解碼器9停止動作。
[0231]繼而，在時刻t29，切換信號SW為高電平，且行地址Axa未被分配給任何熔絲電路
22-1?22-4，因此字驅(qū)動器7響應高電平的字驅(qū)動器激活信號XE，而選擇與行地址Axa對應的通常的字線WLa。所選擇的字線RWLa成為高電平，由與列地址Aya對應的列部BBc中的記憶胞元Ce所保存的數(shù)據(jù)被傳輸至位線對BLc、BLc/。與記憶胞元Ce同樣地，由列部RBBl中與字線WLa連接的記憶胞元RCd所保存的數(shù)據(jù)亦被傳輸至冗余位線對RBL1、RBL1/。
[0232]此時，切換信號SW為高電平且冗余地址使用判定信號RY2為高電平，因此冗余Y解碼器部9-R2被激活而選擇列部RBB2中的數(shù)據(jù)。冗余Y解碼器部9-R2在時刻t30，響應高電平的Y解碼器激活信號YE而放大來自位線對BLc、BLc/的數(shù)據(jù)，并傳輸至數(shù)據(jù)總線Dbus。被傳輸至數(shù)據(jù)總線Dbus的數(shù)據(jù)在時刻t31時的時鐘信號CLK的上升中，經(jīng)由數(shù)據(jù)緩沖器8作為數(shù)據(jù)DQ而輸出。
[0233]根據(jù)以所述方式構(gòu)成的存儲器電路1A，更具備熔絲電路22-1?22_4以及開關(guān)電路23-1?23-4。熔絲電路22-1?22_4具備用于非易失地記憶冗余地址的熔絲60_1?60-K。熔絲電路22-1?22-4選擇性地切換由冗余地址鎖存電路12_1?12_4所保持的冗余地址Ql?Q4與由熔絲電路22-1?22-4所記憶的熔絲地址Fddl?Fdd4，并輸出至冗余解碼器13-1?13-4。冗余解碼器13-1?13-4在地址Address包含來自開關(guān)電路23-1?
23-4的冗余地址Pl?P4時，使冗余記憶胞元RCc取代特定的記憶胞元Ce而動作。
[0234]根據(jù)存儲器電路1A，對于擁有SOC中的BIST及存儲器宏集的SOC供應業(yè)者，可簡單地修復不良芯片而不使用反熔絲。例如，若要求在規(guī)格的極限或稍超出規(guī)格的電壓或溫度環(huán)境下使用S0C，則有時會引起產(chǎn)生不良胞元而不得不放棄SOC的使用的狀況。如此，在產(chǎn)生了不良胞元的情況下，只要對切換信號SW進行切換，SOC用戶自身便可將不良部位替換為冗余胞元以進行修復。藉此，可抑制SOC的制造費用增大。進而，在判明不良部位的地址后，SOC用戶藉由使該冗余地址記憶于SOC上的快閃存儲器等，便可在SOC的電源接通后將冗余地址提取至存儲器電路1A。
[0235]而且，根據(jù)存儲器電路1A，對于反熔絲的用戶而言，也可提供若干個優(yōu)點。首先，一般而言，SOC供應業(yè)者多不具備用于切斷反熔絲的專用機械，反熔絲的切斷對于一般的SOC顧客而言，實際上是不可能的，因此與所述同樣的優(yōu)點對于反熔絲的使用者而言亦成立。
[0236]而且，在記憶胞元的不良檢測時，因電路的容限(margin)造成的不良部位的檢測并不容易，有時需要長期的測試期間。不僅要求需要復雜的測試圖案的多種測試，還要求變更內(nèi)部電壓或電源電壓、溫度等各種參數(shù)(parameter)來進行的多種測試。如上所述，反熔絲基本上需要比通常的熔絲的測試期間長的測試期間，但在作為SOC而使用的情況下，在存儲器的測試時，無法耗費那么長的期間。
[0237]與此相對，當對在芯片上具有快閃存儲器的SOC適用存儲器電路IA時，因容限造成的不良可在封裝封入后由冗余地址鎖存電路予以替換。此時，占據(jù)更大比例的起因于制造工藝(process)的故障，在出貨給SOC供應業(yè)者之前，預先藉由反熔絲進行替換，如此，存儲器供應業(yè)者的測試費用及SOC供應業(yè)者的費用可大幅縮減。
[0238]實施形態(tài)2的變形例.
[0239]圖11是表示實施形態(tài)2的變形例中的熔絲部22A、冗余地址鎖存部12及開關(guān)部23的結(jié)構(gòu)的方塊圖。在實施形態(tài)2的變形例，與實施形態(tài)2相比較，進而還包括:優(yōu)先控制電路32-1?32-4，其控制開關(guān)電路23-1?23_4，以使由各熔絲電路22_1?22_4非易失地記憶的冗余地址優(yōu)先。以下說明此不同點。
[0240]在圖11，優(yōu)先控制電路32-1?32-4分別基于來自存儲器控制電路10的優(yōu)先控制激活信號PR1而被激活，判定熔絲使用標志信號FUl?FU4是否為高電平。各優(yōu)先控制電路32-1?32-4分別在判定為熔絲使用標志信號FUl?FU4為高電平時，與切換信號SW無關(guān)地控制開關(guān)電路23-1?23-4選擇熔絲地址Fddl?Fdd4與熔絲使用標志信號FUl?FU4的組合。
[0241]藉由優(yōu)先控制電路32-1?32-4，即使切換信號SW為低電平，在熔絲電路22_1?22-4中記憶的冗余地址所對應的冗余解碼器仍被設定。此時，若在熔絲電路22-1?22-4中存在未記憶有冗余地址的熔絲電路，則對于對應的冗余解碼器，冗余地址鎖存電路所保持的冗余地址被設定。因此，當在一旦檢測出不良部位而將冗余地址設定為熔絲電路后，進而檢測出其他的不良部位而將冗余地址寫入至冗余地址鎖存電路時，可同時使用記憶于熔絲電路的冗余地址與寫入至冗余地址鎖存電路的冗余地址，從而可提高冗余修復時的設定的便利性。
[0242]實施形態(tài)3.
[0243]圖12是表示本發(fā)明的實施形態(tài)3的存儲器電路IB的結(jié)構(gòu)的方塊圖。實施形態(tài)3的存儲器電路IB與實施形態(tài)I的存儲器電路I相比較，其特征在于包括:冗余地址寫入優(yōu)先控制電路28，其使冗余行或冗余列優(yōu)先，可控制依序?qū)懭肴哂嗟刂锋i存電路12-1?12-4。以下說明該不同點。
[0244]在圖12，冗余地址寫入優(yōu)先控制電路28由存儲器控制電路10予以控制，依序產(chǎn)生用于寫入冗余行地址的冗余地址寫入致能信號RRAL1、RRAL2，并分別輸出至冗余地址鎖存電路12-1、12-2。同樣地，冗余地址寫入優(yōu)先控制電路28依序產(chǎn)生用于寫入冗余列地址的冗余地址寫入致能信號CRALl、CRAL2，并分別輸出至冗余地址鎖存電路12_3、12_4。
[0245]—般而言，記憶胞元的不良存在以下的四種類型Kl?K4。
[0246](Kl)與鄰接的記憶胞元無關(guān)地散布的單一記憶胞元的不良；
[0247](K2)在特定的字線上發(fā)現(xiàn)不良胞元的與行相關(guān)的不良；
[0248](K3)在特定的位線對上發(fā)現(xiàn)不良胞元的與列相關(guān)的不良；及
[0249](K4)集中在特定區(qū)域發(fā)現(xiàn)不良胞元的破損區(qū)域的不良。
[0250]類型Kl的不良是因半導體的工藝偏差等而產(chǎn)生。工藝偏差通常存在寬泛的范圍。根據(jù)統(tǒng)計，具有極大容限的胞元的個數(shù)少，大部分是具有通常水平(level)的容限的胞元，具有少量容限的胞元(以下稱作極限容限的胞元)存在少數(shù)個，且存在若干個不良胞元。藉由進行各種測試，可將不良胞元或極限容限的胞元替換為冗余記憶胞元。然而，實際上，由于用于測試的費用的限制，少數(shù)個極限容限的胞元有時會被判定為良品而未被替換為冗余記憶胞元。此種情況下，極限容限的胞元有時會逐漸變?yōu)椴涣及?br>[0251]類型K2的不良是因X解碼器或字線的問題而產(chǎn)生。例如，當特定的字線具有異常的電阻時，字線的高電平電位會下降，字線的上升會延遲。此種情況下，由與高電阻的字線連接的記憶胞元所保存的數(shù)據(jù)無法被準確讀出，相關(guān)的記憶胞元會被判定為不良胞元。此處，即使與高電阻的字線連接，如在所述的類型Kl所說明般，亦存在具有良好容限的記憶胞元及極限容限的記憶胞元。這些記憶胞元在容限檢查制造測試時會被判定為良品。
[0252]類型K3的不良是因與感測放大器相關(guān)的問題而產(chǎn)生。例如，在感測放大器的晶體管的參數(shù)不均衡或感測放大器中的接點(contact)具有高電阻的情況下，感測放大器無法充分良好地發(fā)揮功能。即使與此種不良的感測放大器連接，如在所述的類型K1、類型K2中所說明般，亦存在具有良好容限的記憶胞元及極限容限的記憶胞元。這些記憶胞元在容限檢查制造測試時會被判定為良品。
[0253]類型K4的不良是因制造工藝的問題或原本的晶圓材料的問題而產(chǎn)生。在所述的類型Kl?類型K3的情況下，記憶胞元可由冗余記憶胞元予以替換。在類型K4的情況下，存在可藉由冗余記憶胞元來替換的情況，但亦存在不良記憶胞元的區(qū)域更大而無法替換的情況。
[0254]在類型Kl中，無論使用冗余行與冗余列中的哪種，均可無遺漏地修復不良胞元。然而，在所述類型K2的情況下，如詳細后述般，有時會因字驅(qū)動器的不良而導致不良記憶胞元增大，因此必須使用冗余行，以便不僅修復不良胞元，亦修復極限容限的胞元。在所述類型K3的情況下，亦同樣地必須使用冗余列，以便不僅修復不良胞元，亦修復極限容限的胞元。根據(jù)專利文獻2，在借助BIST電路的冗余修復時，利用冗余行與冗余列中的哪個來修復不良記憶胞元的冗余方案(scheme)已被固定。在現(xiàn)有技術(shù)，一旦選擇冗余方案，便無法根據(jù)與制造過程中的特定工藝相應的不良類型來變更冗余方案。
[0255]圖27表示在類型K2中因字驅(qū)動器7-m而在字線WLm的上升中產(chǎn)生了延遲的情況。此時，字線WLm的上升延遲導致記憶胞元的劣性的增長。此處，藉由存儲器測試，與字驅(qū)動器7-m連接的列部BBl的記憶胞元50被判定為不良(將其以「NG」圖示)，列部BBn及冗余列部RB1、RB2的記憶胞元50雖為極限容限，但被判定為良品(將其以「尚可(JUST 0K)」圖示)。
[0256]當使用專利文獻2的存儲器測試方法時，由于在列部BBl中存在不良記憶胞元，因此有時要進行不良記憶胞元的修復，以將列部BBl替換為冗余列部RBl。于是，在被替換的冗余列部RBl中，與字驅(qū)動器7-m連接的記憶胞元50具有極限容限，例如會因供給電壓的下降或溫度的上升而變成不良胞元。如此，在與字線相關(guān)的故障的情況下，若使用冗余列，則會因環(huán)境變化而導致所替換的冗余記憶胞元產(chǎn)生不良化。
[0257]圖28表示在類型K3中，Y解碼器部9_n的感測放大器95存在不良，因此感測放大器95的功能下降的情況。此時，感測放大器95的功能下降導致列部BBn中的記憶胞元的劣性的增長。此處，藉由存儲器測試，在列部BBn中，與字驅(qū)動器7-m連接的記憶胞元50被判定為不良，另一方面，與冗余字驅(qū)動器部7-RU7-R2連接的記憶胞元50雖為極限容限，但被判定為良品。
[0258]根據(jù)專利文獻2的存儲器測試方法，有時要進行不良記憶胞元的修復，以將與字驅(qū)動器7-m連接的各記憶胞元50分別替換為與冗余字驅(qū)動器部7-R2連接的記憶胞元50。于是，在列部BBn中，與所替換的冗余字驅(qū)動器部7-R2連接的記憶胞元50具有極限容限，例如會因供給電壓的下降或溫度的上升而變成不良胞元。如此，在與列相關(guān)的故障的情況下，基于因環(huán)境造成的不良化的觀點，即便使用冗余行亦不佳。
[0259]因此，在本實施形態(tài)的存儲器電路1B，藉由冗余地址寫入優(yōu)先控制電路28來設定冗余地址的寫入順序，以使冗余行或冗余列優(yōu)先。藉此，可根據(jù)不良的類型來適當?shù)剡M行不良胞元的冗余修復。
[0260]圖13是表示圖12的存儲器電路IB中的冗余地址寫入優(yōu)先控制電路28的結(jié)構(gòu)的電路圖。在圖13，冗余地址寫入優(yōu)先控制電路28是具備行冗余移位寄存器20及列冗余移位寄存器21而構(gòu)成。行冗余移位寄存器20具備寄存器20-1?20-1、多個反相器201、多個或非(Not OR, NOR)門202以及晶體管203。列冗余移位寄存器21具備寄存器21_1?21-J、多個反相器211、多個或非門212以及晶體管213。
[0261]在圖13，內(nèi)部時鐘信號CKS及優(yōu)先控制重置信號RSS從圖12所示的存儲器控制電路10被供給至行冗余移位寄存器20的各寄存器20-1 (i = 1、2、…、I)及列冗余移位寄存器21的寄存器21-j (j = 1、2、…、J)。另外，圖12所示的存儲器電路IB具有I = 2及J = 2，但本發(fā)明并不限于此，也可為任意的自然數(shù)1、J。存儲器控制電路10產(chǎn)生行冗余寫入開始信號RRSI及列冗余寫入開始信號CRSI，并分別輸出至PMOS晶體管203、213的柵極，以對PMOS晶體管203、213進行導通/斷開(0N/0FF)控制。存儲器控制電路10產(chǎn)生傳輸致能信號TSRE并輸出至或非門202。
[0262]在行冗余移位寄存器20中，PMOS晶體管203連接于寄存器20_1，寄存器20_1?
20-1彼此串聯(lián)連接而構(gòu)成移位寄存器。各寄存器20-1是與內(nèi)部時鐘信號CKS同步地保持信號，并將所保持的信號經(jīng)由反相器201而輸出至或非門202。各或非門202分別進行或非運算，并產(chǎn)生冗余地址寫入致能信號RRALi。寄存器20-1藉由信號線RLAST而連接于列冗余移位寄存器21的寄存器21-1。
[0263]在列冗余移位寄存器21中，PMOS晶體管213連接于寄存器21_1，寄存器21_1?
21-J彼此串聯(lián)連接而構(gòu)成移位寄存器。各寄存器21-j是與內(nèi)部時鐘信號CKS同步地保持信號，并將所保持的信號經(jīng)由反相器211而輸出至或非門212。各或非門212分別進行或非運算，并產(chǎn)生冗余地址寫入致能信號CRALi。寄存器21-J藉由連接線CLAST而連接于行冗余移位寄存器20的寄存器20-1。
[0264]以下，對在以所述方式構(gòu)成的存儲器電路IB中，使冗余行或冗余列優(yōu)先來設定冗余地址的動作進行說明。
[0265]圖14是表示圖12的存儲器電路IB中的行優(yōu)先冗余地址提取動作的各信號的時序圖。參照圖12?圖14，對使冗余行地址優(yōu)先而對冗余地址鎖存電路設定的動作進行說明。
[0266]在圖14，存儲器控制電路10首先在時刻t41，產(chǎn)生高電平的優(yōu)先控制重置信號RSS并輸出至冗余地址寫入優(yōu)先控制電路28，在冗余地址寫入優(yōu)先控制電路28，行冗余移位寄存器20及列冗余移位寄存器21被重置。進而，存儲器控制電路10產(chǎn)生低電平的傳輸致能信號TSRE并輸出至冗余地址寫入優(yōu)先控制電路28。
[0267]繼而，在時刻t42，存儲器控制電路10產(chǎn)生低電平的行冗余寫入開始信號RRSI并輸出至行冗余移位寄存器20中的PMOS晶體管203的柵極。藉此，PMOS晶體管203被導通，數(shù)據(jù)「I」被輸入至行冗余移位寄存器20的寄存器20-1。
[0268]在行冗余移位寄存器20，各寄存器20-1是與內(nèi)部時鐘信號CKS同步地將從寄存器20-1輸入的數(shù)據(jù)「I」輸出至后段的寄存器，并且經(jīng)由反相器201而輸出至或非門202。因此，冗余地址寫入優(yōu)先控制電路28在時刻t43，與內(nèi)部時鐘信號CKS的上升邊沿同步地產(chǎn)生高電平的冗余地址寫入致能信號RRAL1，以激活冗余地址鎖存電路12-1。緊跟其后，在時刻t44?時刻t46，與內(nèi)部時鐘信號CKS的上升邊沿相應地，依序產(chǎn)生高電平的冗余地址寫入致能信號RRAL2?RRALI。
[0269]行冗余移位寄存器20中的寄存器20-1藉由信號線RLAST而連接于列冗余移位寄存器21中的寄存器21-1。因此，在時刻t47，與內(nèi)部時鐘信號CKS的上升邊沿同步地，冗余地址寫入致能信號CRALl成為高電平。
[0270]列冗余移位寄存器21中的各寄存器21-j (j = 1、2、…、J)是與行冗余移位寄存器20中的各寄存器20-1同樣地，與內(nèi)部時鐘信號CKS同步地動作。因此，在時刻t48?時刻t50，與內(nèi)部時鐘信號CKS的上升邊沿相應地，依序產(chǎn)生高電平的冗余地址寫入致能信號CRAL2 ?CRALJ。
[0271]圖15是表示圖12的存儲器電路IB中的列優(yōu)先冗余地址提取動作的各信號的時序圖。以下，參照圖12及圖15，對使冗余列地址優(yōu)先而對冗余地址鎖存電路設定的動作進行說明。
[0272]在圖15，存儲器控制電路10首先在時刻t51，產(chǎn)生高電平的優(yōu)先控制重置信號RSS并輸出至冗余地址寫入優(yōu)先控制電路28，以將行冗余移位寄存器20及列冗余移位寄存器21重置。進而，存儲器控制電路10產(chǎn)生低電平的傳輸致能信號TSRE并輸出至冗余地址寫入優(yōu)先控制電路28。
[0273]繼而，在時刻t52，存儲器控制電路10產(chǎn)生低電平的列冗余寫入開始信號CRSI并輸出至列冗余移位寄存器21。藉此，數(shù)據(jù)「I」被輸入至列冗余移位寄存器21的寄存器21-1。
[0274]在列冗余移位寄存器21，各寄存器21-j是與內(nèi)部時鐘信號CKS同步地，將從寄存器21-1輸入的數(shù)據(jù)「I」輸出至后段的寄存器，并且經(jīng)由反相器211而輸出至或非門212。因此，冗余地址寫入優(yōu)先控制電路28在時刻t53，與內(nèi)部時鐘信號CKS的上升邊沿同步地產(chǎn)生高電平的冗余地址寫入致能信號CRAL1，以激活冗余地址鎖存電路12-3。緊跟其后，在時刻t54?時刻t56，與內(nèi)部時鐘信號CKS的上升邊沿相應地，依序產(chǎn)生高電平的冗余地址寫入致能信號CRAL2?CRALJ。
[0275]列冗余移位寄存器21中的寄存器21-J藉由連接線CLAST而連接于行冗余移位寄存器20中的寄存器20-1。因此，在時刻t57，與內(nèi)部時鐘信號CKS的上升邊沿同步地，冗余地址寫入致能信號RRALl成為高電平。
[0276]行冗余移位寄存器20中的各寄存器20-1是與列冗余移位寄存器21中的各寄存器21-j同樣地，與內(nèi)部時鐘信號CKS同步地動作。因此，在時刻t58?時刻t60，與內(nèi)部時鐘信號CKS的上升邊沿相應地，依序產(chǎn)生高電平的冗余地址寫入致能信號RRAL2?RRALI。
[0277]圖16是表示在圖12的存儲器電路IB中對因不良字驅(qū)動器造成的不良進行修復的情況的電路圖。圖17是表示在圖12的存儲器電路IB中對因不良感測放大器造成的不良進行修復的情況的電路圖。根據(jù)以所述方式構(gòu)成的存儲器電路1B，如下所述，藉由冗余地址寫入優(yōu)先控制電路28，可根據(jù)與制造過程中的特定工藝相應的不良類型來變更冗余方案。
[0278]在圖16，與圖27所示的情況同樣地，因存在不良的字驅(qū)動器7_m，字線WLm的上升產(chǎn)生了延遲。在本實施形態(tài)的存儲器電路1B，藉由將行冗余寫入開始信號RRSI輸入至冗余地址寫入優(yōu)先控制電路28，從而可選擇冗余行優(yōu)先方案，即，較冗余列地址優(yōu)先地設定冗余行地址。因此，可進行不良記憶胞元的修復，以將與字驅(qū)動器7-m連接的各記憶胞元50分別替換為與冗余字驅(qū)動器部7-R2連接的記憶胞元50。藉此，可與不良胞元一同修復與字驅(qū)動器7-m連接的極限容限的胞元。
[0279]在圖17，與圖28所示的情況同樣地，Y解碼器部9-n的感測放大器95存在不良，因此該感測放大器95的功能下降。在本實施形態(tài)的存儲器電路1B，藉由將列冗余寫入開始信號CRSI輸入至冗余地址寫入優(yōu)先控制電路28，從而可選擇冗余列優(yōu)先方案，即，較冗余行地址優(yōu)先地設定冗余列地址。因此，可進行不良記憶胞元的修復，以將列部BBn替換為冗余列部RB1。藉此，可與不良胞元一同修復列部BBn中的極限容限的胞元。
[0280]根據(jù)以所述方式構(gòu)成的存儲器電路1B，冗余地址鎖存電路12-1?12-4包括:冗余地址鎖存電路12-1、12-2，其保持指定與特定的記憶胞元Ce連接的字線WLa的冗余行地址P1、P2 ;以及冗余地址鎖存電路12-3、12-4，其保持指定位線BLc的冗余列地址P3、P4。存儲器電路IB還包括:冗余地址寫入優(yōu)先控制電路28，其進行如，優(yōu)先選擇冗余地址鎖存電路12-1、12-2及冗余地址鎖存電路12-3、12-4中的任一個，并將冗余行地址P1、P2或冗余列地址P3、P4寫入至所選擇的冗余地址鎖存電路的控制。
[0281]根據(jù)存儲器電路1B，藉由冗余地址寫入優(yōu)先控制電路28，可自動產(chǎn)生冗余地址寫入致能信號。進而，例如可根據(jù)在制造工藝中產(chǎn)生的問題的狀況，來選擇采用冗余行優(yōu)先方案與冗余列優(yōu)先方案中的哪一種，從而可提高市場中的存儲器制品的可靠性。例如，在取出各晶圓中的代表性的芯片并對該芯片中的所有記憶胞元進行測試后，判明了特定晶圓批次(lot)的不良胞元的特性的情況下，認為判明了感測放大器的不良在該批次中為支配性的因素。此時，例如測試工程師可選擇冗余列優(yōu)先方案。
[0282]在不良的類型與列相關(guān)的情況下，藉由選擇冗余列優(yōu)先方案，從而可降低在所替換的冗余列部中出現(xiàn)極限容限的記憶胞元的危險性。而且，在不良的類型與行相關(guān)的情況下，藉由選擇冗余行優(yōu)先方案，從而可降低在所替換的冗余字線中出現(xiàn)極限容限的記憶胞元的危險性。
[0283]而且，冗余地址寫入優(yōu)先控制電路28包含移位寄存器，且具有比復雜的電路小的電路面積，因此可降低追加費用，而不會伴有布局圖案(layout pattern)的寬大區(qū)域。
[0284]實施形態(tài)3的變形例1.
[0285]圖18是表示實施形態(tài)3的變形例I中的冗余地址寫入優(yōu)先控制電路28A的結(jié)構(gòu)的電路圖。圖19是表示圖18的冗余地址寫入優(yōu)先控制電路28A對冗余地址提取動作的各信號的時序圖。實施形態(tài)3的變形例I中的冗余地址寫入優(yōu)先控制電路28A與實施形態(tài)3中的冗余地址寫入優(yōu)先控制電路28相比較，其特征在于還包括計數(shù)器29。
[0286]在圖18，計數(shù)器29對內(nèi)部時鐘信號CKS的脈沖(pulse)數(shù)進行計數(shù)，內(nèi)部時鐘信號CKS的計數(shù)結(jié)果由優(yōu)先控制重置信號RSS予以重置。計數(shù)器29在內(nèi)部時鐘信號CKS的計數(shù)結(jié)果達到行冗余移位寄存器20的寄存器20-1?20-1及列冗余移位寄存器21的寄存器21-1?21-J的總數(shù)(I+J)時，如圖19所示般產(chǎn)生高電平的標志信號FULL。
[0287]在利用存儲器測試器2或BIST電路2A來測試存儲器電路IB的情況下，必須掌握是否已對冗余地址鎖存電路設定冗余地址。根據(jù)冗余地址寫入優(yōu)先控制電路28A，藉由計數(shù)器29的標志信號FULL，在已對所有冗余地址鎖存電路設定了冗余地址的情況下，可判定為所有的冗余地址鎖存電路已被使用。因此，可預防冗余地址的覆寫，可判斷是否進行冗余地址鎖存電路的重置。
[0288]實施形態(tài)3的變形例2.
[0289]圖20是表示實施形態(tài)3的變形例2的存儲器電路IC的結(jié)構(gòu)的方塊圖。圖21是表示圖20的存儲器電路IC中的傳感器18及冗余地址寫入優(yōu)先控制電路28的結(jié)構(gòu)的電路圖。實施形態(tài)3的變形例I的存儲器電路IC與實施形態(tài)3的存儲器電路IB相比較，其特征在于還包括傳感器18。
[0290]在圖20，傳感器18感測存儲器電路IC的溫度或供給電壓，響應來自存儲器控制電路10的選擇信號SEL，產(chǎn)生低電平的低有效(low active)行冗余寫入開始信號RRSI或列冗余寫入開始信號CRSI并輸出至冗余地址寫入優(yōu)先控制電路28。在圖21，傳感器18是具備基準電壓產(chǎn)生電路81、比較器82、反相器83、反相器84、反相器87、反相器88以及或非門85、或非門86而構(gòu)成。傳感器18例如在所感測出的電壓或溫度為根據(jù)基準電壓Vref而設定的規(guī)定臨限值以上時，產(chǎn)生低電平的行冗余寫入開始信號RRSI而使列冗余移位寄存器21進行動作，在小于臨限值時，產(chǎn)生低電平的列冗余寫入開始信號CRSI而使行冗余移位寄存器20進行動作。
[0291]當半導體存儲器在低溫環(huán)境下使用時，比起高溫環(huán)境下，感測放大器更容易產(chǎn)生故障。因此，測試工程師在掌握了半導體存儲器僅在高溫環(huán)境下使用，且僅在低溫環(huán)境下才會產(chǎn)生感測放大器系統(tǒng)的故障的情況下，較佳為選擇冗余行優(yōu)先方案。其原因在于，一般而言，冗余行的個數(shù)被設定為多于冗余列的個數(shù)，從而可獲得比列冗余大的自由度。藉由傳感器18來感測電壓或溫度，藉此，根據(jù)外部環(huán)境來選擇性地切換冗余方案，可簡單地提高故障的修復效率。
[0292]其他實施形態(tài).
[0293]所述各實施形態(tài)的存儲器電路1、認、川、1(:包含5狀1，但并不限于此，既可包含DRAM或SDRAM等易失性隨機存取存儲器，也可包含磁性隨機存取存儲器(Magnetic RandomAccess Memory, MRAM)或鐵電隨機存取存儲器(Ferroelectric Random Access Memory,FeRAM)等非易失性隨機存取存儲器。進而，并不限于隨機存取存儲器，也可包含只讀存儲器(Read Only Memory, ROM)、可編程只讀存儲器(Programmable Read-Only Memory, PROM)、電可抹除可編程只讀存儲器(Electrically Erasable Programmable Read-Only Memory,EEPROM)等。
[0294]而且，所述各實施形態(tài)的冗余地址鎖存電路12-1?12-4包含SRAM，但并不限于此，也可包含易失性存儲器。
[0295]而且，實施形態(tài)2的半導體集成電路裝置是具備存儲器電路IA而構(gòu)成，但并不限于此，也可具備各實施形態(tài)的存儲器電路1、1B、IC而構(gòu)成。
【主權(quán)項】
1.一種半導體記憶裝置，其特征在于包括: 多個記憶胞元，分別連接于彼此交叉的多條字線及位線，保存從所述位線輸入的數(shù)據(jù)； 存儲器控制電路，控制基于包含指定所述各字線的行地址及指定所述各位線的列地址的地址，而從與由所述行地址及列地址所指定的字線及位線連接的記憶胞元讀出所保存的數(shù)據(jù)的動作； 冗余解碼器，當所述地址包含指定與特定的記憶胞元連接的字線或位線的冗余地址時，進行使所述多個記憶胞元中與規(guī)定的字線或位線連接的冗余記憶胞元取代所述特定的記憶胞元的動作；以及 多個冗余地址鎖存電路，分別保持所述冗余地址，并且基于從所述存儲器控制電路輸入的重置信號來抹除所保持的冗余地址。2.如權(quán)利要求1所述的半導體記憶裝置，其中 所述各冗余地址鎖存電路基于各別地輸入的致能信號來分別保持所述冗余地址。3.如權(quán)利要求1所述的半導體記憶裝置，還包括: 熔絲電路，具備用于非易失地記憶所述冗余地址的熔絲；以及開關(guān)電路，選擇性地切換由所述冗余地址鎖存電路所保持的冗余地址與由所述熔絲電路所記憶的冗余地址，并輸出至所述冗余解碼器， 所述冗余解碼器在所述地址包含來自所述開關(guān)電路的冗余地址時，使所述冗余記憶胞元取代所述特定的記憶胞元而動作。4.如權(quán)利要求3所述的半導體記憶裝置，還包括: 第I優(yōu)先控制電路，當所述熔絲電路記憶有所述冗余地址時，使所述開關(guān)電路較所述冗余地址鎖存電路所保持的冗余地址優(yōu)先地選擇由所述熔絲電路所記憶的冗余地址。5.如權(quán)利要求1所述的半導體記憶裝置，其中 所述多個冗余地址鎖存電路包括: 至少I個第I冗余地址鎖存電路，保持指定與特定的記憶胞元連接的字線的冗余行地址；以及 至少I個第2冗余地址鎖存電路，保持指定與特定的記憶胞元連接的位線的冗余列地址， 所述半導體記憶裝置還包括??第2優(yōu)先控制電路，進行優(yōu)先選擇所述第I及第2冗余地址鎖存電路中的任一個，并將所述冗余行地址或所述冗余列地址寫入至所選擇的冗余地址鎖存電路的控制。6.如權(quán)利要求5所述的半導體記憶裝置，還包括: 計數(shù)器，對保持所述冗余行地址的所述第I冗余地址鎖存電路及保持所述冗余列地址的所述第2冗余地址鎖存電路的個數(shù)進行計數(shù)。7.如權(quán)利要求6所述的半導體記憶裝置，還包括: 傳感器，檢測所述半導體記憶裝置的溫度或供給電壓， 所述第2優(yōu)先控制電路根據(jù)由所述傳感器所檢測出的溫度或供給電壓，來優(yōu)先選擇所述第I及第2冗余地址鎖存電路中的任一個。8.如權(quán)利要求1所述的半導體記憶裝置，其中所述各冗余地址鎖存電路包含易失性記憶電路。9.一種半導體集成電路裝置，其特征在于包括如權(quán)利要求1所述的半導體記憶裝置。
【文檔編號】G11C29/44GK105895164SQ201510514441
【公開日】2016年8月24日
【申請日】2015年8月20日
【發(fā)明人】高杉敦
【申請人】力晶科技股份有限公司