基于折疊式比較器的stt-ram讀取電路及控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于折疊式比較器的STT-RAM讀取電路及控制方法。
【背景技術(shù)】
[0002] 傳統(tǒng)的隨機(jī)存取存儲器（RAM)如動態(tài)隨機(jī)存取存儲器（DRAM)具有比較低廉的價 格，但是存取速度較慢、耐久性較差并且數(shù)據(jù)只能保存很短的一段時間。由于必須隔一段時 間刷新一次數(shù)據(jù)，這又導(dǎo)致了功耗較大。靜態(tài)隨機(jī)存取存儲器（SRAM)具有存取速度較快、 功耗較低，非易失性等優(yōu)點，但是價格昂貴、集成度較低。
[0003] 近年來新興的自旋轉(zhuǎn)移力矩隨機(jī)存取存儲器（STT-RAM)由于其高密度、低漏電流、 非易失性、超長的耐久性以及快速讀寫等優(yōu)點，有望成為未來高速緩存的首選產(chǎn)品。
[0004] 本專利基于一種新穎的樹型讀取電路方案，提出了可以有效降低該讀取電路總體 功耗的改進(jìn)結(jié)構(gòu)。這種新穎的樹型讀取方案采用開環(huán)放大器作為讀取電路的比較器，開環(huán) 放大器不需要重啟時間，可以進(jìn)行連續(xù)比較，故采用開環(huán)放大器可以提高電路的讀取速度， 具有讀取時間短的優(yōu)點。為了使開環(huán)放大器與數(shù)字系統(tǒng)對接時的可靠性更高，該讀取方案 采用輸出電壓擺幅更大的折疊式共源共柵電路作為開環(huán)放大器的基本結(jié)構(gòu)可以進(jìn)行連續(xù) 比較，故采用折疊式共源共柵比較器可以提高電路的讀取速度，具有讀取時間短的優(yōu)點。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種有效的提高讀取速度，節(jié)省了功耗，增大了輸出擺幅 和增益，提高了與數(shù)字系統(tǒng)對接時整個讀取電路的可靠性的基于折疊式比較器的STT-RAM 讀取電路及控制方法。
[0006] 為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案是：一種基于折疊式比較器的STT-RAM讀取 電路，包括一折疊式共源共柵比較器及與該折疊式共源共柵比較器連接的并行磁隧道結(jié)、 控制邏輯電路和反相器，所述反相器還連接有第一D觸發(fā)器和第二D觸發(fā)器，所述第一D觸 發(fā)器和第二D觸發(fā)器的時鐘控制輸入端分別連接至?xí)r鐘輸出模塊的第一時鐘信號輸出端 和第二時鐘信號輸出端，所述第一D觸發(fā)器和第二D觸發(fā)器的反相輸出端分別輸出并行磁 隧道結(jié)中存儲的高位數(shù)據(jù)和低位數(shù)據(jù)，所述控制邏輯電路還連接有一用于提供參考電壓的 外部電壓輸出電路，所述折疊式共源共柵比較器的第一MOS管的源極和第二MOS管的源極 均連接至VDD端，所述第一MOS管的柵極連接第二MOS管的柵極，所述第一MOS管的漏極和 第二MOS管的漏極分別連接第三MOS管的源極和第四MOS管的源極，所述第三MOS管的柵 極和第四MOS管的柵極相連接，所述第三MOS管的漏極與第五MOS管的漏極相連接至第七 MOS管及第八MOS管的柵極，所述第四MOS管的漏極和第六MOS管的漏極相連接至所述反相 器的輸入端，所述第五MOS管的柵極和第六MOS管的柵極相連接，所述第五MOS管的源極和 第六MOS管的源極分別連接第七M(jìn)OS管的漏極和第八MOS管的漏極，所述第一MOS管的漏 極和第二MOS管的漏極還分別連接第十MOS管的漏極和第九MOS管的漏極，所述第九MOS 管的源極和第十MOS管的源極相連接至第十一MOS管的漏極，所述第十一MOS管的源極與 所述第七M(jìn)OS管的源極和第八MOS管的源極相連接至地，所述第一MOS管的源極和第九MOS管的柵極分別連接至并行磁隧道結(jié)的兩端，所述第九MOS管的柵極還連接至第十二MOS管 的漏極，所述第十二MOS管的源極接地，所述第十二MOS管的柵極接至?xí)r鐘信號發(fā)生器的主 時鐘信號輸出端。
[0007] 在本發(fā)明實施例中，所述控制邏輯電路包括由第一D觸發(fā)器反相輸出信號和第一 時鐘信號控制的雙向開關(guān)電路，所述雙向開關(guān)電路包括相互連接的第一雙向開關(guān)和第二雙 向開關(guān)，所述雙向開關(guān)電路用于控制第十MOS管柵極與外部電壓輸出電路的第一、第二和 第三參考電壓輸出端的連接。
[0008] 在本發(fā)明實施例中，所述雙向開關(guān)電路的工作原理為：當(dāng)?shù)谝粫r鐘信號為低電平 時，控制第十MOS管柵極與外部電壓輸出電路的第二參考電壓輸出端連接，第九MOS管柵極 采集的讀取電壓與所述第二參考電壓進(jìn)行比較，并輸出比較結(jié)果Vout'；當(dāng)?shù)谝粫r鐘信號變 為高電平，控制第一D觸發(fā)器存儲高位數(shù)據(jù)，并由第一D觸發(fā)器的反相輸出端輸出高位數(shù) 據(jù)；當(dāng)高位數(shù)據(jù)為高電平時，控制第十MOS管柵極與外部電壓輸出電路的第三參考電壓輸 出端連接；當(dāng)高位數(shù)據(jù)為低電平時，控制第十MOS管柵極與外部電壓輸出電路的第一參考 電壓輸出端連接，從而達(dá)到讀取電路的控制功能。
[0009] 在本發(fā)明實施例中，所述時鐘輸出模塊包括第一延時電路、第二延時電路、第三雙 向開關(guān)和第四雙向開關(guān)，所述第一延時電路和第二延時電路連接至主時鐘信號輸出端，所 述第三雙向開關(guān)和第四雙向開關(guān)分別用于控制第一延時電路和第二延時電路與第一時鐘 信號輸出端和第二時鐘信號輸出端的連接。
[0010] 在本發(fā)明實施例中，所述第一延時電路的延遲時間小于第二延時電路的延遲時 間；且所述第一延時電路的延遲時間與第二延時電路的延遲時間滿足：當(dāng)整個電路進(jìn)行高 位數(shù)據(jù)的比較，輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第一延時電路的延遲時 間使得第一時鐘信號由低電平變?yōu)楦唠娖?，從而控制第一D觸發(fā)器存儲高位數(shù)據(jù)；當(dāng)整個 電路進(jìn)行低位數(shù)據(jù)的比較，輸出比較結(jié)果Vout'，經(jīng)反相器輸出的Vout穩(wěn)定后，第二延時電 路的延遲時間使得第二時鐘信號由低電平變?yōu)楦唠娖剑瑥亩刂频诙﨑觸發(fā)器存儲低位數(shù) 據(jù)。
[0011] 在本發(fā)明實施例中，所述并行磁隧道結(jié)包括兩層鐵磁層和夾雜于兩層鐵磁層之間 的一氧化鎂氧化層，其中底層的鐵磁層為參考層，具有固定磁向；頂層的鐵磁層為自由層， 所述自由層通過轉(zhuǎn)變電流改變磁向；所述自由層由獨立控制磁向的軟區(qū)和硬區(qū)組成，所述 軟區(qū)和硬區(qū)的磁向有四種組合，使得所述并行磁隧道結(jié)具有四種電阻狀態(tài)；所述四種電阻 狀態(tài)的阻值關(guān)系為：Rll>RlO>ROl>R00,其中R11、R10、R01、R00分別為并行磁隧道結(jié) 的存儲數(shù)據(jù)為11、1〇、〇1、〇〇所對應(yīng)的電阻阻值。
[0012] 本發(fā)明還提供了一種基于上述所述讀取電路的控制方法，包括如下步驟， 步驟Sl:信號發(fā)射器產(chǎn)生高電平信號，讀取電路進(jìn)入工作狀態(tài)； 步驟S2:讀取電路采集讀取電壓； 步驟S3 :通過控制邏輯電路將讀取電壓與外部電壓輸出電路輸出的第二參考電壓進(jìn) 行比較； 步驟S4:由讀取電壓與第二參考電壓的比較結(jié)果，判斷并行磁隧道結(jié)所存儲的高位數(shù) 據(jù)，并進(jìn)行下一步比較； 步驟S5 :上述步驟完成后，根據(jù)讀取電壓與第二參考電壓的比較結(jié)果，控制讀取電壓 與外部電壓輸出電路輸出的第一參考電壓或第三參考電壓進(jìn)行比較，并判斷并行磁隧道結(jié) 所存儲的低位數(shù)據(jù)，完成并行磁隧道結(jié)存儲數(shù)據(jù)讀取。
[0013] 相較于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果：本發(fā)明電路采用折疊式共源共柵比 較器，節(jié)省了電路的重啟時間，提高了電路的讀取速度；折疊式共源共柵比較器采用了折疊 式共源共柵結(jié)構(gòu)，節(jié)省了功耗，增大了輸出擺幅和增益，提高了與數(shù)字系統(tǒng)對接時整個讀取 電路的可靠性；內(nèi)置控制邏輯，降低了使用難度，和外圍系統(tǒng)的控制成本；此外，與其他讀 取電路相比，本電路采用樹型的讀取方案，