M2的柵極連接復(fù)位信號(hào)輸入端，第二晶體管M2的第一極連接上拉節(jié)點(diǎn)PU，第二晶體管M2的第二極連接第四電源VDB。
[0066]其中，第三電源VDF和第四電源VDB均為直流電源，且第三電源VDF的電壓高于第四電源VDB的電壓。起始信號(hào)INPUT和第三電源VDF能夠聯(lián)合對(duì)上拉節(jié)點(diǎn)I3U的電位進(jìn)行上拉，以使移位寄存器的輸出端OUT2輸出柵極驅(qū)動(dòng)信號(hào)Gn，并使移位寄存器的傳遞信號(hào)輸出端OUTl輸出傳遞信號(hào)TL。復(fù)位信號(hào)RESET和第四電源VDB能夠聯(lián)合對(duì)上拉節(jié)點(diǎn)I3U的電位進(jìn)行下拉，以使移位寄存器的輸出端0UT2不再輸出柵極驅(qū)動(dòng)信號(hào)Gn，并使移位寄存器的傳遞信號(hào)輸出端OUTl不再輸出傳遞信號(hào)TL。
[0067]基于移位寄存器的上述結(jié)構(gòu)，本實(shí)施例還提供一種該移位寄存器的驅(qū)動(dòng)方法，該驅(qū)動(dòng)方法具體包括:如圖6所示，
[0068]第一階段，觸發(fā)復(fù)位模塊根據(jù)起始信號(hào)輸入端輸入的起始信號(hào)INPUT對(duì)上拉模塊觸發(fā)，上拉模塊對(duì)移位寄存器的輸出端0UT2輸出的信號(hào)Gn上拉。
[0069]在該階段，起始信號(hào)INPUT為高電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為低電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為高電平，第一晶體管Ml打開，對(duì)上拉節(jié)點(diǎn)I3U充電；隨著上拉節(jié)點(diǎn)PU充電過(guò)程中的電位升高，第三晶體管M3處于半開啟狀態(tài)，移位寄存器的輸出端0UT2有一定的輸出功能。第五晶體管M5和第六晶體管M6打開，對(duì)下拉節(jié)點(diǎn)H)充電；因?yàn)樯侠?jié)點(diǎn)PU充電過(guò)程中的電位升高，所以將第十晶體管MlO打開，隨之第二電源VSS將下拉節(jié)點(diǎn)ro的電位拉低。在第一階段(即上拉的初始階段)將下拉節(jié)點(diǎn)ro的電位拉低，能使下拉模塊中的第七晶體管M7、第八晶體管M8和第十一晶體管Mll均保持關(guān)閉，即下拉模塊在該階段不工作，從而使該移位寄存器的輸出端0UT2輸出的信號(hào)Gn在上拉的初始階段不會(huì)受下拉模塊中電路的影響，進(jìn)而能夠確保移位寄存器的輸出端0UT2穩(wěn)定輸出。
[0070]第二階段，第一電容Cl在該階段提升上拉節(jié)點(diǎn)I3U的電位，上拉模塊繼續(xù)對(duì)移位寄存器的輸出端OUT2輸出的信號(hào)上拉，同時(shí)，所述上拉模塊對(duì)傳遞信號(hào)輸出端輸出的信號(hào)Gn上拉。
[0071]在該階段，起始信號(hào)INPUT為低電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為高電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為低電平，通過(guò)第一電容Cl的自舉效應(yīng)，上拉節(jié)點(diǎn)I3U的電位繼續(xù)拉升，第三晶體管M3完全打開，移位寄存器的輸出端OUT2輸出的信號(hào)Gn為高電平(該高電平的輸出信號(hào)Gn為顯示裝置中的其中一條掃描線提供柵極驅(qū)動(dòng)信號(hào))。同時(shí)，第四晶體管M4打開，傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ為高電平，該傳遞信號(hào)VZ能夠起到使本級(jí)移位寄存器與上一級(jí)移位寄存器和下一級(jí)移位寄存器之間進(jìn)行移位傳遞的功能。與此同時(shí)，第十晶體管MlO繼續(xù)打開，使下拉節(jié)點(diǎn)H)維持低電平。同樣地，在第二階段(即繼續(xù)上拉階段)使下拉節(jié)點(diǎn)ro的電位維持拉低，能使下拉模塊中的第七晶體管M7、第八晶體管M8和第十一晶體管Mll均保持關(guān)閉，即下拉模塊在該階段不工作，從而使該移位寄存器的輸出端0UT2輸出的信號(hào)Gn在上拉的初始階段不會(huì)受下拉模塊中電路的影響，進(jìn)而能夠確保移位寄存器的輸出端0UT2穩(wěn)定輸出。
[0072]第三階段，觸發(fā)復(fù)位模塊根據(jù)復(fù)位信號(hào)輸入端輸入的復(fù)位信號(hào)RESET對(duì)上拉模塊復(fù)位，下拉模塊對(duì)移位寄存器的輸出端0UT2輸出的信號(hào)Gn和傳遞信號(hào)輸出端OUTl輸出的信號(hào)VZ下拉；在該階段，去噪模塊對(duì)傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ去噪。
[0073]在該階段，起始信號(hào)INPUT保持低電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為低電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為高電平，復(fù)位信號(hào)RESET為高電平，第二晶體管M2打開，第四電源VDB將上拉節(jié)點(diǎn)I3U的電位拉低；第三晶體管M3和第十晶體管MlO關(guān)閉，同時(shí)，第五晶體管M5和第六晶體管M6打開，下拉節(jié)點(diǎn)H)變?yōu)楦唠娖?；繼而第七晶體管M7、第八晶體管M8和第^^一晶體管Ml I打開；第七晶體管M7將上拉節(jié)點(diǎn)I3U的電位進(jìn)一步拉低，第八晶體管M8將傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ下拉為低電平，第十一晶體管Mll將移位寄存器輸出端0UT2輸出的信號(hào)Gn下拉為低電平。
[0074]在該階段，上拉節(jié)點(diǎn)I3U的電位由高電平跳變?yōu)榈碗娖綍r(shí)，第一電容Cl的第一端的電位降低，根據(jù)電容的充放電原理，第一電容Cl的第二端的電位也降低，從而使第九晶體管M9關(guān)閉；第九晶體管M9關(guān)閉后，能夠切斷第一電容Cl在上拉節(jié)點(diǎn)I3U跳變時(shí)產(chǎn)生的耦合效應(yīng)到達(dá)傳遞信號(hào)輸出端OUTl的路徑，從而能夠避免第一電容Cl的耦合效應(yīng)使傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ產(chǎn)生尖刺等噪聲，進(jìn)而確保了移位寄存器移位傳遞信號(hào)VZ的穩(wěn)定性。
[0075]至此，該移位寄存器輸出柵極驅(qū)動(dòng)信號(hào)的過(guò)程結(jié)束。后續(xù)在除該移位寄存器以外的其他移位寄存器的工作過(guò)程中，只需要保持該移位寄存器持續(xù)輸出低電平信號(hào)即可。后續(xù)保持該移位寄存器持續(xù)輸出低電平信號(hào)的過(guò)程具體為:
[0076]在緊接著第三階段的第四階段，起始信號(hào)INPUT保持低電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為高電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為低電平，復(fù)位信號(hào)RESET為低電平，由于第五晶體管M5的柵極與第一極連接，使第五晶體管M5具有鎖存的作用，第六晶體管M6保持開啟，此時(shí)，下拉節(jié)點(diǎn)H)仍為高電平，第七晶體管M7、第八晶體管M8和第^^一晶體管Mll保持開啟，使移位寄存器的輸出端0UT2輸出的信號(hào)Gn和傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ均保持低電平。
[0077]在第五階段，起始信號(hào)INPUT保持低電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為低電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為高電平，復(fù)位信號(hào)RESET為低電平，第五晶體管M5和第六晶體管M6保持開啟；下拉節(jié)點(diǎn)H)為高電平，第七晶體管M7、第八晶體管M8和第^^一晶體管Ml I保持開啟，使移位寄存器的輸出端0UT2輸出的信號(hào)Gn和傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ均保持低電平。
[0078]在第四階段和第五階段，第二時(shí)鐘信號(hào)和第一電源VDD能夠聯(lián)合控制移位寄存器獲得更加穩(wěn)定的下拉控制信號(hào)，從而有效減少移位寄存器的輸出噪聲。
[0079]通過(guò)順序完成上述階段使移位寄存器完成移位寄存功能，能夠使移位寄存器提供更加穩(wěn)定的輸出信號(hào)Gn和傳遞信號(hào)TL.
[0080]需要說(shuō)明的是，本實(shí)施例中，第三電源VDF的電壓也可以低于第四電源VDB的電壓，這時(shí)，在復(fù)位信號(hào)輸入端輸入起始信號(hào)INPUT，在起始信號(hào)輸入端輸入復(fù)位信號(hào)RESET，如此能實(shí)現(xiàn)級(jí)聯(lián)的移位寄存器電路的掃描反轉(zhuǎn)，即級(jí)聯(lián)的移位寄存器電路從顯示面板的最后一行(即尾行)開始掃描，直至掃描至第一行(即首行)結(jié)束。
[0081]實(shí)施例2:
[0082]本實(shí)施例提供一種移位寄存器，與實(shí)施例1不同的是，如圖7和圖8所不，去噪模塊4包括第九晶體管M9，第九晶體管M9的第一極連接第一電容Cl的第二端，第九晶體管M9的柵極和第二極連接傳遞信號(hào)輸出端OUTl和下拉模塊3。
[0083]當(dāng)傳遞信號(hào)輸出端OUTl的電位由高電平向低電平跳變時(shí)，第九晶體管M9關(guān)斷，從而切斷了第一電容Cl的耦合效應(yīng)到達(dá)傳遞信號(hào)輸出端OUTl的路徑，進(jìn)而避免了第一電容Cl的耦合效應(yīng)對(duì)傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)的影響，確保傳遞信號(hào)不會(huì)產(chǎn)生尖刺等噪聲，最終確保了移位寄存器級(jí)間移位傳遞信號(hào)的穩(wěn)定性。
[0084]本實(shí)施例中移位寄存器的其他結(jié)構(gòu)及驅(qū)動(dòng)方法與實(shí)施例1中相同，此處不再贅述。
[0085]本實(shí)施例中移位寄存器的去噪模塊4同樣在驅(qū)動(dòng)方法的第三階段對(duì)傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ去噪，但具體的去噪過(guò)程與實(shí)施例1不同，基于本實(shí)施例中去噪模塊4的上述電路連接，本實(shí)施例中去噪模塊4的具體去噪過(guò)程為:
[0086]在第三階段，起始信號(hào)INPUT保持低電平，第一時(shí)鐘信號(hào)端CLK輸出的信號(hào)為低電平，第二時(shí)鐘信號(hào)端CLKB輸出的信號(hào)為高電平，復(fù)位信號(hào)RESET為高電平，第二晶體管M2打開，第四電源VDB將上拉節(jié)點(diǎn)I3U的電位拉低；第三晶體管M3和第十晶體管MlO關(guān)閉，同時(shí)，第五晶體管M5和第六晶體管M6打開，下拉節(jié)點(diǎn)H)變?yōu)楦唠娖?；繼而第七晶體管M7、第八晶體管M8和第^^一晶體管Mll打開；第七晶體管M7將上拉節(jié)點(diǎn)I3U的電位進(jìn)一步拉低，第八晶體管M8將傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ下拉為低電平，從而使第九晶體管M9關(guān)閉；第九晶體管M9關(guān)閉后，能夠切斷第一電容Cl在上拉節(jié)點(diǎn)I3U跳變時(shí)產(chǎn)生的耦合效應(yīng)到達(dá)傳遞信號(hào)輸出端OUTl的路徑，從而能夠避免第一電容Cl的耦合效應(yīng)使傳遞信號(hào)輸出端OUTl輸出的傳遞信號(hào)VZ產(chǎn)生尖刺等噪聲，進(jìn)而確保了移位寄存器移位傳遞信號(hào)VZ的穩(wěn)定性。
[0087]實(shí)施例1-2的有益效果:實(shí)施例1-2中所提供的移位寄存器，通過(guò)設(shè)置去噪模塊，使該移位寄存器在