本發(fā)明實施例涉及鰭式場效應(yīng)晶體管器件及其制造方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了快速發(fā)展。在IC演化過程中，功能密度(定義為每芯片面積的互連器件的數(shù)量)已經(jīng)普遍增大，而幾何尺寸(即，可以使用制造工藝產(chǎn)生的最小組件(或線))已經(jīng)減小。按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本來提供益處。但是這種按比例縮小增加了處理和制造IC的復(fù)雜性。為了實現(xiàn)這些進步，需要IC制造中的類似的發(fā)展。

例如，隨著半導(dǎo)體IC工業(yè)在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術(shù)工藝節(jié)點，來自制造和設(shè)計的挑戰(zhàn)已經(jīng)引起了諸如鰭式場效應(yīng)晶體管(FinFET)的三維(3D)器件的發(fā)展。FinFET的優(yōu)勢可以包括減少短溝道效應(yīng)以及更高的電流。然而，現(xiàn)有的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人滿意。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個實施例，提供了一種半導(dǎo)體器件，包括：半導(dǎo)體襯底；至少一個第一隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；至少一個第二隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；源極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述第一隔離結(jié)構(gòu)上，其中，至少一個第一間隙位于所述源極結(jié)構(gòu)和所述第一隔離結(jié)構(gòu)之間；漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述第二隔離結(jié)構(gòu)上，其中，至少一個第二間隙位于所述漏極結(jié)構(gòu)和所述第二隔離結(jié)構(gòu)之間；以及多個半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出，其中，所述半導(dǎo)體鰭彼此間隔開，并且所述半導(dǎo)體鰭連接所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實施例，還提供了一種鰭式場效應(yīng)晶體管(FinFET)器件，包括：半導(dǎo)體襯底；多個隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；多個源極/漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述隔離結(jié)構(gòu)上，其中，在所述源極/漏極結(jié)構(gòu)和所述隔離結(jié)構(gòu)之間形成間隙；多個半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出并且連接所述源極/漏極結(jié)構(gòu)；以及多個柵極結(jié)構(gòu)，橫跨所述半導(dǎo)體鰭設(shè)置。

根據(jù)本發(fā)明的又一實施例，還提供了一種用于制造FinFET器件的方法，包括：提供半導(dǎo)體襯底；形成從所述半導(dǎo)體襯底突出的多個半導(dǎo)體鰭；在所述半導(dǎo)體襯底上形成多個隔離結(jié)構(gòu)以將所述半導(dǎo)體鰭彼此間隔開；橫跨所述半導(dǎo)體鰭形成多個柵極結(jié)構(gòu)，其中，所述半導(dǎo)體鰭的部分被所述柵極結(jié)構(gòu)保護；去除所述半導(dǎo)體鰭的未被所述柵極結(jié)構(gòu)保護的部分；以及在所述半導(dǎo)體襯底和所述隔離結(jié)構(gòu)上形成多個源極/漏極結(jié)構(gòu)，其中，在所述源極/漏極結(jié)構(gòu)和所述隔離結(jié)構(gòu)之間形成間隙。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的各方面。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。

圖1A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件的示意性三維圖。

圖1B是沿著圖1A中的線CL1-CL1’觀察的半導(dǎo)體器件的截面圖。

圖1C是沿著圖1A中的線CL2-CL2’觀察的半導(dǎo)體器件的示意性截面圖。

圖2是根據(jù)本發(fā)明的一些實施例的示出用于制造半導(dǎo)體器件的方法的流程圖。

圖3A至圖3K是根據(jù)本發(fā)明一些實施例的示出用于制造半導(dǎo)體器件的方法的中間階段的示意性三維圖和截面圖。

圖3L根據(jù)本發(fā)明的一些實施例的與金屬坐落(landing)連接的半導(dǎo)體器件的示意性截面圖。

圖4A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件的示意性三維圖。

圖4B是沿著圖4A中的線CL4-CL4’觀察的半導(dǎo)體器件的示意性截面圖。

圖5A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件的示意性三維圖。

圖5B是沿著圖5A中的線CL51-CL51’觀察的半導(dǎo)體器件的截面圖。

圖5C是沿著圖5A中的線CL52-CL52’觀察的半導(dǎo)體器件的示意性截面圖。

圖6是根據(jù)本發(fā)明的一些實施例的示出用于制造半導(dǎo)體器件的方法的流程圖。

圖7A至圖7K是根據(jù)本發(fā)明一些實施例的示出用于制造半導(dǎo)體器件的方法的中間階段的示意性三維圖和截面圖。

圖7L根據(jù)本發(fā)明的一些實施例的與金屬坐落連接的半導(dǎo)體器件的示意性截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題不同特征的不同實施例或?qū)嵗?。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸而形成的實施例，并且也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件可以不直接接觸的實施例。

此處所使用的術(shù)語只用于描述具體的實施例，不用于限制附加聲明。例如，除非另有限制，單一形式的術(shù)語“一”或“這”也可以表示復(fù)數(shù)形式。“第一”和“第二”之類的術(shù)語用于描述不同的器件、區(qū)域和層等，雖然這些術(shù)語只用于從另一個器件、另一個區(qū)域和另一個層中區(qū)分一個器件、一個區(qū)域和一個層。因此，在不背離本發(fā)明主題精神的情況下，第一區(qū)域可以被稱為第二區(qū)域，其它的可通過類比推理。此外，本發(fā)明可以在各實施例中重復(fù)參考標號和/或字符。該重復(fù)是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關(guān)系。此處所使用的術(shù)語“和/或”包括一個或多個相關(guān)聯(lián)列項目的任何和所有組合。

本發(fā)明的實施例涉及用于制造制造鰭式場效應(yīng)晶體管(FinFET)器件的方法。在該方法中，首先，提供半導(dǎo)體襯底。然后，形成從襯底上突出的多個半導(dǎo)體鰭。之后，在半導(dǎo)體襯底上形成多個隔離結(jié)構(gòu)以將半導(dǎo)體鰭彼此間隔開。然后，橫跨半導(dǎo)體鰭形成多個柵極結(jié)構(gòu)，并且因此由柵極結(jié)構(gòu)保護半導(dǎo)體鰭的部分。之后，去除半導(dǎo)體鰭未被柵極結(jié)構(gòu)保護的部分，并且保留隔離結(jié)構(gòu)。然后，在半導(dǎo)體襯底和隔離結(jié)構(gòu)上形成多個源極/漏極結(jié)構(gòu)以使得在源極/漏極結(jié)構(gòu)的每個和隔離結(jié)構(gòu)的每個之間形成間隙。間隙配置為阻止摻雜元件向外擴散至半導(dǎo)體鰭的底部內(nèi)，并且產(chǎn)生更好的內(nèi)鰭隔離以減小泄漏電流，并且阻止半導(dǎo)體鰭在半導(dǎo)體鰭太高時彎曲，并且提供更好的面積/電容性能。

參考圖1A至圖1C，圖1A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件100的示意性三維圖，圖1B是沿著圖1A中的線CL1-CL1’觀察的半導(dǎo)體器件100的截面圖，以及圖1C是沿著圖1A中的線CL2-CL2’觀察的半導(dǎo)體器件100的示意性截面圖。半導(dǎo)體器件100包括半導(dǎo)體襯底110、多個鰭120(在圖1B中示出)、源極/漏極結(jié)構(gòu)130、覆蓋層CP、柵極結(jié)構(gòu)140、隔離結(jié)構(gòu)150和160。

襯底110可以是半導(dǎo)體材料并且可以包括例如包括梯度層或掩埋氧化物的結(jié)構(gòu)。在一些實施例中，襯底110包括可以未摻雜的或摻雜的(例如，p型、n型，或它們的組合)的塊體硅?？梢允褂眠m合于半導(dǎo)體器件形成的其他的材料。其他的材料，例如鍺、石英、藍寶石和玻璃可以可選地用于襯底110。可選地，硅襯底110可以是絕緣體上半導(dǎo)體(SOI)襯底的有源層或多層結(jié)構(gòu)(例如形成在塊體硅層上的硅鍺層)。

在半導(dǎo)體襯底110上形成隔離結(jié)構(gòu)150和160。隔離結(jié)構(gòu)150和160作為淺溝槽隔離(STI)并且可以通過采用正硅酸乙酯(TEOS)和氧氣為前體的化學(xué)汽相沉積(CVD)技術(shù)來形成。在一些的實施例中，隔離結(jié)構(gòu)150和160可以通過在襯底110中注入離子(諸如氧、氮、碳等)來形成。在一些其他的實施例中，隔離結(jié)構(gòu)150和160是SOI晶圓的絕緣層。

在半導(dǎo)體襯底110上形成鰭120、源極/漏極結(jié)構(gòu)130和柵極結(jié)構(gòu)140。鰭120連接源極/漏極結(jié)構(gòu)130，并且鰭120被源極/漏極結(jié)構(gòu)130和柵極結(jié)構(gòu)140環(huán)繞。每個柵極結(jié)構(gòu)140均包括柵電極堆疊件142和兩個間隔件144，并且間隔件144位于柵電極堆疊件142的側(cè)壁上。在一些實施例中，柵電極堆疊件142包括柵電極層142a和柵極介電層142b，但是本發(fā)明的實施例并不限制于此。

如圖1B中示出，鰭120從半導(dǎo)體襯底110突出。柵電極堆疊件142的柵電極層142a和柵極介電層142b形成在鰭120的頂部表面和側(cè)壁上。諸如STI結(jié)構(gòu)的隔離結(jié)構(gòu)160(也稱為器件內(nèi)隔離結(jié)構(gòu)160)形成在鰭120之間，而形成器件內(nèi)隔離結(jié)構(gòu)160以將FinFET彼此隔開。在一些實施例中，鰭120由半導(dǎo)體襯底110形成。例如，鰭120由硅鍺形成。然而，本發(fā)明的實施例并不限制于此。在一些實施例中，每個半導(dǎo)體鰭120的高度120h均在基本上從30nm至55nm的范圍內(nèi)，并且每個隔離結(jié)構(gòu)的厚度160h均在基本上從2nm至15nm的范圍內(nèi)。然而，本發(fā)明的實施例并不限制于此。

如圖1C中示出，覆蓋層CP形成在每個源極/漏極結(jié)構(gòu)130的側(cè)壁上，在源極/漏極結(jié)構(gòu)130中被虛線環(huán)繞的結(jié)構(gòu)代表鰭120。在一些實施例中，在鰭120和源極/漏極結(jié)構(gòu)130的底部之間的距離120d均在基本上5nm至13nm的范圍內(nèi)。

在一些實施例中，覆蓋層CP包括低濃度III-V族半導(dǎo)體并且是輕雜質(zhì)摻雜的，以及源極/漏極結(jié)構(gòu)130包括高濃度III-V半導(dǎo)體并且是重雜質(zhì)摻雜的。例如，覆蓋層CP包括具有低鍺濃度的硅鍺并且是輕硼摻雜的，以及源極/漏極結(jié)構(gòu)130包括具有高鍺濃度的硅鍺并且是重摻雜的。然而，本發(fā)明的實施例并不限制于此。

間隙170形成在每個源極/漏極結(jié)構(gòu)130和每個隔離結(jié)構(gòu)160之間。在一些實施例中，每個源極/漏極結(jié)構(gòu)130包括對應(yīng)于鰭120的子部分，并且間隙170位于兩個相鄰的子部分之間。由于間隙170能夠接收空氣，因此兩個不同的電介質(zhì)(即，空氣和隔離結(jié)構(gòu)160)位于兩個相鄰的鰭120之間。間隙170配置為阻止摻雜元件向外擴散至半導(dǎo)體鰭的底部內(nèi)，并且產(chǎn)生更好的鰭內(nèi)隔離以減小泄漏電流，并且當半導(dǎo)體鰭120太高時阻止半導(dǎo)體鰭120彎曲，以及提供更好的面積/電容性能。

參考圖2和圖3A至圖3K，圖2是根據(jù)本發(fā)明的一些實施例的示出用于制造半導(dǎo)體器件100的方法200的流程圖，并且圖3A至圖3K是根據(jù)本發(fā)明一些實施例的示出用于制造半導(dǎo)體器件的方法200的中間階段的示意性三維圖和截面圖。在方法200中，首先，執(zhí)行操作210以提供其中形成有溝槽112的半導(dǎo)體襯底110，如圖3A中示出。可以通過使用掩模層(未示出)以及合適的蝕刻工藝形成溝槽112。例如，掩蔽層可以是通過諸如化學(xué)汽相沉積(CVD)的工藝形成的包括氮化硅的硬掩模，雖然可以可選地使用其他材料(諸如氧化物、氮氧化物、碳化硅、這些的組合等)以及其他的工藝(諸如等離子體增強化學(xué)汽相沉積(PECVD)、低壓化學(xué)汽相沉積(LPCVD)，或者甚至氧化硅形成隨后氮化)。一旦形成，可以通過合適的光刻工藝圖案化掩蔽層以暴露襯底110的將被去除以形成溝槽112的那些部分。

然后，執(zhí)行操作220以形成鰭12以及溝槽122，如圖3B中示出。第二溝槽122位于溝槽112之間，并且旨在是鰭內(nèi)隔離區(qū)域，諸如在共用類似的柵極或類似的源極或漏極的分開的鰭120之間的隔離區(qū)域?？梢允褂门c溝槽112的類似的工藝形成溝槽122，諸如合適的掩蔽或光刻工藝以及隨后的蝕刻工藝。此外，溝槽122的形成還可以用于加深溝槽112，使得溝槽112在襯底110內(nèi)延伸至比溝槽122更遠的距離。

之后，執(zhí)行操作230以以介電材料填充溝槽112和溝槽122以形成隔離結(jié)構(gòu)150和器件內(nèi)隔離結(jié)構(gòu)160，如圖3C中示出。隔離結(jié)構(gòu)150位于溝槽112內(nèi)，并且隔離結(jié)構(gòu)160位于溝槽122內(nèi)。用于形成隔離結(jié)構(gòu)150和160的介電材料可以是氧化物材料、高密度等離子體(HDP)氧化物等。可以在溝槽112和122的可選的清洗和加襯之后，使用化學(xué)汽相沉積(CVD)工藝(例如，HARP工藝)、高密度等離子體CVD工藝或本領(lǐng)域已知的其他合適的形成方法可以形成隔離結(jié)構(gòu)150和160。

然后，執(zhí)行操作240以在鰭120上形成包括柵電極堆疊件142和間隔件144的柵極結(jié)構(gòu)140，如圖3D中示出?？梢酝ㄟ^熱氧化、化學(xué)汽相沉積、旋涂或本領(lǐng)域中使用的用于形成柵極電介質(zhì)的任何其他方法形成柵電極堆疊件142的柵極介電層142b(如圖1B中示出)。可以由諸如氧化鑭、氧化鋁、氧化鉿，氮氧化鉿、或氧化鋯或它們的組合的高介電常數(shù)(高k)材料(例如，具有大于約5的相對介電常數(shù))來形成柵電極堆疊件142的柵極介電層142b。此外，還可以將二氧化硅、氮氧化硅和/或高k材料的任意組合用于柵極介電層142b。

柵電極堆疊件142的柵電極層142a(如圖1B中示出)可以由導(dǎo)電材料形成，并且可以從包括多晶硅(poly-Si)、多晶硅鍺(poly-SiGe)、金屬氮化物、金屬硅化物、金屬氧化物和金屬的組中選擇。金屬氮化物的實例包括氮化鎢、氮化鉬、氮化鈦和氮化鉭或它們的組合。金屬硅化物的實例包括硅化鎢，硅化鈦、硅化鈷，硅化鎳、硅化鉑，硅化鉺或它們的組合。金屬氧化物的實例包括氧化釕、氧化銦錫或它們的組合。金屬的實例包括鎢、鈦、鋁、銅、鉬、鎳、鉑等。可以通過化學(xué)汽相沉積(CVD)、旋涂沉積或本領(lǐng)域已知的和使用的用于沉積導(dǎo)電金屬其他技術(shù)沉積柵電極層142a。

可以由諸如氮化硅、碳化硅、氮氧化硅、其他合適的材料和/或組合的介電材料形成間隔件144，但本發(fā)明的實施例不限制于此。可以通過用于形成這樣的層的方法(諸如化學(xué)汽相沉積(CVD)、等離子體增強CVD、旋涂或本領(lǐng)域已知的其他方法)形成間隔件144。

柵電極層142a的頂部表面可以具有非平面頂部表面，并且可以在柵電極層142a的圖案化之前平坦化。此時離子可以或可以不引入柵電極層142a內(nèi)。例如，可以通過離子注入技術(shù)引入離子。一旦形成，可以圖案化柵電極層142a和柵極介電層142b以在鰭120上方形成一系列柵電極堆疊件142。柵電極堆疊件142將多個溝道區(qū)域限定在位于柵極介電層142b下面的鰭120中?？梢酝ㄟ^使用例如本領(lǐng)域中已知的沉積和光刻技術(shù)形成柵電極堆疊件142。柵極掩?？梢越雍贤ㄓ玫难诒尾牧希T如光刻材料、氧化硅、氮氧化硅和/或氮化硅，但本發(fā)明的實施例不限制于此?？梢允褂酶晌g刻工藝蝕刻柵電極層142a和柵極介電層142b以形成圖案化的柵電極堆疊件142。一旦圖案化柵電極堆疊件142，形成間隔件144。間隔件144可以形成在柵電極142的相對兩側(cè)上?？梢酝ㄟ^在先前形成的結(jié)構(gòu)上毯式沉積間隔件層(未示出)來形成間隔件144。間隔件層可以包括SiN、氮氧化硅、SiC、SiON、氧化物等并且可以通過用于形成這樣的層的方法(諸如化學(xué)汽相沉積(CVD)、等離子體增強CVD、旋涂或本領(lǐng)域已知的其他方法)來形成間隔件層。間隔件層可以包括具有與形成隔離結(jié)構(gòu)150和160的介電材料不同的蝕刻特點的不同材料使得間隔件144可以用作用于形成隔離結(jié)構(gòu)150和160(下面參考圖3E描述)的掩模。然后，可以通過一個或多個蝕刻操作從該結(jié)構(gòu)的水平表面處去除間隔件層來圖案化間隔件144。

之后，執(zhí)行操作250以從未被柵極結(jié)構(gòu)140覆蓋的那些區(qū)域去除鰭120的部分，如圖3E中示出，并且因此在半導(dǎo)體襯底110中形成多個槽GR。在一些實施例中，可以通過將柵極結(jié)構(gòu)140用作硬掩模由反應(yīng)離子蝕刻(RIE)或通過任何其他合適的去除工藝執(zhí)行操作250。

在操作250之后，執(zhí)行操作260以在暴露的襯底區(qū)域上形成源極/漏極結(jié)構(gòu)130并且使得源極/漏極結(jié)構(gòu)130連接至鰭120，諸如在圖3F和圖3G中示出，其中圖3G是沿著圖3F中的線CL3F-CL3F’觀察的半導(dǎo)體器件的示意性截面圖。在一些實施例中，每個源極/漏極結(jié)構(gòu)130根據(jù)晶體定向<111>或<311>從半導(dǎo)體襯底110的表面外延地生長。然而，本發(fā)明的實施例并不限制于此。

之后，執(zhí)行操作270以形成覆蓋層OCP以覆蓋整個源極/漏極結(jié)構(gòu)130，如圖3H和圖3I中示出，其中圖3I是沿著圖3H中的線CL3H-CL3H’觀察的半導(dǎo)體器件的示意性截面圖。覆蓋層OCP用于在隨后的操作中保護源極/漏極結(jié)構(gòu)130。

之后，執(zhí)行操作280以蝕刻覆蓋層OCP的部分以暴露每個源極/漏極結(jié)構(gòu)130的頂部部分，并且在每個源極/漏極結(jié)構(gòu)130的側(cè)壁上的部分相應(yīng)地形成覆蓋層CP，如圖3J和圖3K中示出，其中圖3K是沿著圖3J中的線CL3J-CL3J’觀察的半導(dǎo)體器件的示意性截面圖。暴露的部分用于提供接觸坐落結(jié)構(gòu)。如圖3L中示出，金屬坐落MD設(shè)置在暴露的頂部部分上，從而將半導(dǎo)體器件100連接至另一個器件。

參考圖4A和圖4B，圖4A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件400的示意性三維圖，并且圖4B是沿著圖4A中的線CL4-CL4’觀察的半導(dǎo)體器件的示意性截面圖。半導(dǎo)體器件400類似于半導(dǎo)體器件100，但區(qū)別是半導(dǎo)體器件400包括源極/漏極結(jié)構(gòu)430，并且半導(dǎo)體器件400的每個源極/漏極結(jié)構(gòu)430具有帶有波浪形的橫截面(諸如W形橫截面)的頂部部分。源極/漏極結(jié)構(gòu)430的頂部部分具有突出的部分432a和位于每兩個突出的部分432a之間的凹陷的部分432b。凹陷的部分432b以一對一的方式對應(yīng)于間隙170。突出的部分432a以一對一的方式對應(yīng)于鰭120。在一些實施例中，突出的部分432a的高度大于或等于鰭120的高度，用于將突出的部分432a與鰭120連接。

具有W形橫截面，能夠增加位于源極/漏極結(jié)構(gòu)430和設(shè)置在源極/漏極結(jié)構(gòu)430上的金屬坐落之間的接觸面積，并且能夠相應(yīng)地增加在源極/漏極結(jié)構(gòu)430和金屬坐落之間的電阻。在一些實施例中，在每兩個相鄰的突出的部分432a之間的距離432g基本上小于40nm，但本發(fā)明的實施例不限制于此。

參考圖5A至圖5C，圖5A是根據(jù)本發(fā)明的一些實施例的示出半導(dǎo)體器件500的示意性三維圖，圖5B是沿著圖5A中的線CL51-CL51’觀察的半導(dǎo)體器件500的截面圖，并且圖5C是沿著圖5A中的線CL52-CL52’觀察的半導(dǎo)體器件500的示意性截面圖。半導(dǎo)體器件500類似于半導(dǎo)體器件100，但區(qū)別是半導(dǎo)體器件500包括兩個鰭120和對應(yīng)于兩個鰭120的源極/漏極結(jié)構(gòu)530。

參考圖6和圖7A至圖7K，圖6是根據(jù)本發(fā)明的一些實施例的示出用于制造半導(dǎo)體器件500的方法600的流程圖，并且圖7A至圖7K是根據(jù)本發(fā)明一些實施例的示出用于制造半導(dǎo)體器件的方法600的中間階段的示意性三維圖和截面圖。在方法600中，首先，執(zhí)行操作610以提供其中形成有溝槽112的半導(dǎo)體襯底110，如圖7A中示出?？梢酝ㄟ^使用掩模層(未示出)以及合適的蝕刻工藝形成溝槽112。例如，掩蔽層可以是通過諸如化學(xué)汽相沉積(CVD)的工藝形成的包括氮化硅的硬掩模，雖然可以可選地使用其他材料(諸如氧化物、氮氧化物、碳化硅、這些的組合等)以及其他的工藝(諸如等離子體增強化學(xué)汽相沉積(PECVD)、低壓化學(xué)汽相沉積(LPCVD)，或者甚至氧化硅形成以及隨后的氮化)。一旦形成，可以通過合適的光刻工藝圖案化掩蔽層以暴露襯底110的將被去除以形成溝槽112的那些部分。

然后，執(zhí)行操作620以形成鰭120以及溝槽122，如圖7B中示出。溝槽122位于溝槽112之間，并且旨在是鰭內(nèi)隔離區(qū)域，諸如在共用類似的柵極或類似的源極或漏極的分開的鰭120之間的隔離區(qū)域。可以使用與溝槽112的類似的工藝形成溝槽122，諸如合適的掩蔽或光刻工藝以及隨后的蝕刻工藝。此外，溝槽122的形成還可以用于加深溝槽112，使得溝槽112在襯底110內(nèi)延伸至比溝槽122更遠的距離。

之后，執(zhí)行操作630以用介電材料填充溝槽112和溝槽122以形成隔離結(jié)構(gòu)150和器件內(nèi)隔離結(jié)構(gòu)160，如圖7C中示出。隔離結(jié)構(gòu)150位于溝槽112內(nèi)，并且隔離結(jié)構(gòu)160位于溝槽122內(nèi)。用于形成隔離結(jié)構(gòu)150和160的介電材料可以是氧化物材料、高密度等離子體(HDP)氧化物等。可以在溝槽112和122的可選的清洗和加襯之后，使用化學(xué)汽相沉積(CVD)工藝(例如，HARP工藝)、高密度等離子體CVD工藝或本領(lǐng)域已知的其他合適的形成方法可以形成隔離結(jié)構(gòu)150和160。

然后，執(zhí)行操作640以在鰭120上形成包括柵電極堆疊件142和間隔件144的柵極結(jié)構(gòu)140，如圖7D中示出。操作640類似于操作240，并且因此不重復(fù)操作640的細節(jié)。

之后，執(zhí)行操作650以從未被柵極結(jié)構(gòu)140覆蓋的那些區(qū)域去除鰭120的部分，如圖7E中示出，并且因此在半導(dǎo)體襯底110中形成多個槽GR。在一些實施例中，可以通過將柵極結(jié)構(gòu)140用作硬掩模由反應(yīng)離子蝕刻(RIE)或通過任何其他合適的去除工藝執(zhí)行操作650。

在操作650之后，執(zhí)行操作660以在暴露的襯底區(qū)域上形成源極/漏極結(jié)構(gòu)530并且使得源極/漏極結(jié)構(gòu)530連接至鰭120，諸如在圖7F和圖7G中示出，其中圖7G是沿著圖7F中的線CL7F-CL7F’觀察的半導(dǎo)體器件的示意性截面圖。在一些實施例中，每個源極/漏極結(jié)構(gòu)530根據(jù)晶體定向<111>或<311>從半導(dǎo)體襯底110的表面外延地生長。然而，本發(fā)明的實施例并不限制于此。

然后，執(zhí)行操作670以形成覆蓋層OCP以覆蓋整個源極/漏極結(jié)構(gòu)530，如圖7H和圖7I中示出，其中圖7I是沿著圖7H中的線CL7H-CL7H’觀察的半導(dǎo)體器件的示意性截面圖。覆蓋層OCP用于在隨后的操作中保護源極/漏極結(jié)構(gòu)530。

然后，執(zhí)行操作680以蝕刻覆蓋層OCP的部分以暴露每個源極/漏極結(jié)構(gòu)530的頂部部分，并且在每個源極/漏極結(jié)構(gòu)530的側(cè)壁上的部分相應(yīng)地形成覆蓋層CP，如圖7J和圖7K中示出，其中圖7K是沿著圖7J中的線CL7J-CL7J’觀察的半導(dǎo)體器件的示意性截面圖。暴露的部分用于提供接觸坐落結(jié)構(gòu)。如圖7L中示出，金屬坐落MD設(shè)置在暴露的頂部部分上，從而將半導(dǎo)體器件500連接至另一個器件。

根據(jù)本發(fā)明的實施例，本發(fā)明公開了一種半導(dǎo)體器件。半導(dǎo)體器件包括半導(dǎo)體襯底、至少一個第一隔離結(jié)構(gòu)、至少一個第二隔離結(jié)構(gòu)、源極結(jié)構(gòu)、漏極結(jié)構(gòu)和半導(dǎo)體鰭。第一隔離結(jié)構(gòu)和第二隔離結(jié)構(gòu)位于半導(dǎo)體襯底上。源極結(jié)構(gòu)位于半導(dǎo)體襯底和第一隔離結(jié)構(gòu)上，其中至少一個第一間隙位于源極結(jié)構(gòu)和第一隔離結(jié)構(gòu)之間。漏極結(jié)構(gòu)位于半導(dǎo)體襯底和第二隔離結(jié)構(gòu)上，其中至少一個第二間隙位于漏極結(jié)構(gòu)和第二隔離結(jié)構(gòu)之間。半導(dǎo)體鰭從半導(dǎo)體襯底突出，其中半導(dǎo)體鰭彼此間隔開并且連接源極結(jié)構(gòu)和漏極結(jié)構(gòu)。

根據(jù)本發(fā)明的另一實施例，本發(fā)明公開了一種鰭式場效應(yīng)晶體管(FinFET)器件。FinFET器件包括半導(dǎo)體襯底、隔離結(jié)構(gòu)、源極/漏極結(jié)構(gòu)、半導(dǎo)體鰭和柵極結(jié)構(gòu)。隔離結(jié)構(gòu)位于半導(dǎo)體襯底上。源極/漏極結(jié)構(gòu)位于半導(dǎo)體襯底和隔離結(jié)構(gòu)上，其中間隙形成在源極/漏極結(jié)構(gòu)和隔離結(jié)構(gòu)之間。半導(dǎo)體鰭從半導(dǎo)體襯底突出并且連接源極/漏極結(jié)構(gòu)。柵極結(jié)構(gòu)橫跨半導(dǎo)體鰭設(shè)置。

根據(jù)又一個實施例，本發(fā)明公開了一種用于制造半導(dǎo)體器件的方法。在該方法中，首先，提供半導(dǎo)體襯底。然后，在半導(dǎo)體襯底上形成隔離結(jié)構(gòu)以將半導(dǎo)體鰭彼此間隔開。之后，橫跨半導(dǎo)體鰭形成多個柵極結(jié)構(gòu)，其中由柵極結(jié)構(gòu)保護半導(dǎo)體鰭的部分。之后，去除半導(dǎo)體鰭未被柵極結(jié)構(gòu)保護的部分。然后，源極/漏極結(jié)構(gòu)形成在半導(dǎo)體襯底和隔離結(jié)構(gòu)上，其中間隙形成在源極/漏極結(jié)構(gòu)和隔離結(jié)構(gòu)之間。

根據(jù)本發(fā)明的一個實施例，提供了一種半導(dǎo)體器件，包括：半導(dǎo)體襯底；至少一個第一隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；至少一個第二隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；源極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述第一隔離結(jié)構(gòu)上，其中，至少一個第一間隙位于所述源極結(jié)構(gòu)和所述第一隔離結(jié)構(gòu)之間；漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述第二隔離結(jié)構(gòu)上，其中，至少一個第二間隙位于所述漏極結(jié)構(gòu)和所述第二隔離結(jié)構(gòu)之間；以及多個半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出，其中，所述半導(dǎo)體鰭彼此間隔開，并且所述半導(dǎo)體鰭連接所述源極結(jié)構(gòu)和所述漏極結(jié)構(gòu)。

在上述半導(dǎo)體器件中，所述源極結(jié)構(gòu)包括以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個子部分，并且所述第一隔離結(jié)構(gòu)位于所述子部分之間。

在上述半導(dǎo)體器件中，所述漏極結(jié)構(gòu)包括以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個子部分，并且所述第二隔離結(jié)構(gòu)位于所述子部分之間。

在上述半導(dǎo)體器件中，所述源極結(jié)構(gòu)具有頂部部分，所述頂部部分具有以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個突出的部分和位于所述第一隔離結(jié)構(gòu)上的至少一個凹陷部分，并且所述凹陷部分位于所述突出的部分之間。

在上述半導(dǎo)體器件中，所述漏極結(jié)構(gòu)具有頂部部分，所述頂部部分具有以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個突出的部分和位于所述第二隔離結(jié)構(gòu)上的至少一個凹陷部分，并且所述凹陷部分位于所述突出的部分之間。

在上述半導(dǎo)體器件中，所述第一隔離結(jié)構(gòu)和所述第二隔離結(jié)構(gòu)的每個的厚度均在基本上從2nm至15nm的范圍內(nèi)。

在上述半導(dǎo)體器件中，所述半導(dǎo)體鰭的每個的高度均在基本上從30nm至55nm的范圍內(nèi)。

根據(jù)本發(fā)明的另一實施例，還提供了一種鰭式場效應(yīng)晶體管(FinFET)器件，包括：半導(dǎo)體襯底；多個隔離結(jié)構(gòu)，位于所述半導(dǎo)體襯底上；多個源極/漏極結(jié)構(gòu)，位于所述半導(dǎo)體襯底和所述隔離結(jié)構(gòu)上，其中，在所述源極/漏極結(jié)構(gòu)和所述隔離結(jié)構(gòu)之間形成間隙；多個半導(dǎo)體鰭，從所述半導(dǎo)體襯底突出并且連接所述源極/漏極結(jié)構(gòu)；以及多個柵極結(jié)構(gòu)，橫跨所述半導(dǎo)體鰭設(shè)置。

在上述FinFET器件中，所述源極/漏極結(jié)構(gòu)的每個均包括以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個子部分，并且所述隔離結(jié)構(gòu)的至少一個位于所述子部分之間。

在上述FinFET器件中，所述源極/漏極結(jié)構(gòu)的每個均具有頂部部分，所述頂部部分具有以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個突出的部分和位于所述隔離結(jié)構(gòu)的至少一個上的至少一個凹陷部分，并且所述凹陷部分位于所述突出的部分之間。

在上述FinFET器件中，每兩個相鄰的所述突出的部分之間的距離基本上小于40nm。

在上述FinFET器件中，所述隔離結(jié)構(gòu)的每個的厚度均在基本上從2nm至15nm的范圍內(nèi)。

在上述FinFET器件中，所述半導(dǎo)體鰭的每個的高度均在基本上從30nm至55nm的范圍內(nèi)。

在上述FinFET器件中，所述柵極結(jié)構(gòu)的每個均包括柵電極堆疊件和位于所述柵電極堆疊件的側(cè)壁上的間隔件，并且所述間隔件由氮化硅形成。

根據(jù)本發(fā)明的又一實施例，還提供了一種用于制造FinFET器件的方法，包括：提供半導(dǎo)體襯底；形成從所述半導(dǎo)體襯底突出的多個半導(dǎo)體鰭；在所述半導(dǎo)體襯底上形成多個隔離結(jié)構(gòu)以將所述半導(dǎo)體鰭彼此間隔開；橫跨所述半導(dǎo)體鰭形成多個柵極結(jié)構(gòu)，其中，所述半導(dǎo)體鰭的部分被所述柵極結(jié)構(gòu)保護；去除所述半導(dǎo)體鰭的未被所述柵極結(jié)構(gòu)保護的部分；以及在所述半導(dǎo)體襯底和所述隔離結(jié)構(gòu)上形成多個源極/漏極結(jié)構(gòu)，其中，在所述源極/漏極結(jié)構(gòu)和所述隔離結(jié)構(gòu)之間形成間隙。

在上述方法中，通過使用外延生長執(zhí)行形成所述源極/漏極結(jié)構(gòu)的操作。

在上述方法中，形成所述源極/漏極結(jié)構(gòu)的所述操作沿著晶體定向<110>或<111>形成所述源極/漏極結(jié)構(gòu)。

在上述方法中，用于去除所述半導(dǎo)體鰭的所述部分的操作不去除所述隔離結(jié)構(gòu)。

在上述方法中，形成所述源極/漏極結(jié)構(gòu)的操作形成所述源極/漏極結(jié)構(gòu)的每個，所述源極/漏極結(jié)構(gòu)的每個均包括以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個子部分，并且所述隔離結(jié)構(gòu)的至少一個位于所述子部分之間。

在上述方法中，形成所述源極/漏極結(jié)構(gòu)的操作形成具有頂部部分的所述源極/漏極結(jié)構(gòu)的每個，所述頂部部分具有以一對一的方式對應(yīng)于所述半導(dǎo)體鰭的多個突出的部分和位于所述隔離結(jié)構(gòu)的至少一個上的至少一個凹陷部分，并且所述凹陷部分位于所述突出的部分之間。

以上論述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹的實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。