半導體存儲器的制造方法
【專利摘要】本發(fā)明的實施方式提供一種可靠性高的半導體存儲器。本實施方式的半導體存儲器包含存儲器單元的一端側(cè)的第一及第二選擇柵極。第一選擇柵極晶體管SGCT包含半導體基板(700)內(nèi)的通道區(qū)域CRa、半導體柱(75)內(nèi)的通道區(qū)域CRb、及連接于第一選擇柵極線SGC的柵極電極(73)。第二選擇柵極晶體管SGST包含半導體柱(75)內(nèi)的通道區(qū)域、及連接于第二選擇柵極線SGS的柵極電極(72)。第一選擇柵極線SGC連接于第一電壓電路(220)，第二選擇柵極SGS連接于第二電壓電路(440)。
【專利說明】半導體存儲器
[0001][相關(guān)申請案]
[0002]本申請案享有以日本專利申請案2014-184198號(申請日:2014年9月10日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]本實施方式涉及一種半導體存儲器。
【背景技術(shù)】
[0004]近年來，作為旨在提高閃存的比特密度的方法，提出一種具有積層有存儲元的構(gòu)造的積層型閃存。
[0005]積層型閃存能夠以低成本實現(xiàn)大容量的半導體存儲器。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的實施方式提出一種提高半導體存儲器的可靠性的技術(shù)。
[0007]本實施方式的半導體存儲器包含設(shè)置在半導體襯底上的多個存儲器單元。多個存儲器單元分別包含所述半導體襯底上的第一選擇柵極晶體管、積層在所述第一選擇柵極晶體管上的第二選擇柵極晶體管、及積層在所述第二選擇柵極晶體管上的多個存儲元。本實施方式的半導體存儲器包含:位線，共同地連接于所述多個存儲器單元的一端；多條字線，分別連接于所述多個存儲元的柵極電極；第一選擇柵極線，共同地連接于所述多個存儲器單元各自的所述第一選擇柵極晶體管的柵極電極；多條第二選擇柵極線，針對所述多個存儲器單元的每一個電分離，且連接于所述第二選擇柵極晶體管的各柵極電極；第一電壓電路，連接于所述第一選擇柵極線；及第二電壓電路，連接于所述第二選擇柵極線。
【附圖說明】
[0008]圖1是表示包含實施方式的半導體存儲器的設(shè)備的圖。
[0009]圖2是表示實施方式的半導體存儲器的整體構(gòu)成的圖。
[0010]圖3是表示實施方式的半導體存儲器的基本構(gòu)成的圖。
[0011]圖4(a)、(b)是表示實施方式的半導體存儲器的基本構(gòu)成的圖。
[0012]圖5是表示第一實施方式的半導體存儲器的構(gòu)成例的框圖。
[0013]圖6是第一實施方式的半導體存儲器的等效電路圖。
[0014]圖7是第一實施方式的半導體存儲器的等效電路圖。
[0015]圖8是表示第一實施方式的半導體存儲器的構(gòu)造例的示意圖。
[0016]圖9是表示第一實施方式的半導體存儲器的構(gòu)造例的示意圖。
[0017]圖10是表示第一實施方式的半導體存儲器的構(gòu)造例的示意圖。
[0018]圖11是表示第一實施方式的半導體存儲器的構(gòu)造例的剖視圖。
[0019]圖12是表示第一實施方式的半導體存儲器的變化例的圖。
[0020]圖13是用來說明第一實施方式的半導體存儲器的動作例的圖。
[0021]圖14是用來說明第一實施方式的半導體存儲器的動作例的圖。
[0022]圖15是用來說明第一實施方式的半導體存儲器的動作例的圖。
[0023]圖16是用來說明第一實施方式的半導體存儲器的動作例的圖。
[0024]圖17是表示第二實施方式的半導體存儲器的構(gòu)成例的圖。
[0025]圖18是表示第二實施方式的半導體存儲器的構(gòu)成例的圖。
[0026]圖19是用來說明第二實施方式的半導體存儲器的動作例的圖。
[0027]圖20是用來說明第二實施方式的半導體存儲器的動作例的圖。
[0028]圖21是表示第三實施方式的半導體存儲器的構(gòu)成例的圖。
[0029]圖22是表示第三實施方式的半導體存儲器的構(gòu)成例的圖。
[0030]圖23是表示第三實施方式的半導體存儲器的構(gòu)成例的圖。
[0031]圖24是用來說明第三實施方式的半導體存儲器的動作例的圖。
[0032]圖25是用來說明第三實施方式的半導體存儲器的動作例的圖。
[0033]圖26是表示第四實施方式的半導體存儲器的構(gòu)成例的圖。
[0034]圖27是用來說明第五實施方式的半導體存儲器的動作例的圖。
[0035]圖28是用來說明第五實施方式的半導體存儲器的動作例的圖。
[0036]圖29是表示第五實施方式的半導體存儲器的變化例的圖。
[0037]圖30是用來說明第六實施方式的半導體存儲器的動作例的圖。
[0038]圖31是用來說明第六實施方式的半導體存儲器的動作例的圖。
[0039]圖32是表示實施方式的半導體存儲器的變化例的圖。
[0040]圖33是表示實施方式的半導體存儲器的變化例的圖。
[0041]圖34是表示實施方式的半導體存儲器的變化例的圖。
[0042]圖35是表示實施方式的半導體存儲器的變化例的圖。
[0043]圖36是表示實施方式的半導體存儲器的變化例的圖。
[0044]圖37是表示實施方式的半導體存儲器的變化例的圖。
[0045]圖38是表示實施方式的半導體存儲器的變化例的圖。
[0046]圖39是表示實施方式的半導體存儲器的變化例的圖。
[0047]圖40是表示實施方式的半導體存儲器的變化例的圖。
[0048]圖41是表示實施方式的半導體存儲器的變化例的圖。
【具體實施方式】
[0049]以下，一邊參照附圖，一邊對本實施方式詳細地進行說明。在以下說明中，對于具有相同的功能及構(gòu)成的要素，附注相同符號，并省略重復的說明。
[0050]而且，在以下各實施方式中，在無須將末尾附有用于區(qū)別化的數(shù)字/英文的參照符號(例如字線WL或位線BL、各種開關(guān)等)相互加以區(qū)別的情況下，采用省略末尾的數(shù)字的記載，該記載是指所有帶數(shù)字的參照符號。
[0051](I)第一實施方式
[0052](a)整體構(gòu)成
[0053]為了說明第一實施方式的半導體存儲器，參照圖1至圖4。
[0054]如圖1所示，存儲設(shè)備500包含存儲器控制器5、及本實施方式的半導體存儲器I。
[0055]存儲設(shè)備500例如通過基于某種規(guī)格的連接器、無線通信、因特網(wǎng)等而連接于主設(shè)備600。存儲設(shè)備500及主設(shè)備600基于設(shè)定在設(shè)備500、600間的接口規(guī)格而收發(fā)數(shù)據(jù)。
[0056]主設(shè)備600對存儲設(shè)備500要求寫入/刪除數(shù)據(jù)、讀取數(shù)據(jù)。
[0057]存儲設(shè)備500包含至少一個半導體存儲器I。
[0058]存儲器控制器5控制實施方式的半導體存儲器I。存儲器控制器5例如根據(jù)來自主設(shè)備600的要求而執(zhí)行半導體存儲器I的數(shù)據(jù)的寫入動作、刪除動作、及數(shù)據(jù)的讀取動作。存儲器控制器5是在寫入動作時將來自存儲設(shè)備500的外部(例如主設(shè)備)的數(shù)據(jù)傳送到半導體存儲器I。存儲器控制器5是在讀取動作時將來自半導體存儲器I的數(shù)據(jù)傳送到存儲設(shè)備500的外部。
[0059]存儲設(shè)備500及主設(shè)備600形成存儲器系統(tǒng)。
[0060]存儲設(shè)備500、或包含存儲設(shè)備500的存儲器系統(tǒng)是如SD?卡的存儲卡、USB (Universal Serial Bus，通用串行總線)存儲器、或固態(tài)驅(qū)動器(Solid State Drive,SSD)等。
[0061]本實施方式的半導體存儲器I是閃存。
[0062]如圖2所示，閃存I包含存儲元陣列、及用來控制存儲元陣列的動作的多個電路(以下，稱為周邊電路)。
[0063]存儲元陣列10包含一個以上的存儲元區(qū)域BLK < O >、BLK < I >、BLK < k — I> (k為I以上的整數(shù))。例如，存儲元區(qū)域BLK是塊。
[0064]閃存I至少包含以下的周邊電路。
[0065]行控制電路20將塊地址或頁面地址進行解碼，選擇對應于地址的塊BLK內(nèi)的字線。行控制電路20對存儲元陣列10內(nèi)的布線施加用來執(zhí)行由主設(shè)備600所要求的動作的各種電壓。
[0066]行控制電路20包含字線/選擇柵極線驅(qū)動器201。字線/選擇柵極線驅(qū)動器201驅(qū)動塊BLK內(nèi)的字線及選擇柵極線。行控制電路20包含行解碼器209。行解碼器209將塊、字線及選擇柵極線設(shè)為選擇狀態(tài)或非選擇狀態(tài)。行解碼器209包含多個開關(guān)電路290、及一個以上的地址解碼器203。行控制電路20包含下述選擇柵極線控制電路202。
[0067]感測放大器電路30是在讀取來自存儲元陣列10的數(shù)據(jù)時，感測從存儲元輸出到位線的信號(數(shù)據(jù))，并將所感測的信號放大。感測放大器電路30是在對存儲元陣列10寫入數(shù)據(jù)時，將應寫入的數(shù)據(jù)傳送到存儲元。例如，從存儲元陣列10讀取數(shù)據(jù)及對存儲元陣列10寫入數(shù)據(jù)是以頁面單位執(zhí)行。
[0068]數(shù)據(jù)閂鎖電路35暫時存儲從存儲元讀取的數(shù)據(jù)、及來自存儲器I外部的寫入數(shù)據(jù)。
[0069]數(shù)據(jù)輸入輸出緩沖器65緩沖來自閃存I外部的數(shù)據(jù)、及來自存儲元陣列10的數(shù)據(jù)。
[0070]電壓產(chǎn)生電路40產(chǎn)生用于寫入數(shù)據(jù)及讀取數(shù)據(jù)的多個電壓。電壓產(chǎn)生電路40包含多個電源電路(電壓源)。
[0071]源極線/阱控制電路50控制源極線的電位(電壓)及阱區(qū)域的電位(電壓)。
[0072]地址緩沖器60緩沖來自主設(shè)備600及存儲器控制器5的地址。
[0073]閃存I包含內(nèi)部控制電路(例如狀態(tài)機)9。內(nèi)部控制電路9基于來自存儲器控制器5的命令而控制閃存內(nèi)部的各電路。
[0074]本實施方式的閃存I包含三維構(gòu)造的存儲元陣列。
[0075]為了說明本實施方式的三維構(gòu)造的存儲元陣列的內(nèi)部構(gòu)成，參照圖3及圖4。圖3是示意性地表示存儲元陣列10內(nèi)的一個塊BLK的構(gòu)成例。圖4 (a)是表示本實施方式的閃存中的存儲元陣列的構(gòu)成要素的等效電路圖，圖4(b)是示意性地表示存儲元陣列的構(gòu)成要素的構(gòu)造的三維圖。
[0076]存儲元陣列10包含多條位線BLO?BLm — I。存儲元陣列10包含源極線SL。存儲元陣列10包含在Z方向上積層的多條字線WLO?WLn — I。各塊BLK包含m條(m為2以上的整數(shù))位線BLO?BLm — 1、及η條(η為2以上的整數(shù))字線WLO?WLn — I。
[0077]以下，在不將多條位線BLO?BLm — I加以區(qū)別的情況下，多條位線被記載為位線BL0在不將多條字線WLO?WLn — I加以區(qū)別的情況下，多條字線被記載為字線WL。
[0078]NAND (與非)型閃存的存儲元陣列10包含多個存儲器單元NS作為構(gòu)成要素。多個存儲器單元NS是在存儲元陣列10內(nèi)，在X方向及Y方向上排列。以下，NAND閃存的存儲器單元NS被稱為NAND串。
[0079]多條位線BL中的一條連接于在Y方向上排列的各NAND串NS的一端。
[0080]源極線SL共同地連接于各NANS串NS的另一端。然而，塊的內(nèi)部構(gòu)成并不限定于多個NAND串共同地連接于一條源極線的情況。例如，也可以在存儲元陣列(或塊)內(nèi)設(shè)置多條源極線，且對各源極線施加不同的電壓。
[0081]存儲元陣列10包含多條選擇柵極線S⑶、SGS、SGC0例如，存儲元陣列10的一個塊BLK包含四條選擇柵極線S⑶0、S⑶1、S⑶2、S⑶3及四條選擇柵極線SGSO、SGSU SGS2、SGS3。一個塊BLK包含一條選擇柵極線SGC。
[0082]塊BLK包含多個串單元SU。在各塊BLK內(nèi)，串單元SU是在Y方向上排列。
[0083]串單元SU包含共同地連接于漏極側(cè)及源極側(cè)選擇柵極線S⑶、SGS的多個NAND串NS。多個串單元SU共同地連接于一條選擇柵極線SGC。以下，為了與每個串單元SU的選擇柵極線SGD、SGS加以區(qū)別，而將共同地連接于串單元SU的選擇柵極線SGC稱為共用選擇柵極線SGC。
[0084]如圖4 (a)所示，在NAND型閃存中，NAND串NS包含多個存儲元MC及選擇柵極晶體管 S⑶T、SGST、SGCT。
[0085]多個存儲元MC串聯(lián)連接著電流路徑。一個選擇柵極晶體管SGDT連接于多個存儲元MC的一端(漏極側(cè))。兩個選擇晶體管SGST連接于多個存儲元的另一端(源極側(cè))。
[0086]各NAND串NS包含在襯底700上沿Z方向積層的多個存儲元。
[0087]例如，在同一層(以Z方向為基準的位置)內(nèi)在X方向及Y方向上排列的多個存儲元MC的柵極連接于同一字線WL。在Z方向上相鄰的存儲元MC連接于互不相同的字線。
[0088]NAND串NS內(nèi)的漏極側(cè)的選擇柵極晶體管(以下，稱為漏極側(cè)選擇柵極晶體管)SGDT的柵極連接于漏極側(cè)選擇柵極線SGD。漏極側(cè)選擇柵極晶體管SGDT的電流路徑連接于位線BL及NAND串NS的漏極側(cè)的終端的存儲元的電流路徑。
[0089]NAND串NS內(nèi)的源極側(cè)的一選擇柵極晶體管(以下，稱為源極側(cè)選擇柵極晶體管)SGST的柵極連接于源極側(cè)選擇柵極線SGS。源極側(cè)選擇柵極晶體管SGST的電流路徑連接于NAND串NS的源極側(cè)的終端的存儲元的電流路徑。
[0090]NAND串NS內(nèi)的源極側(cè)的另一選擇柵極晶體管SGCT的柵極連接于選擇柵極線SGC0選擇柵極晶體管SGCT的電流路徑連接于NAND串NS的源極側(cè)的終端的存儲元的電流路徑及源極線SL。以下，連接于共用選擇柵極線SGC的選擇柵極晶體管SGCT被稱為共用選擇柵極晶體管SGCT。
[0091]如圖4(b)所示，各NAND串NS包含一個半導體柱。半導體柱75從位線BL朝向襯底700延伸。例如，半導體柱75向相對于襯底700表面大致垂直的方向(Z方向)延伸。
[0092]多個導電層70、71、72、73是在Z方向上積層在襯底700上。各導電層70、71、72、73隔著膜79而包圍半導體柱75的側(cè)面。
[0093]多條字線WL各自包含多個導電層70的每個。
[0094]漏極側(cè)選擇柵極線SGD包含導電層71。導電層71積層在作為字線WL的多個導電層70的上方。
[0095]源極側(cè)選擇柵極線SGS包含導電層72。導電層72設(shè)置在作為字線WL的導電層70與襯底700之間。
[0096]共用選擇柵極線SGC包含導電層73。導電層73設(shè)置在導電層72與襯底700之間。
[0097]存儲元MC及選擇柵極晶體管S⑶T、SGST設(shè)置在將位線BL與襯底700連接的半導體柱75的側(cè)面上。
[0098]存儲元MC的柵極電極包含導電層70。也就是說，字線WL作為存儲元MC的柵極電極發(fā)揮功能。存儲元MC包含半導體柱75與導電層70之間的膜79作為存儲器膜79。存儲器膜79是包含電荷存儲層(例如電荷捕獲膜)的積層構(gòu)造的膜。
[0099]漏極側(cè)選擇柵極晶體管SGDT的柵極電極包含作為漏極側(cè)選擇柵極線SGD的導電層71 ο
[0100]源極側(cè)選擇柵極晶體管SGST的柵極電極包含作為源極側(cè)選擇柵極線SGS的導電層72。
[0101]共用選擇柵極晶體管SGCT的柵極電極包含作為共用選擇柵極線SGC的導電層73。
[0102]共用選擇柵極晶體管SGCT例如經(jīng)由源極線接點(以下，也稱為內(nèi)部源極線)CELSRC而連接于源極線SL。
[0103]共用選擇柵極晶體管SGCT的柵極絕緣膜80介存于選擇柵極晶體管SGCT的柵極電極73與襯底700之間。
[0104]選擇柵極晶體管SGCT的柵極電極73隔著半導體柱75的側(cè)面上的絕緣膜(例如，存儲器膜79)而與半導體柱75相向。共用選擇柵極晶體管SGCT例如與源極側(cè)選擇柵極晶體管SGST同樣地，包含絕緣膜79作為柵極絕緣膜。
[0105]共用選擇柵極晶體管SGCT包含半導體襯底(半導體區(qū)域)700的通道區(qū)域CRa、及半導體柱75內(nèi)的通道區(qū)域CRb。
[0106]源極線接點CELSRC將半導體柱75連接于源極線SL。源極線接點CELSRC設(shè)置在半導體襯底700內(nèi)的擴散層701上。例如，源極線接點CELSRC被在Y方向上相鄰的兩個串單元SU所共用。
[0107]此外，關(guān)于閃存、存儲元陣列及各元件的基本構(gòu)成、以及其制造方法，例如記載在“三維積層非易失性半導體存儲器”這一在2009年3月19日提出申請的美國專利申請案12/407，403號中。而且，關(guān)于存儲元陣列10的構(gòu)成及其制造方法，記載在“三維積層非易失性半導體存儲器”這一在2009年3月18日提出申請的美國專利申請案12/406，524號、“非易失性半導體存儲裝置及其制造方法”這一在2010年3月25日提出申請的美國專利申請案12/679，991號、“半導體存儲器及其制造方法”這一在2009年3月23日提出申請的美國專利申請案12/532,030號中。這些專利申請案是通過參照而將其全部內(nèi)容引用于本申請的說明書中。
[0108]在本實施方式的閃存中，共用選擇柵極線SGC與源極側(cè)選擇柵極線SGS相互獨立。共用選擇柵極線SGC與源極側(cè)選擇柵極線SGS連接于互不相同的電壓電路。
[0109]源極側(cè)選擇柵極線SGS經(jīng)由開關(guān)SSW及布線SGSI而連接于電壓電路(電壓源)40。
[0110]共用選擇柵極線SGC經(jīng)由與開關(guān)SSW不同的開關(guān)CSW及與布線SGSI不同的布線SGCI而連接于與電壓電路40不同的電壓電路220。
[0111]由此，本實施方式的閃存I可對源極線側(cè)選擇柵極線SGS及共用選擇柵極線SGC分別獨立地施加電壓。
[0112]在將共用選擇柵極晶體管SGCT的接通電壓施加給橫跨多個串單元SU的共用選擇柵極線SGC的情況下，無論NAND串NS是否包含動作對象的存儲元，均在接通狀態(tài)的選擇柵極晶體管SGCT的柵極電極73下方的半導體襯底700內(nèi)產(chǎn)生通道(反轉(zhuǎn)層)。
[0113]包含所選擇的存儲元的NAND串NS經(jīng)由半導體襯底700內(nèi)的多個通道而連接到連接于所選擇的NAND串NS的源極線接點CELSRC、及連接于非選擇的NAND串NS的源極線接點 CELSRCo
[0114]由此，本實施方式的閃存可在讀取數(shù)據(jù)時將從位線BL流向源極線的電流經(jīng)由多個源極線接點CELSRC而供給至源極線SL。結(jié)果，本實施方式的閃存可減少源極線與襯底之間的電阻的影響。
[0115]而且，在本實施方式中，在讀取數(shù)據(jù)時，在非選擇串單元SU的共用選擇柵極晶體管SGCT與存儲元MC之間，源極側(cè)選擇柵極晶體管SGST斷開。
[0116]因此，即使共用選擇柵極晶體管SGCT接通，非選擇的NAND串NS也憑借斷開狀態(tài)的源極側(cè)選擇柵極晶體管SGST而與襯底700及源極線接點CELSRC電分離。由此，本實施方式的閃存可抑制讀取動作時對非選擇元的干擾。
[0117](b)具體例
[0118]為了說明本實施方式的閃存的構(gòu)成例，參照圖5至圖13。此外，此處，為了說明圖5至圖13所示的閃存的構(gòu)成例，也適當使用圖1至圖4。
[0119](b-Ι)電路
[0120]如圖5所示，行解碼器209包含一個以上的地址解碼器203、及多個開關(guān)電路290。一個開關(guān)電路290對應于一個塊BLK。
[0121]各開關(guān)電路290電連接于各塊BLK。各開關(guān)電路290電連接于閃存內(nèi)部的電路201、202。
[0122]電壓產(chǎn)生電路40例如將應分別施加給字線WL及各選擇柵極線S⑶、SGS、SGC的各種電壓(控制電壓/驅(qū)動電壓)輸出到驅(qū)動器201、221。例如，電壓產(chǎn)生電路40包含多個電源(電壓源或電源端子)。
[0123]字線/選擇柵極線驅(qū)動器201驅(qū)動字線WL、漏極側(cè)/源極側(cè)選擇柵極線S⑶、SGS。字線/選擇柵極線驅(qū)動器201根據(jù)閃存I的動作將來自電壓產(chǎn)生電路40的電壓經(jīng)由開關(guān)電路290而施加給字線WL、漏極側(cè)選擇柵極線SGD及源極側(cè)選擇柵極線SGS。
[0124]本實施方式的閃存I包含用來控制連接于NAND串NS的共用選擇柵極線SGC的電路(以下，稱為共用選擇柵極控制電路)202。
[0125]共用選擇柵極線控制電路202包含選擇電壓產(chǎn)生電路(以下，也記載為SGC電壓產(chǎn)生電路)220、共用選擇柵極線驅(qū)動器(以下，也記載為SGC驅(qū)動器)221、及非選擇電壓產(chǎn)生電路(以下，也記載為USGC電壓產(chǎn)生電路)225。
[0126]選擇電壓產(chǎn)生電路220根據(jù)選擇塊的地址產(chǎn)生用來驅(qū)動所選擇的塊BLK內(nèi)的共用選擇柵極線SGC的電壓。
[0127]共用選擇柵極線驅(qū)動器221將來自選擇電壓產(chǎn)生電路220的電壓經(jīng)由布線SGCI及開關(guān)電路290而施加給共用選擇柵極線SGC。共用選擇柵極線驅(qū)動器221可將來自電壓產(chǎn)生電路40的電壓經(jīng)由開關(guān)電路290而施加給共用選擇柵極線SGC。
[0128]非選擇電壓產(chǎn)生電路225產(chǎn)生用來驅(qū)動非選擇塊BLK的共用選擇柵極線SGC的電壓。非選擇電壓產(chǎn)生電路225將所產(chǎn)生的電壓經(jīng)由開關(guān)電路290而施加給共用選擇柵極線SGC0
[0129]電壓產(chǎn)生電路40也可以包含選擇電壓產(chǎn)生電路220及非選擇電壓產(chǎn)生電路225。
[0130]閃存I將多條布線相對于多個開關(guān)電路290共用化。開關(guān)電路290根據(jù)選擇塊的地址將存儲元陣列10內(nèi)的字線WL及各選擇柵極線SGS、SGD連接于字線/選擇柵極線驅(qū)動器 201。
[0131]閃存I包含經(jīng)由開關(guān)電路290而連接于各塊BLK的漏極側(cè)選擇柵極線S⑶的多條布線(選擇控制線)SGDI。在各塊BLK包含四條漏極側(cè)選擇柵極線的情況下，閃存I包含分別對應于四條漏極側(cè)選擇柵極線SGD?SGD3的四條布線SGD1?SGDI3。
[0132]閃存I包含經(jīng)由開關(guān)電路290而連接于各塊BLK的漏極側(cè)選擇柵極線S⑶的一條布線(非選擇控制線)USGDI。
[0133]閃存I包含經(jīng)由開關(guān)電路290而連接于各塊BLK的字線WL的多條布線(以下，也記載為CG線)CGO?CGn — I。此外，在圖5中，為了簡化圖示，而僅圖示一條CG線。例如，閃存I內(nèi)的CG線CGO?CGn — I的條數(shù)與各塊BLK內(nèi)的字線WL的條數(shù)(η條)相同。
[0134]閃存I包含經(jīng)由開關(guān)電路290而連接于各塊BLK的源極側(cè)選擇柵極線SGS的多條布線(選擇控制線)SGSI。在各塊BLK包含四條源極側(cè)選擇柵極線SGSO?SGS3的情況下，閃存I包含分別對應于四條源極側(cè)選擇柵極線SGSO?SGS3的四條布線SGS1?SGSI3。
[0135]閃存I包含經(jīng)由開關(guān)電路290而連接于各塊BLK的源極側(cè)選擇柵極線SGS的一條布線(非選擇控制線)USGSI。
[0136]本實施方式的閃存I包含布線SGC1、USGCI。布線SGC1、USGCI將各塊BLK的共用選擇柵極線SGC經(jīng)由開關(guān)電路290而連接于共用選擇柵極線控制電路202。
[0137]共用選擇柵極線驅(qū)動器221連接于布線(選擇控制線)SGCI。
[0138]非選擇電壓產(chǎn)生電路225連接于布線(非選擇控制線)USGCI。非選擇電壓產(chǎn)生電路225也可以經(jīng)由共用選擇柵極線驅(qū)動器221而連接于布線USGCI。
[0139]如此，共用選擇柵極線控制電路202經(jīng)由對應于共用選擇柵極線SGC的各布線SGCI, USGCI而對存儲元陣列10內(nèi)的共用選擇柵極線SGC施加電壓。由此，共用選擇柵極線控制電路202控制及驅(qū)動各塊BLK內(nèi)的NAND串NS的共用選擇柵極線SGC。
[0140]如圖6所示的表示NAND串的構(gòu)成例的等效電路圖，各塊BLK包含四個串單元SU。在各塊BLK中，四個NAND串NS連接于一條位線BL。
[0141]例如，各漏極側(cè)選擇柵極晶體管SGDT包含串聯(lián)連接著電流路徑的四個晶體管Tl。漏極側(cè)選擇柵極線SGD連接于四個晶體管Tl的柵極。
[0142]例如，各源極側(cè)選擇柵極晶體管SGST包含串聯(lián)連接著電流路徑的三個晶體管T2。源極側(cè)選擇柵極線SGS連接于三個晶體管T2的柵極。
[0143]如圖6所示，即使各選擇柵極晶體管S⑶T、SGST包含多個晶體管T1、T2，多個晶體管Τ1、Τ2的電流路徑也串聯(lián)連接，多個晶體管Τ1、Τ2的柵極電極也相互連接。因此，可將形成選擇柵極晶體管SGDT、SGST的多個晶體管T1、T2與一個晶體管(選擇柵極晶體管)等效地處理。此外，各漏極側(cè)及源極側(cè)選擇柵極晶體管S⑶T、SGST也可以是一個晶體管T1、T2。
[0144]共用選擇柵極晶體管SGCT設(shè)置在源極側(cè)選擇柵極晶體管SGST與源極線SL之間。
[0145]連接于兩個源極線接點CELSRC的共用選擇柵極晶體管SGCT包含兩個晶體管Τ3。兩個晶體管Τ3可被作為相互獨立的兩個共用選擇柵極晶體管SGCT而處理。兩個晶體管Τ3也可以被視為一個共用選擇柵極晶體管。
[0146]如圖7所示，開關(guān)電路290包含字線開關(guān)單元291、漏極側(cè)選擇柵極線開關(guān)單元292、源極側(cè)選擇柵極線開關(guān)單元293、及共用選擇柵極線開關(guān)單元294。
[0147]各開關(guān)單元291、292、293、294例如包含高耐壓晶體管。
[0148]字線開關(guān)單元291包含與塊BLK內(nèi)的字線的條數(shù)相同個數(shù)的開關(guān)(選擇開關(guān))WSW0
[0149]各開關(guān)WSW的電流路徑的一端連接于一條字線WL，各開關(guān)WSW的電流路徑的另一端連接于與字線WL對應的一條CG線CG。各開關(guān)WSW的控制端子(柵極)連接于地址解碼器203的選擇信號線。各開關(guān)WSW的接通及斷開是基于來自地址解碼器203的解碼信號(塊選擇信號)BLKSEL而控制。
[0150]接通狀態(tài)的開關(guān)WSW將與閃存的動作相應的各種電壓傳送到選擇塊BLK內(nèi)的字線。
[0151]漏極側(cè)選擇柵極線開關(guān)單元292包含多個開關(guān)(選擇開關(guān))DSWO、DSffU DSW2、DSW3o
[0152]開關(guān)DSWO?DSW3的個數(shù)與塊內(nèi)的漏極側(cè)選擇柵極線SGD的條數(shù)相同。各開關(guān)DSffO?DSW3與各漏極側(cè)選擇柵極線S⑶O?S⑶3——對應。
[0153]各開關(guān)DSWO?DSW3的一端連接于各漏極側(cè)選擇柵極線S⑶O?S⑶3。各開關(guān)DSffO?DSW3的另一端連接于各布線S⑶1?S⑶13。
[0154]各開關(guān)DSWO?DSWl的控制端子(晶體管的柵極)連接于地址解碼器203的選擇信號線。
[0155]開關(guān)DSWO?DSW3的接通/斷開是基于解碼信號BLKSEL而控制。
[0156]漏極側(cè)選擇柵極線開關(guān)單元292包含多個開關(guān)(非選擇開關(guān))UDSWO、UDSffUUDSW2、UDSW3。
[0157]開關(guān)UDSW的個數(shù)與塊BLK內(nèi)的漏極側(cè)選擇柵極線SGD的條數(shù)相同。各開關(guān)UDSffO?UDSW3與各漏極側(cè)選擇柵極線S⑶O?S⑶3——對應。
[0158]各開關(guān)UDSWO?UDSW3的一端連接于各漏極側(cè)選擇柵極線S⑶O?S⑶3。各開關(guān)UDSffO?UDSW3的另一端共同地連接于布線US⑶I。
[0159]選擇信號BLKSEL與非選擇信號BLKSELn例如具有相互互補的信號電平(H電平或L電平)。在開關(guān)DSW根據(jù)H電平的信號而接通的情況下，開關(guān)UDSW根據(jù)L電平的信號而斷開。
[0160]在此情況下，各漏極側(cè)選擇柵極線S⑶與各布線S⑶I導通。接通狀態(tài)的開關(guān)DSW將根據(jù)閃存的動作及選擇地址而施加給各布線SGDI的電壓傳送到選擇塊內(nèi)的各漏極側(cè)選擇柵極線S⑶。
[0161]在開關(guān)UDSW接通的情況下，各漏極側(cè)選擇柵極線S⑶與布線US⑶I導通。接通狀態(tài)的開關(guān)UDSW將布線USGDI的電壓傳送到非選擇塊內(nèi)的漏極側(cè)選擇柵極線SGD。
[0162]源極側(cè)選擇柵極線開關(guān)單元293包含多個開關(guān)(選擇開關(guān))SSW。
[0163]開關(guān)SSWO?SSW3的個數(shù)與塊BLK內(nèi)的源極側(cè)選擇柵極線SGS的條數(shù)相同。各開關(guān)SSWO?SSW3與各源極側(cè)選擇柵極線SGSO?SGS3——對應。
[0164]各開關(guān)SSWO?SSW3的一端分別連接于源極側(cè)選擇柵極線SGSO?SGS3。各開關(guān)SSffO?SSW3的另一端分別連接于布線SGS1?SGSI3。
[0165]各開關(guān)SSWO?SSWl的控制端子(晶體管的柵極)連接于地址解碼器203的選擇信號線。
[0166]開關(guān)SSWO?SSW3的接通/斷開是基于解碼信號BLKSEL而控制。
[0167]源極側(cè)選擇柵極線開關(guān)單元293包含多個開關(guān)(非選擇開關(guān))USSff0開關(guān)USSW的個數(shù)與塊BLK內(nèi)的源極側(cè)選擇柵極線SGS的條數(shù)(例如四條)相同。各開關(guān)USSW與各源極側(cè)選擇柵極線SGS —一對應。
[0168]各開關(guān)USSWO?USSW3的一端分別連接于源極側(cè)選擇柵極線SGSO?SGS3。開關(guān)USSffO?USSW3的另一端共同地連接于布線USGSI。
[0169]各開關(guān)USSW的控制端子連接于地址解碼器203的非選擇信號線。開關(guān)USSW的接通/斷開是基于解碼信號BLKSELn而控制。
[0170]在基于解碼信號BLKSEL、BLKSELn而開關(guān)SSW接通且開關(guān)USSW斷開的情況下，接通狀態(tài)的開關(guān)SSW將根據(jù)閃存的動作及選擇地址而施加給布線SGDI的電壓傳送到各源極側(cè)選擇柵極線SGS。相對于此，在開關(guān)SSW斷開且開關(guān)USSW接通的情況下，接通狀態(tài)的開關(guān)USSff將施加給布線US⑶I的電壓傳送到漏極側(cè)選擇柵極線S⑶。此外，開關(guān)USSW也有鑒于開關(guān)電路290內(nèi)的元件數(shù)而不存在于開關(guān)電路290內(nèi)的情況。
[0171]共用選擇柵極線開關(guān)單元293包含多個開關(guān)CSW、UCSW。
[0172]開關(guān)CSW、UCSff對應于設(shè)置在塊BLK內(nèi)的共用選擇柵極線SGC。
[0173]開關(guān)(選擇開關(guān))CSW的電流路徑的一端連接于塊BLK內(nèi)的共用選擇柵極線SGC，開關(guān)CSW的電流路徑的另一端連接于多個塊BLK所共用的控制線SGCI。
[0174]開關(guān)CSW的控制端子(柵極)連接于地址解碼器203的選擇信號線。開關(guān)CSW的接通/斷開是基于解碼信號BLKSEL而控制。
[0175]開關(guān)(非選擇開關(guān))UCSW的電流路徑的一端連接于塊BLK內(nèi)的共用選擇柵極線SGC0開關(guān)UDSW的電流路徑的另一端連接于多個塊BLK所共用的布線USGCI。
[0176]開關(guān)UCSW的控制端子(柵極)連接于地址解碼器203的非選擇信號線。開關(guān)UCSW的接通/斷開是基于解碼信號BLKSELn而控制。
[0177]在基于解碼信號BLKSEL、BLKSELn而開關(guān)CSW接通且開關(guān)UCSW斷開的情況下，選擇塊BLK內(nèi)的共用選擇柵極線SGC與布線SGCI導通。接通狀態(tài)的開關(guān)CSW將根據(jù)閃存的動作而施加給布線SGCI的電壓傳送到共用選擇柵極線SGC。
[0178]在開關(guān)CSW斷開且開關(guān)UCSW接通的情況下，非選擇塊BLK內(nèi)的共用選擇柵極線SGC與布線US⑶I導通。接通狀態(tài)的開關(guān)UCSW將施加給布線USGCI的電壓傳送到共用選擇柵極線S⑶。
[0179](b-2)構(gòu)造
[0180]使用圖8至圖11，說明本實施方式的閃存的各塊BLK內(nèi)的構(gòu)造例。
[0181]如圖8的示意性的平面構(gòu)造、圖9及圖10的示意性的截面構(gòu)造般，接點(以下，稱為阱接點)CPffELL設(shè)置在塊BLK的終端。例如，阱接點CPWELL包圍各塊BLK。
[0182]阱接點CPWELL連接于襯底700內(nèi)的P阱區(qū)域709。接點CPWELL與P阱區(qū)域內(nèi)的P+型擴散層702接觸。通過P +型擴散層702而減少接點CPWELL與P阱區(qū)域709的接觸電阻。
[0183]塊BLK的多個NAND串NS設(shè)置在被阱接點CPWELL包圍的區(qū)域內(nèi)。塊BLK內(nèi)的設(shè)置著多個NAND串NS(串單元)的區(qū)域是連續(xù)的半導體區(qū)域。
[0184]如圖6所示，在漏極側(cè)選擇柵極晶體管SGDT包含四個晶體管Tl的情況下，漏極側(cè)選擇柵極晶體管SGDT包含半導體柱75的上端側(cè)的四個導電層71A、71B、71C、71D作為各晶體管Tl的柵極電極。
[0185]在與漏極側(cè)選擇柵極晶體管S⑶T同樣地，源極側(cè)選擇柵極晶體管SGST包含三個晶體管T2的情況下，源極側(cè)選擇柵極晶體管SGST包含半導體柱75的下端側(cè)的三個導電層72A、72B、72C作為各晶體管T2的柵極電極。
[0186]作為字線WL的導電層70沿X方向延伸。
[0187]此外，各布線層級內(nèi)的字線WL未針對塊BLK內(nèi)的每個串單元SU而分割。各布線層級連續(xù)的導電層70是作為多個串單元SU所共用的字線WL而使用。
[0188]作為漏極側(cè)選擇柵極線SGD的導電層71沿X方向延伸。導電層71是針對每個串單元SU而分割。所積層的導電層71是在存儲元陣列10的終端，連接于共用的布線(未圖示)O
[0189]作為源極側(cè)選擇柵極線SGS的導電層72沿X方向延伸。導電層72是針對每個串單元SU而分割。所積層的導電層72是在存儲元陣列10的終端，連接于共用的布線(未圖示)O
[0190]作為共用選擇柵極線SGC的導電層73例如具有不針對每個串單元SU分割而在塊BLK內(nèi)連續(xù)的布線圖案。
[0191]例如，導電層73具有與導電層70類似的平面形狀。
[0192]此外，在圖8中，圖示有沿X方向延伸的字線WL、及沿X方向延伸的各選擇柵極線S⑶、SGS0然而，根據(jù)塊BLK的布線布局，在塊BLK的終端，字線WL及選擇柵極線S⑶、SGS也可以在Y方向上折彎。
[0193]源極線接點CELSRC設(shè)置在串單元SU間。
[0194]彼此相鄰的串單元SU共有源極線接點CELSRC。接點CELSRC例如具有沿X方向延伸的板狀構(gòu)造。源極線接點CELSRC因其形狀而具有相對較高的電阻值。
[0195]源極線接點CELSRC連接于P阱區(qū)域709的N+型擴散層701。
[0196]半導體柱75的上端經(jīng)由位線接點BC而連接于位線BL。半導體柱75的下端與P阱區(qū)域709接觸。
[0197]源極線(也稱為內(nèi)部源極線)SL經(jīng)由源極線接點CELSRC而連接于N+型擴散層701。分路布線LLA設(shè)置在源極線SL上方。分路布線LLA經(jīng)由插頭SC而連接于源極線SL。
[0198]源極線接點CELSRC及源極線SL為了低電阻化而在存儲元陣列10內(nèi)以某種間隔分路。因此，存儲元陣列10 (塊BLK)包含多個分路區(qū)域XRo
[0199]例如，對阱區(qū)域內(nèi)而設(shè)的分路布線LLB設(shè)置在分路區(qū)域XR內(nèi)。分路布線LLB連接于阱接點CPWELL。
[0200]如圖11所示的NAND串的更具體的截面構(gòu)造，例如，半導體柱75包含核心部759、及半導體區(qū)域751。核心部759包含柱狀絕緣體(例如氧化硅)。半導體區(qū)域751覆蓋核心部759的側(cè)面。
[0201]存儲元MC在半導體區(qū)域751內(nèi)包含通道區(qū)域。此外，半導體柱75也可以是從半導體襯底700外延生長的半導體層。
[0202]導電層70、71、72、73與層間絕緣膜89交替地積層在襯底700上。導電層70?73及層間絕緣膜89覆蓋半導體柱75的側(cè)面。
[0203]各層間絕緣膜89具有積層構(gòu)造。
[0204]各層間絕緣膜89具有氧化硅膜803在Z方向上夾于兩個氧化鋁膜(aluminafilm)801間的構(gòu)造。兩個氧化鋁膜801在Z方向上夾著各導電層70、71、72。例如，氧化鋁膜801的膜厚薄于氧化娃膜803的膜厚。
[0205]包含電荷存儲層的存儲器膜79例如具有三層構(gòu)造。電荷存儲層(例如氮化硅膜)在相對于襯底表面平行的方向上，夾于半導體柱側(cè)的氧化硅膜791與導電層側(cè)的氧化鋁膜(alumina film) 793 之間。
[0206]漏極側(cè)及源極側(cè)選擇柵極晶體管S⑶T、SGST的柵極絕緣膜包含存儲器膜79。
[0207]共用選擇柵極晶體管SGCT包含襯底700上的絕緣膜80作為柵極絕緣膜的一部分。柵極絕緣膜80具有積層構(gòu)造，且包含襯底700上的氧化硅膜808、及氧化硅膜808上的氧化鋁膜809。氧化鋁膜809的膜厚薄于氧化硅膜808的膜厚。例如，氧化鋁膜809的膜厚為氧化娃I旲808的I旲厚的一半左右。
[0208]柵極絕緣膜80的膜厚tl薄于層間絕緣膜89的膜厚t2。例如，以氧化硅換算膜厚計，絕緣膜80的膜厚為15nm?18nm左右。
[0209]共用選擇柵極晶體管SGCT包含存儲器膜79作為柵極絕緣膜的一部分。
[0210]此外，關(guān)于半導體柱75的形狀，根據(jù)所積層的導電層的積層數(shù)(積層構(gòu)造的高度)，半導體柱75的下端側(cè)(襯底側(cè))的尺寸有小于半導體柱75的上端側(cè)(位線側(cè))的尺寸的傾向。結(jié)果，半導體柱75存在具有錐狀截面構(gòu)造的情況。
[0211]例如，在圖9至圖11所示的NAND串的構(gòu)造中，導電層73與導電層72A也可以用于共用選擇柵極線SGC。
[0212]在共用選擇柵極線SGC包含兩層導電層73、72A的情況下，如圖12所示的本實施方式的閃存的變化例的等效電路圖，共用選擇柵極晶體管SGCT包括晶體管T2X，所述晶體管T2X包含導電層73作為柵極電極的晶體管T3及包含導電層72A作為柵極電極。
[0213]在此情況下，導電層72B、72C用于源極線側(cè)選擇柵極線SGS及源極側(cè)選擇柵極晶體管SGST的柵極電極。源極線選擇柵極晶體管SGST包含兩個晶體管T2。
[0214]根據(jù)所述構(gòu)成，在本實施方式中，存儲器控制器5及閃存是在讀取閃存的數(shù)據(jù)時，對選擇塊內(nèi)的共用選擇柵極線SGC施加共用選擇柵極晶體管SGCT接通的電壓。
[0215]由此，所選擇的NAND串NS經(jīng)由形成在半導體襯底700內(nèi)的多個通道而與多個源極線接點CELSRC導通。
[0216](c)動作例
[0217]參照圖13至圖16，對實施方式的半導體存儲器的動作例進行說明。此處，為了說明本實施方式的半導體存儲器的動作例，也適當使用圖1至圖12。
[0218](c-Ι)寫入動作
[0219]參照圖13，對實施方式的三維構(gòu)造NAND閃存的寫入動作的一例進行說明。
[0220]此處，對選擇所選擇的塊BLK內(nèi)的多個串單元中的第一個串單元SUO的情況進行說明。
[0221]主設(shè)備600對存儲設(shè)備500發(fā)送寫入命令、應寫入的數(shù)據(jù)及寫入數(shù)據(jù)的地址(塊及頁面的地址)。
[0222]存儲設(shè)備500內(nèi)的存儲器控制器5接收應寫入的數(shù)據(jù)及地址。存儲器控制器5將應寫入的數(shù)據(jù)及地址輸出到本實施方式的閃存I。
[0223]在存儲器控制器5的控制下，閃存I內(nèi)的各電路驅(qū)動存儲元陣列內(nèi)的各布線BL、WL、S⑶、SGS、SGC0
[0224]感測放大器電路30及數(shù)據(jù)閂鎖電路35對位線BL傳送與應寫入的數(shù)據(jù)相對應的電壓。
[0225]選擇塊BLK的地址解碼器203將H電平的選擇信號BLKSEL供給至選擇開關(guān)WSW、DSW、SSW、CSW。而且，選擇塊BLK的地址解碼器203將L電平的非選擇信號BLKSELn供給至非選擇開關(guān)UDSW、USSW、UCSW。
[0226]由此，關(guān)于選擇塊BLK，各字線WL通過接通狀態(tài)的開關(guān)WSW而與各CG線CG導通，各選擇柵極線S⑶、SGS通過接通狀態(tài)的選擇開關(guān)DSW、SSff, CSff而與布線S⑶1、SGS1、SGCI導通。
[0227]非選擇塊BLK的地址解碼器203將L電平的選擇信號BLKSEL及H電平的非選擇信號BLKSELn供給至開關(guān)電路290。
[0228]由此，關(guān)于非選擇塊BLK，字線WL與CG線CG電分離而成為非選擇狀態(tài)。而且，非選擇塊BLK的各選擇柵極線S⑶、SGS、SGC與布線US⑶、USGS, USGC導通。
[0229]如圖13所示的寫入動作中的施加給各布線的電壓的時序圖，字線/選擇柵極線驅(qū)動器201將電壓(漏極側(cè)選擇柵極線選擇電壓)VSGD經(jīng)由布線SGD1及開關(guān)DSWO而施加給選擇串單元SUO的漏極側(cè)選擇柵極線SGD0。漏極側(cè)選擇柵極線SGDO的電壓VSGD例如為
2.4V左右。字線/選擇柵極線驅(qū)動器201將OV的電壓(漏極側(cè)選擇柵極線非選擇電壓)VSS經(jīng)由布線S⑶11?S⑶13及開關(guān)DSWl?DSW3而施加給非選擇串單元SUl?SU3的漏極側(cè)選擇柵極線SGDl?SGD3。
[0230]由此，連接于漏極側(cè)選擇柵極線S⑶O的選擇柵極晶體管S⑶T接通。相對于此，連接于選擇柵極線SGDl?SGD3的漏極側(cè)選擇柵極晶體管SGDT斷開。由此，僅選擇NAND串NS經(jīng)由接通狀態(tài)的選擇柵極晶體管S⑶T而連接于位線BL。
[0231]源極線/阱控制電路50將電壓(源極線電壓)VSRCa以與施加電壓VSGD實質(zhì)上相同的時序施加給源極線CELSRC。
[0232]字線/選擇柵極線驅(qū)動器201將電壓VSS施加給選擇塊BLK內(nèi)的全部源極側(cè)選擇柵極線SGS。
[0233]共用選擇柵極線驅(qū)動器221將來自電壓產(chǎn)生電路40的電壓VSS施加給共用選擇柵極線SGC。電壓VSS例如為0V。
[0234]由此，源極側(cè)選擇柵極晶體管SGST及共用選擇柵極晶體管SGCT斷開。結(jié)果，塊BLK內(nèi)的NAND串NS與源極線SL非導通。
[0235]對非選擇塊BLK的各選擇柵極線S⑶、SDS、SGC例如施加電壓VSS。
[0236]字線/選擇柵極線驅(qū)動器201在對漏極側(cè)選擇柵極線SGDO及源極線CELSRC施加電壓VS⑶之后，將非選擇電壓VPASS施加給選擇塊BLK內(nèi)的非選擇字線WL。寫入動作時的非選擇電壓VPASS例如為9V左右。
[0237]字線/選擇柵極線驅(qū)動器201將某種大小的電壓(例如，電壓VPASS)以與施加非選擇電壓VPASS實質(zhì)上相同的時序施加給選擇字線WL。字線/選擇柵極線驅(qū)動器201與某種電壓的施加連續(xù)而將編程電壓VPGM施加給選擇字線WL。編程電壓VPGM例如為20V左右。
[0238]通過施加編程電壓VPGM，選擇元的閾值朝向?qū)趹獙懭氲臄?shù)據(jù)的值偏移(shift)ο
[0239]在將編程電壓VPGM施加給選擇字線之后，存儲器控制器5在選擇元(選擇頁面)執(zhí)行用于驗證的讀取，且判定選擇元的閾值。由此，判定應寫入的數(shù)據(jù)是否已寫入至選擇
J L ο
[0240]存儲器控制器5及閃存I重復編程電壓VPGM的施加及驗證直至選擇元的閾值偏移為對應于應寫入的數(shù)據(jù)的值。
[0241]在存儲器控制器5判定選擇元的閾值存在于與應寫入的數(shù)據(jù)對應的值的范圍內(nèi)的情況下，閃存I的寫入動作結(jié)束。
[0242]此外，對漏極側(cè)選擇柵極線SGD及源極線CELSRC施加電壓如果是對字線施加電壓之前的時序，那么對漏極側(cè)選擇柵極線SGD施加電壓的時序也可以與對源極線CELSRC施加電壓的時序不同。
[0243]如上所述，執(zhí)行包含相互電獨立的兩個源極側(cè)選擇柵極線的閃存的寫入動作。
[0244](c-2)刪除動作
[0245]參照圖14，對實施方式的三維構(gòu)造NAND閃存的刪除動作的一例進行說明。此外，在本實施方式的閃存的刪除動作的說明中，省略與所述閃存的寫入動作相同的動作的說明。
[0246]如圖14所示的刪除動作中的施加給各布線的電壓的時序圖，本實施方式的閃存的刪除動作是如下所述般執(zhí)行。
[0247]存儲器控制器5基于刪除命令及地址而控制閃存的刪除動作。
[0248]存儲器控制器5控制閃存I內(nèi)的各電路，且為了選擇塊的刪除動作而驅(qū)動各布線WL、S⑶、SGS、SGC0
[0249]字線/選擇柵極線驅(qū)動器201將電壓VERA_SGD施加給選擇塊BLK內(nèi)的漏極側(cè)選擇柵極線SGD。字線/選擇柵極線驅(qū)動器201將電壓VERA_SGS施加給選擇塊BLK內(nèi)的源極側(cè)選擇柵極線SGS。
[0250]由此，漏極側(cè)選擇柵極晶體管S⑶T、及源極側(cè)選擇柵極晶體管SGST接通。塊BLK內(nèi)的全部NAND串NS與位線BL及源極線SL導通。
[0251 ] 各選擇柵極線S⑶、SGS的控制電壓VERA_S⑶、VERA_SGS具有不會從選擇柵極晶體管SGDT、SGST的存儲器膜79產(chǎn)生電子的釋出(或空穴的注入)的大小，以免因?qū)Υ鎯υ狹C的刪除動作而導致包含存儲器膜79的選擇柵極晶體管SGDT、SGST的閾值變動。
[0252]字線/選擇柵極線驅(qū)動器201是以與對選擇柵極線SGD、SGS施加電壓實質(zhì)上相同的時序?qū)㈦妷篤ERA_WL施加給塊BLK內(nèi)的全部字線WL。電壓VERA_WL例如為0.5V左右。
[0253]源極線/阱控制電路50將刪除電壓VERA分別施加給源極線SL/源極線接點CELSRC、及阱接點CPWELL/P阱區(qū)域709。刪除電壓VERA例如為24V左右的電壓。
[0254]在本實施方式中，共用選擇柵極線驅(qū)動器221將電壓VERA_SGC施加給共用選擇柵極線SGC。電壓VERA_SGC是低于電壓VERA的電壓。例如，共用選擇柵極線SGC的電壓VERA_SGC高于源極側(cè)選擇柵極線SGS的電壓VERA_SGS。
[0255]通過在襯底700內(nèi)形成通道，而將刪除電壓VERA經(jīng)由阱區(qū)域709而施加給半導體柱75。通過字線WL與半導體柱75之間的電位差，而將存儲器膜(電荷存儲層)79內(nèi)的電子釋出至半導體柱75內(nèi)。或者，通過字線WL與半導體柱75之間的電位差，而將半導體柱75內(nèi)的空穴注入到存儲器膜79內(nèi)。
[0256]刪除動作時的共用選擇柵極線SGC的電壓VERA_SGC與源極側(cè)選擇柵極線SGS的電壓VERA_SGS被獨立地控制。由此，緩和襯底700與共用選擇柵極線SGC之間的電位差、及半導體柱75的下部與共用選擇柵極線SGC之間的電位差。因此，防止襯底700與共用選擇柵極線SGC(73)之間的柵極絕緣膜80的絕緣破壞。
[0257]而且，抑制因存儲器膜內(nèi)的電荷的變化而產(chǎn)生的共用選擇柵極晶體管SGCT的閾值的變動。
[0258]結(jié)果，確保共用選擇柵極晶體管SGCT的動作的可靠性。
[0259]此外，共用選擇柵極線SGC的電壓VERA_SGC也可以是源極側(cè)選擇柵極線的電壓VERA_SGS以下。例如，也可以在刪除動作時，對共用選擇柵極線SGC施加與電壓VERA_SGS相同的電壓。
[0260]如上所述，執(zhí)行包含相互電獨立的兩個源極側(cè)選擇柵極線的閃存的刪除動作。
[0261](c-3)讀取動作
[0262]為了說明第一實施方式的三維構(gòu)造NAND閃存的讀取動作，參照圖15及圖16。
[0263]此處，說明選擇了選擇塊BLK內(nèi)的多個串單元中的串單元SUO時閃存的讀取動作。
[0264]主設(shè)備600將讀取命令及地址發(fā)送到存儲器控制器5，且要求讀取數(shù)據(jù)。
[0265]存儲器控制器5基于讀取命令而控制閃存I的動作。
[0266]存儲器控制器5基于讀取命令及地址而控制閃存I內(nèi)的各電路，驅(qū)動選擇塊及非選擇塊內(nèi)的各布線。
[0267]在讀取動作時，存儲器控制器5及閃存I的內(nèi)部控制電路9如下所述般驅(qū)動非選擇塊。
[0268]電壓產(chǎn)生電路40產(chǎn)生施加給非選擇塊的各種電壓。
[0269]在對應于非選擇塊BLK的開關(guān)電路290中，根據(jù)H電平的解碼信號BLKSELn，非選擇開關(guān)UDSW、USSff, UCSff各自接通。非選擇塊BLK內(nèi)的各選擇柵極線S⑶、SGS、SGC分別連接于各布線US⑶1、USGS1、USGCI。
[0270]字線/選擇柵極線驅(qū)動器201將來自電壓產(chǎn)生電路40的電壓VSRC分別經(jīng)由非選擇開關(guān)UDSW、USSW而分別施加給非選擇塊BLK的漏極側(cè)選擇柵極線SGD及塊BLK的源極側(cè)選擇柵極線SGS。
[0271]非選擇電壓產(chǎn)生電路225產(chǎn)生非選擇電壓VSRC。如圖15的讀取動作中的各布線的電壓的時序圖所示，非選擇電壓產(chǎn)生電路225將非選擇電壓VSRC經(jīng)由非選擇開關(guān)UCSW而施加給非選擇塊BLK的共用選擇柵極線SGC。
[0272]源極線/阱控制電路50將非選擇電壓VSRC施加給源極線SL及源極線接點CELSRC。源極線/阱控制電路50將非選擇電壓VSRC經(jīng)由阱布線及阱接點CPWELL而施加給P型阱區(qū)域709。
[0273]此外，在閃存I的讀取動作時，也可以代替非選擇電壓VSRC，而將OV的電壓VSS施加給非選擇塊BLK的各選擇柵極線SGD、SGS、SGC0對非選擇塊BLK的各選擇柵極線SGD、SGS、SGC施加兩個電壓VSS、VSRC中的哪一個電壓是由存儲器控制器5基于閃存的芯片內(nèi)的ROM (Read Only Memory，只讀存儲器)保險絲中所存儲的信息(設(shè)定參數(shù))而決定。
[0274]存儲器控制器5及閃存I的內(nèi)部控制電路9如下所述般驅(qū)動選擇塊BLK內(nèi)的各布線。
[0275]感測放大器電路30對位線BL進行充電。電壓產(chǎn)生電路40產(chǎn)生分別施加給選擇塊BLK內(nèi)的各布線的多個電壓。
[0276]如圖15所示，源極線/阱控制電路50將電壓(源極線電壓)VSRC施加給選擇塊BLK內(nèi)的源極線SL。結(jié)果，將電壓VSRC施加給選擇塊BLK內(nèi)的各源極線接點CELSRC?？刂齐妷篤SRC例如為0.5V左右。
[0277]在對應于選擇塊BLK的開關(guān)電路290中，根據(jù)H電平的解碼信號BLKSEL，各選擇開關(guān)DSW、SSff, CSff接通。在選擇塊BLK內(nèi)，各選擇柵極線S⑶、SGS、SGC分別連接于各布線S⑶1、SGS1、SGC10
[0278]字線/選擇柵極線驅(qū)動器201將電壓Vss分別施加給選擇塊BLK內(nèi)的非選擇的漏極側(cè)及源極側(cè)選擇柵極線S⑶I?S⑶3、SGSl?SGS3。
[0279]字線選擇柵極線驅(qū)動器201將電壓VSG經(jīng)由選擇開關(guān)DSWO而施加給選擇串單元SUO的漏極側(cè)選擇柵極線SGDO。由此，漏極側(cè)選擇柵極晶體管SGDT接通。在漏極側(cè)選擇柵極晶體管S⑶T的位置，在半導體柱75內(nèi)產(chǎn)生通道。
[0280]字線/選擇柵極線驅(qū)動器201將電壓VSG經(jīng)由選擇開關(guān)SSWO而施加給選擇串單元SUO內(nèi)的源極側(cè)選擇柵極線SGS0。由此，所選擇的串單元SUO的源極側(cè)選擇柵極晶體管SGST接通。在源極側(cè)選擇柵極晶體管SGST的位置，在半導體柱75內(nèi)產(chǎn)生通道。
[0281]施加給漏極側(cè)及源極側(cè)選擇柵極線S⑶、SGS的電壓VSG例如為6V左右。
[0282]字線/選擇柵極線驅(qū)動器201將非選擇電壓VREAD經(jīng)由選擇開關(guān)WSW而施加給選擇塊BLK內(nèi)的非選擇字線WL。非選擇電壓VREAD例如為7V左右。
[0283]字線/選擇柵極線驅(qū)動器201將選擇電壓(判定電壓)VCGRV經(jīng)由選擇開關(guān)WSW而施加給選擇字線WL。選擇電壓VCGRV例如為0.5V左右。然而，選擇電壓VCGRV根據(jù)存儲元MC可存儲的比特數(shù)而準備多個值。
[0284]在本實施方式中，存儲器控制器5及內(nèi)部控制電路9為了控制共用選擇柵極線SGC而驅(qū)動共用選擇柵極線控制電路202。共用選擇柵極線驅(qū)動器221將來自選擇電壓產(chǎn)生電路220(或電路40)的電壓VSGC施加給選擇塊BLK內(nèi)的共用選擇柵極線SGC。關(guān)于電壓VSGC,連接于共用選擇柵極線SGC的選擇柵極晶體管SGCT接通。由此，電壓VSGC具有在共用選擇柵極線(選擇柵極晶體管的柵極電極)SGC下方的半導體襯底700 (P型阱區(qū)域)內(nèi)產(chǎn)生通道的大小。電壓VSGC例如為6V左右。
[0285]此外，施加給共用選擇柵極線SGC的電壓VSGC只要為可在襯底700內(nèi)形成通道900的大小，那么根據(jù)共用選擇柵極晶體管SGCT的特性，可以是與選擇串單元的漏極側(cè)/源極側(cè)選擇柵極線SGD、SGS的控制電壓VSG相同的大小，也可以是不同的大小。
[0286]通過施加電壓VSGC，在選擇塊BLK內(nèi)的多個串單元SU中，共用選擇柵極晶體管SGCT接通。
[0287]如圖16所示，當在讀取數(shù)據(jù)時對本實施方式的閃存的共用選擇柵極線SGC施加電壓的情況下，在選擇塊BLK內(nèi)，在共用選擇柵極晶體管SGCT的下方的半導體襯底700內(nèi)產(chǎn)生通道900。而且，憑借接通狀態(tài)的共用選擇柵極晶體管SGCT，在與柵極電極73相向的半導體柱75內(nèi)產(chǎn)生通道901。
[0288]而且，憑借接通狀態(tài)的選擇柵極晶體管S⑶T、SGST而在半導體柱75內(nèi)產(chǎn)生通道902、903。
[0289]在選擇串單元SUO中，通過各選擇柵極晶體管S⑶T、SGST, SGCT接通，而使選擇元MC的通道區(qū)域(半導體柱75)與位線BL及源極線SL導通。
[0290]非選擇串單元的漏極側(cè)及源極側(cè)選擇柵極晶體管S⑶T、SGST斷開。因此，在非選擇串單元中，即使共用選擇柵極晶體管SGCT接通，源極線接點CELSRC與非選擇NAND串NS的半導體柱75的導通也會由斷開狀態(tài)的源極側(cè)選擇柵極晶體管SGST截止。
[0291]在選擇塊BLK內(nèi)，在多個串單元SU連接于共用的字線WL的情況下，將讀取電壓VCGR施加給非選擇串單元SUl?SU3的字線WL。然而，因OV的電壓，非選擇串單元SUl?SU3的選擇柵極晶體管S⑶T、SGST斷開。因此，非選擇串單元SUl?SU3不連接于位線BL及源極線SL。
[0292]根據(jù)選擇電壓VCGR及選擇元MC的閾值狀態(tài)，選擇元MC接通或斷開。
[0293]在選擇元MC的閾值為選擇電壓VCGR以下的情況下，選擇元接通。由此，位線BL連接于襯底700及源極線接點CELSRC，位線BL進行放電。如圖16所示，選擇串單元SUO除經(jīng)由因選擇串單元SUO內(nèi)的共用選擇柵極晶體管SGCT所產(chǎn)生的通道900以外，也經(jīng)由因非選擇串單元SUl?SU3的共用選擇柵極晶體管SGCT所產(chǎn)生的通道900而與多個源極線接點CELSRC導通。因此，元電流IR經(jīng)由接通狀態(tài)的選擇元MC而從位線BL流向多個源極線接點 CELSRCo
[0294]在選擇元MC的閾值大于選擇電壓VCGR的情況下，選擇元MC斷開。通過斷開狀態(tài)的選擇元MC，位線BL從襯底700及源極線接點CELSRC截止，而維持位線BL的充電狀態(tài)。
[0295]感測放大器電路30檢測位線BL的電位(充電狀態(tài)/放電狀態(tài))，并將其檢測結(jié)果作為選擇元MC內(nèi)的數(shù)據(jù)(選擇頁面的數(shù)據(jù))輸出到數(shù)據(jù)閂鎖電路35。
[0296]存儲器控制器5將數(shù)據(jù)閂鎖電路35內(nèi)的數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入輸出緩沖器65而讀取到存儲器控制器5內(nèi)。存儲器控制器5將從閃存I讀取的數(shù)據(jù)傳送到主設(shè)備600。
[0297]如上所述，在本實施方式的閃存中執(zhí)行從選擇元MC讀取數(shù)據(jù)。
[0298]此外，也可以在讀取數(shù)據(jù)時，根據(jù)Z方向上的選擇字線的位置，調(diào)整施加給共用選擇柵極線SGC的電壓VSGC的大小。
[0299]如上所述，關(guān)于相對于襯底表面平行的方向上的半導體柱的尺寸(例如直徑)，位線BL側(cè)的半導體柱的直徑小于襯底側(cè)的半導體柱的直徑。因此，位于位線側(cè)的存儲元的元電流的大小有可能與位于襯底側(cè)的存儲元的元電流的大小不同。
[0300]例如，在本實施方式的閃存的數(shù)據(jù)讀取時，選擇η條字線中的襯底側(cè)的n/兩條字線WLO?WLx — I時的電壓VSGCA的大小與選擇位線側(cè)的n/兩條字線WLx?WLn — I時的電壓VSGCB的大小不同。
[0301]在該電壓VSGCA、VSGCB的設(shè)定中，存儲器控制器5及閃存I在對位線側(cè)的字線WLx?WLn — I數(shù)據(jù)讀取時，將電壓VSGCA施加給共用選擇柵極線SGC。相對于此，存儲器控制器5及內(nèi)部控制電路9在對相對于襯底側(cè)的字線而言的字線WLO?WLx — I進行讀取時，將偏移值與電壓VSGCA相加所得的電壓VSGCB施加給共用選擇柵極線SGC。此外，電壓VSGCA, VSGCB的偏移值可以是正值，也可以是負值。
[0302]圖15及圖16所示的閃存的數(shù)據(jù)讀取不僅可適用于外部所要求的數(shù)據(jù)的讀取，也可以適用于寫入動作時的驗證讀取。
[0303]如圖15及圖16所示，在本實施方式的閃存中，在非選擇串單元SU (非選擇NAND串)中，存儲元MC的通道區(qū)域(半導體柱)75因斷開狀態(tài)的漏極側(cè)及源極側(cè)選擇柵極晶體管S⑶T、SGST而從位線BL、半導體襯底700及源極線SL截止。因此，通過字線WL與通道區(qū)域(半導體柱75)之間的耦合而使存儲元MC的通道區(qū)域的電位上升。
[0304]結(jié)果，即使非選擇串單元SU的共用選擇柵極晶體管SGCT接通，在字線WL與通道區(qū)域75之間，也不會產(chǎn)生電場、或產(chǎn)生的電場較小。
[0305]因此，本實施方式的閃存可減少非選擇串單元(NAND串)中的引線干擾的產(chǎn)生。
[0306]在本實施方式的閃存的選擇塊BLK中，通過存儲器控制器5及內(nèi)部控制電路的控制而對選擇及非選擇串單元SU的共用選擇柵極線SGC施加電壓VSGC。
[0307]由此，選擇及非選擇串單元SU的共用選擇柵極晶體管SGCT接通，在選擇塊中的半導體襯底700內(nèi)的整體產(chǎn)生通道900。
[0308]在讀取數(shù)據(jù)時，選擇串單元SUO (選擇NAND串)中的元電流IR不僅流入到彼此相鄰的選擇串單元SUO與非選擇串單元SUl之間的源極線接點CELSRC，而且也經(jīng)由非選擇串單元SUl?SU3下方的襯底700內(nèi)的通道900而流到非選擇串單元SUl?SU3間的源極線接點 CELSRCo
[0309]換句話說，選擇串單元SUO與塊BLK內(nèi)的全部源極線接點CELSRC導通。而且，選擇串單元SUO的元電流在所有源極線接點CELSRC分流。
[0310]因此，在本實施方式的閃存I的塊BLK內(nèi)的多個源極線接點CELSRC，與僅一個源極線接點CELSRC連接于選擇串單元SUO的情況相比，平均流到各源極線接點CELSRC的元電流減少。
[0311]因此，在本實施方式的閃存中，即使各源極線接點CELSRC的電阻值高，各源極線接點CELSRC中的電壓降下也變小。因此，本實施方式的閃存可防止如下情況:在讀取數(shù)據(jù)時，因源極線接點CELSRC的電位從設(shè)定值偏移而使選擇元的柵極-源極間電壓從所期望的值偏移，存儲元的閾值分布擴散。
[0312]結(jié)果，本實施方式的閃存可確保閃存的動作的可靠性。
[0313]而且，根據(jù)本實施方式的閃存，供給至將分路布線LL與源極線SL連接的插頭SP的電流量減少。結(jié)果，本實施方式的閃存可減少如源極線接點CELSRC中的電迀移、源極線接點CELSRC/分路部的熔斷的因過大的元電流而產(chǎn)生的源極線接點CELSRC及分路部的劣化。
[0314]進而，本實施方式的閃存可通過在源極線接點CELSRC流動的電流量的減少而擴大分路的間隔。結(jié)果，本實施方式的閃存可縮小閃存的芯片尺寸，從而可減少芯片成本。
[0315]如上所述，根據(jù)本實施方式，能以低成本提供可靠性高的閃存。
[0316](2)第二實施方式
[0317]為了說明第二實施方式的半導體存儲器(例如三維構(gòu)造NAND型閃存)，參照圖17至圖20。
[0318]如圖17所示，本實施方式的三維構(gòu)造的NAND型閃存I包含多條共用選擇柵極線SGCA、SGCB0
[0319]多個共用選擇柵極晶體管SGCTA、SGCTB分別連接于多條共用選擇柵極線SGCA、SGCB0
[0320]如圖18所示，共用選擇柵極線開關(guān)單元294A包含分別對應于兩條共用選擇柵極線SGCA、SGCB的兩個選擇開關(guān)CSWA、CSWB。
[0321]各開關(guān)CSWA、CSffB的一端分別連接于共用選擇柵極線SGCA、SGCB。各開關(guān)CSWA、CSffB的另一端分別連接于布線SGCIA、SGCIB。開關(guān)CSWA、CSWB的控制端子連接于地址解碼器203的選擇信號線。兩條布線SGCIA、SGCIB連接于共用選擇柵極線驅(qū)動器221。
[0322]開關(guān)單元294包含非選擇開關(guān)UCSWA、UCSWB。
[0323]各開關(guān)UCSWA、UCSffB的一端連接于共用選擇柵極線SGCA、SGCB。各開關(guān)UCSWA、UCSffB的另一端連接于布線USGCA及非選擇電壓產(chǎn)生電路225。開關(guān)UCSWA、UCSffB的控制端子連接于地址解碼器203的非選擇信號線。
[0324]此處，關(guān)于第二實施方式的閃存的構(gòu)造，將圖10及圖11中的多個導電層中的導電層73作為第一共用選擇柵極線SGCA而使用。導電層73是第一共用選擇柵極線(以下，也稱為下側(cè)共用選擇柵極線)SGCA，并且作為共用選擇柵極晶體管SGCTA的柵極電極而在各晶體管SGCTA共同地使用。
[0325]導電層72A是作為第二共用選擇柵極線(以下，也稱為上側(cè)共用選擇柵極線)SGCB、及第二共用選擇柵極晶體管SGCTB的柵極電極而使用。第二共用選擇柵極線SGCB共同地連接于各塊BLK內(nèi)的多個(全部)第二共用選擇柵極晶體管SGCTB。
[0326]第二共用選擇柵極晶體管SGCTB與第一共用選擇柵極晶體管SGCTA不同，僅在半導體柱75內(nèi)具有通道區(qū)域。
[0327]第一及第二共用選擇柵極線SGCA、SGCB連接于互不相同的電源(電壓源、電源端子)。由此，可相互獨立地控制第一及第二共用選擇柵極晶體管SGCTA、SGCTB的柵極電壓。
[0328]為了說明第二實施方式的三維構(gòu)造閃存的動作，使用圖19及圖20。
[0329]如圖19所示的刪除動作中的施加給各布線的電壓的時序圖，在本實施方式的閃存的刪除動作中，共用選擇柵極線驅(qū)動器221將電壓VERA_SGCA施加給下側(cè)共用選擇柵極線SGCA，將電壓VERA_SGCB施加給上側(cè)共用選擇柵極線SGC1。例如，電壓VERA_SGCA高于電壓 VERA_SGCB。
[0330]由此，本實施方式的閃存可抑制刪除動作時的柵極絕緣膜80的破壞。
[0331]如圖20所示的讀取動作中的施加給各布線的電壓的時序圖，關(guān)于本實施方式的閃存的讀取動作，對兩條共用選擇柵極線SGCA、SGCB分別相互獨立地施加電壓與第一實施方式不同。
[0332]共用選擇柵極線驅(qū)動器221將電壓VSGCA經(jīng)由接通狀態(tài)的開關(guān)CSWA而施加給下側(cè)共用選擇柵極線SGCA。共用選擇柵極線驅(qū)動器221是與施加電位VSGCA的時序?qū)嵸|(zhì)上同時地，將電壓VSGCB經(jīng)由接通狀態(tài)的開關(guān)CSWB而施加給上側(cè)共用選擇柵極線SGCB。
[0333]例如，為了襯底700內(nèi)的通道的形成及元電流的傳送，施加給共用選擇柵極線SGCA的電壓VSGA優(yōu)選高于施加給共用選擇柵極線SGCB的電壓VSGB。
[0334]在讀取數(shù)據(jù)時，在非選擇塊BLK中，非選擇電壓產(chǎn)生電路225對共用選擇柵極線SGCA、SGCB這兩個施加電壓VSRC (或電壓Vss)。
[0335]由此，與第一實施方式同樣地，選擇NAND串NS經(jīng)由襯底700內(nèi)的多個通道而連接于多個源極線接點CELSRC。
[0336]此外，本實施方式的三維構(gòu)造NAND型閃存的寫入動作是與第一實施方式實質(zhì)上相同的動作。然而，在本實施方式中，共用選擇柵極線驅(qū)動器221是在寫入動作時，對相互獨立地被驅(qū)動的兩條共用選擇柵極線SGCO、SGCl施加電壓VSS。
[0337]如上所述，根據(jù)第二實施方式，能以低成本提供可靠性高的閃存。
[0338](3)第三實施方式
[0339]為了說明第三實施方式的半導體存儲器(例如三維構(gòu)造閃存)，參照圖21至圖25。
[0340]如圖21所示，本實施方式的三維構(gòu)造的NAND型閃存包含在每個串單元SU獨立的共用選擇柵極線SGCO、SGCl、SGC2、SGC3。
[0341 ] 在各塊BLK具有四個串單元SU的情況下，各塊BLK包含四條共用選擇柵極線SGC。
[0342]共用選擇柵極晶體管SGCTO?SGCT3連接于各共用選擇柵極線SGCO?SGC3。各共用選擇柵極晶體管SGCTO?SGCT3可在各串單元SUO?SU3獨立地驅(qū)動。
[0343]如圖22所示，開關(guān)電路290的開關(guān)單元294包含四個選擇開關(guān)CSW。四個選擇開關(guān)CSWO?CSW3各自對應于四條共用選擇柵極線SGCO?SGC3的每一條。
[0344]各開關(guān)CSWO?CSW3的一端連接于各共用選擇柵極線SGCO?SGC3。各開關(guān)CSWO?CSW3的另一端連接于各布線SGC1?SGCI3。四條布線SGCI連接于共用選擇柵極線驅(qū)動器 221。
[0345]開關(guān)單元294包含四個非選擇開關(guān)UCSW。各非選擇開關(guān)UCSWO?UCSW3的一端分別連接于各共用選擇柵極線SGCO?SGC3。各非選擇開關(guān)UCSW的另一端連接于布線USGCI。
[0346]共用選擇柵極線驅(qū)動器221可獨立地控制各共用選擇柵極線SGCO?SGC3。
[0347]在本實施方式中，作為各共用選擇柵極線SGC的導電層是在塊BLK內(nèi)，與源極側(cè)選擇柵極線SGS同樣地相互分離。
[0348]此外，如圖23所示，與圖13所示的例同樣地，各共用選擇柵極線SGCO?SGC3也可以包含所積層的兩個導電層73、72A。在此情況下，各共用選擇柵極晶體管SGCTO?SGCT3包含襯底700上的晶體管T3、及半導體柱75的側(cè)面上的晶體管T2X。
[0349]為了說明第三實施方式的三維構(gòu)造NAND閃存的讀取動作，參照圖24。
[0350]如圖24所示的刪除動作中的施加給各布線的電壓的時序圖，例如，共用選擇柵極線驅(qū)動器221將電壓VSGCO?VSGC3經(jīng)由接通狀態(tài)的開關(guān)CSWO?CSW3而以實質(zhì)上同時的時序施加給相互獨立的共用選擇柵極線SGCO?SGC3。
[0351]由此，根據(jù)本實施方式的閃存，與圖16所示的例同樣地，即使共用選擇柵極線SGCO?SGC3相互獨立，也以選擇NAND串NS與多條共用選擇柵極線導通的方式，在各共用選擇柵極線SGC下方的半導體襯底700內(nèi)產(chǎn)生通道。
[0352]在本實施方式中，選擇柵極線SGCO?SGC3在各串單元SUO?SU3獨立。因此，可對各串單元SUO?SU3的選擇柵極線SGCO?SGC3分別施加不同大小的電壓?？筛鶕?jù)選擇串單元的襯底上的位置(地址)，改變各選擇柵極線SGC的施加電壓。
[0353]例如，如圖16所示，在選擇了串單元SUO的情況下，串單元SU3的共用選擇柵極晶體管SGCT3的通道基本無助于元電流從串單元SUO的分散及襯底-源極線接點間的低電阻化。
[0354]因此，在對圖25所示的串單元SUO的NAND串NS讀取數(shù)據(jù)時，施加給距串單元SUO較遠的位置的串單元SU3的選擇柵極線SGC3的電壓也可以是0V。
[0355]而且，在選擇柵極線SGC在每個串單元SU獨立的情況下，根據(jù)塊BLK內(nèi)的布局，在位于塊BLK間的邊界側(cè)的串單元SU、及位于塊BLK的中央側(cè)的串單元SU，施加給各選擇柵極線SGC的電壓的大小也可以不同。其原因在于:根據(jù)塊BLK內(nèi)的布局，各串單元SU附近的源極線接點CELSRC的個數(shù)不同，所以通過選擇柵極晶體管SGCT的驅(qū)動力的控制而調(diào)整流入到各源極線接點CELSRC的元電流的量。
[0356]此外，關(guān)于本實施方式的三維構(gòu)造NAND型閃存的寫入動作，對相互獨立的共用選擇柵極線SGC施加電壓Vss與第一及第二實施方式不同。關(guān)于本實施方式的三維構(gòu)造NAND型閃存的刪除動作，對各共用選擇柵極線SGC施加電壓VERA_SGC與第一及第二實施方式的刪除動作不同。
[0357]如上所述，根據(jù)第三實施方式的半導體存儲器，能以低成本提供可靠性高的閃存。
[0358](4)第四實施方式
[0359]為了說明第四實施方式的半導體存儲器，參照圖26。
[0360]如圖26所示，本實施方式的三維構(gòu)造的NAND型閃存在每個串單元SU包含下側(cè)共用選擇柵極線SGCOA?SGC3A、及上側(cè)共用選擇柵極線SGCOB?SGC3B。
[0361]多個下側(cè)及上側(cè)共用選擇柵極線SGCOA?SGC3A、SGCOB?SGC3B是分別獨立地被驅(qū)動。
[0362]各上側(cè)共用選擇柵極晶體管SGCTOB?SGCT3B分別連接于多條上側(cè)共用選擇柵極線SGCOB?SGC3B。在本實施方式中，塊BLK包含八條共用選擇柵極線SGC。
[0363]關(guān)于開關(guān)電路290，共用選擇柵極開關(guān)單元294是以分別對應于四條下側(cè)共用選擇柵極線SGCOA?SGC3A、及四條上側(cè)共用選擇柵極線SGCOB?SGC3B的方式包含八個選擇開關(guān)CSW。
[0364]共用選擇柵極開關(guān)單元294是以分別對應于上側(cè)及下側(cè)共用選擇柵極線SGC的方式包含八個非選擇開關(guān)UCSW。
[0365]在共用選擇柵極線驅(qū)動器221與開關(guān)電路290之間，以分別對應于四條上側(cè)共用選擇柵極線及四條下側(cè)選擇柵極線的方式包含八條布線SGCI。
[0366]本實施方式的閃存的動作可通過第二實施方式(圖20及圖21)及第三實施方式(圖24及圖25)所示的動作的組合來執(zhí)行。
[0367]如上所述，根據(jù)第四實施方式的閃存，能以低成本提供可靠性高的閃存。
[0368](5)第五實施方式
[0369]使用圖27及圖28說明第五實施方式的半導體存儲器(例如三維構(gòu)造NAND閃存)。
[0370]本實施方式的閃存可調(diào)整包含存儲器膜(電荷存儲層、電荷捕獲膜)的選擇柵極晶體管S⑶T、SGST、SGCT的閾值(接通電壓)。
[0371]例如，選擇柵極晶體管S⑶T、SGST通過與存儲元MC相同的制造步驟，而實質(zhì)上同時地形成在半導體柱75的側(cè)面上。因此，難以通過對通道區(qū)域(半導體柱)的雜質(zhì)的注入(implantat1n)而控制選擇柵極晶體管S⑶T、SGST的閾值。
[0372]難以控制選擇柵極晶體管SGDT、SGST的閾值的狀態(tài)有可能會引起對存儲元MC寫入數(shù)據(jù)時因升壓泄漏(boost leak)所致的誤寫入、對存儲元MC讀取數(shù)據(jù)時非選擇塊/非選擇串的截止漏電流的增大、及讀取范圍的降低等。
[0373]本實施方式的閃存可在主設(shè)備600及存儲器控制器5的控制下，通過對包含存儲器膜79的選擇柵極晶體管S⑶T、SGST, SGCT實施與對存儲元MC的寫入動作及刪除動作類似的動作而調(diào)整選擇柵極晶體管SGDT、SGST, SGCT的閾值(閾值電壓)。
[0374]選擇柵極晶體管S⑶T、SGST、SGCT的閾值通過對存儲器膜(電荷捕獲膜)79注入電荷、或從存儲器膜79釋出電荷而變化。
[0375]例如，主設(shè)備600 (或測試裝置)在調(diào)整選擇柵極晶體管的閾值時，將選擇選擇柵極晶體管(選擇柵極線)的命令、及包含應調(diào)整閾值的選擇柵極晶體管的地址發(fā)送到存儲設(shè)備500 (或閃存)。
[0376]存儲器控制器5及內(nèi)部控制電路9基于地址及命令而存取于NAND串NS及選擇柵極晶體管(選擇柵極線)。存儲器控制器5及內(nèi)部控制電路9對在包含閾值的調(diào)整對象的選擇柵極晶體管的NAND串NS執(zhí)行對用于晶體管的閾值調(diào)整的選擇柵極晶體管的寫入動作或刪除動作。
[0377]圖27是通過向存儲器膜注入電荷(寫入動作)而調(diào)整包含存儲器膜的源極側(cè)選擇柵極晶體管的閾值電壓時的閃存的各布線的電壓的時序圖。
[0378]此處，針對在圖7的閃存中對塊BLK內(nèi)的串單元SUO的選擇柵極線SGSO的選擇柵極晶體管SGST執(zhí)行用于選擇柵極晶體管的閾值調(diào)整的寫入動作的情況進行說明。
[0379]在通過向存儲器膜注入電荷(寫入動作)而調(diào)整選擇柵極晶體管的閾值電壓的情況下，如圖27所示，感測放大器電路30對位線BL傳送用于選擇柵極晶體管SGSO的閾值調(diào)整的電壓。
[0380]字線/選擇柵極線驅(qū)動器201是與存儲元MC的寫入動作時對選擇字線施加編程電壓實質(zhì)上同樣地，對源極側(cè)選擇柵極線SGSO經(jīng)由開關(guān)電路290而施加編程電壓VPGM。
[0381]字線/選擇柵極線驅(qū)動器201對字線WL施加非選擇電壓VPASS。字線/選擇柵極線驅(qū)動器201對漏極側(cè)選擇柵極線S⑶O施加電壓(接通電壓)VS⑶。
[0382]共用選擇柵極線驅(qū)動器221對共用選擇柵極線SGC例如施加0V。在對源極側(cè)選擇柵極線施加編程電壓時，因源極側(cè)選擇柵極線SGSO與共用選擇柵極線SGC的電位差而產(chǎn)生的電壓被施加給源極側(cè)選擇柵極線SGSO與共用選擇柵極線SGC之間的層間絕緣膜。為了緩和施加給該層間絕緣膜的電壓，施加給共用選擇柵極線SGC的電壓也可以是除OV以外的電壓。
[0383]在包含不調(diào)整閾值的選擇柵極晶體管的串單元(非選擇串單元)SUl?SU3中，字線/選擇柵極線驅(qū)動器201對漏極側(cè)選擇柵極線SGDl?SGD3施加0V，對源極側(cè)選擇柵極線SGCl?SGC3施加OV。
[0384]通過對選擇柵極線SGSO施加編程電壓VPGM，而對源極側(cè)選擇柵極晶體管SGSTO的存儲器膜79注入電荷。
[0385]由此，源極側(cè)選擇柵極晶體管SGSTO的閾值變化。
[0386]也可以在對選擇柵極線SGS施加編程電壓之后，執(zhí)行對選擇柵極晶體管SGST的驗證。通過驗證來判定選擇柵極晶體管SGST的閾值是否偏移為目標值。
[0387]在對該選擇柵極晶體管SGST進行驗證時，字線/選擇柵極線驅(qū)動器201對選擇柵極線SGSO施加讀取電壓VCGRV。字線/選擇柵極線驅(qū)動器201對字線WL施加非選擇電壓VREAD0字線/選擇柵極線驅(qū)動器201對漏極側(cè)選擇柵極線SGDO施加電壓VSG，對共用選擇柵極線SGC施加電壓VSGC。
[0388]而且，在對選擇柵極晶體管進行驗證時，在非選擇串單元SUl?SU3中，字線/選擇柵極線驅(qū)動器201對漏極側(cè)選擇柵極線SGDl?SGD3施加0V，對源極側(cè)選擇柵極線SGSl ?SGS3 施加 OV。
[0389]存儲器控制器及內(nèi)部控制電路執(zhí)行一次以上編程電壓的施加及驗證直至選擇柵極晶體管SGST的閾值偏移為目標值。
[0390]如此，通過對選擇柵極晶體管SGST的寫入動作，而調(diào)整包含存儲器膜(電荷存儲層)的選擇柵極晶體管SGST的閾值。
[0391]可通過與由寫入動作所實現(xiàn)的對源極側(cè)選擇柵極晶體管SGST的閾值調(diào)整實質(zhì)上相同的動作，而調(diào)整漏極側(cè)選擇柵極晶體管SGDT及共用選擇柵極晶體管SGCT的閾值。
[0392]對選擇柵極晶體管的寫入動作時所使用的各電壓VPGM、VPASS也可以與對存儲元的寫入動作時所使用的各電壓不同。例如，關(guān)于由寫入動作所實現(xiàn)的共用選擇柵極晶體管SGCT的閾值調(diào)整，為了避免柵極絕緣膜80的絕緣破壞，優(yōu)選小于漏極側(cè)/源極側(cè)選擇柵極晶體管的閾值調(diào)整所使用的寫入電壓VPGM的電壓。
[0393]選擇柵極晶體管的驗證所使用的各電壓VCGRV、VREAD, VSG、VSGC也可以與存儲元的驗證/讀取時所使用的各電壓VCGRV、VREAD, VSG、VSGC不同。
[0394]接著，參照圖28，針對由圖6所示的閃存執(zhí)行對選擇柵極晶體管的刪除動作的情況進行說明。
[0395]在通過從存儲器膜釋出電荷(刪除動作)而調(diào)整源極側(cè)選擇柵極晶體管的閾值的情況下，如圖28的閃存的各布線的電壓的時序圖，字線/選擇柵極線驅(qū)動器201是在存儲器控制器5及閃存I內(nèi)的電路的控制下，對源極線接點(源極線)CELSRC及阱接點(P型阱區(qū)域)CPWELL施加刪除電壓VERA。
[0396]字線/選擇柵極線驅(qū)動器201對漏極側(cè)選擇柵極線SGD施加電壓VERA_SGDz。字線/選擇柵極線驅(qū)動器201對字線WL施加電壓VERA_WLz。字線/選擇柵極線驅(qū)動器201對源極側(cè)選擇柵極線SGS施加電壓VERA_SGSz。
[0397]共用選擇柵極線驅(qū)動器221對共用選擇柵極線SGC施加電壓VERA_SGCz。
[0398]由此，選擇塊BLK內(nèi)的各選擇柵極晶體管S⑶T、SGST, SGCT接通。
[0399]將刪除電壓VERA施加給半導體柱75，且傳送到各晶體管的通道區(qū)域。
[0400]通過產(chǎn)生在源極側(cè)選擇柵極線SGS與半導體柱(晶體管的通道區(qū)域)之間的電位差，而將選擇柵極晶體管SGST的存儲器膜79內(nèi)的電子釋出到半導體柱75內(nèi)。
[0401]如此，通過對選擇柵極晶體管SGST的刪除動作，而調(diào)整包含存儲器膜(電荷存儲層)的選擇柵極晶體管SGST的閾值。
[0402]可通過與由刪除動作所實現(xiàn)的對源極側(cè)選擇柵極晶體管SGST的閾值調(diào)整實質(zhì)上相同的動作，而調(diào)整漏極側(cè)選擇柵極晶體管SGDT及共用選擇柵極晶體管SGCT的閾值。
[0403]此外，存儲元的刪除動作因以塊單位執(zhí)行，所以由與刪除動作類似的動作所實現(xiàn)的選擇柵極晶體管的閾值的調(diào)整也以塊單位執(zhí)行。因此，對塊BLK內(nèi)的全部漏極側(cè)選擇柵極線SGD施加電壓VERA_SGDz，對塊BLK內(nèi)的全部源極側(cè)選擇柵極線SGS施加電壓VERA_SGSz0
[0404]在通過從存儲器膜79釋出電荷(或向存儲器膜注入空穴)所實現(xiàn)的選擇柵極晶體管SGST的閾值調(diào)整時，共用選擇柵極線SGC的電壓VERA_SGCz可與存儲元MC的刪除動作時的共用選擇柵極線SGC的電壓VERA_SGC相同，也可以不同。
[0405]在選擇柵極晶體管SGST的閾值的調(diào)整時，施加給字線WL的電壓VERA_WLz是以不實施對存儲元MC的刪除動作的方式高于存儲元MC的刪除動作時的字線的電壓VERA_WL。此外，字線WL的電壓VERA_WL、VERA_ffLz如果與刪除電壓VERA實質(zhì)上相同，那么不產(chǎn)生存儲元MC的數(shù)據(jù)的刪除。
[0406]用于選擇柵極晶體管SGST的閾值調(diào)整的電壓VERA_SGSz低于對存儲元MC的刪除動作時的源極側(cè)選擇柵極線SGS的電壓VERA_SGS。例如，源極側(cè)選擇柵極線SGS的電壓VERA_SGSz 為 0.5V 左右。
[0407]此外，源極側(cè)/漏極側(cè)選擇柵極晶體管SGST、S⑶T包含多個導電層作為柵極電極，相對于此，共用選擇柵極晶體管SGCT包含一層導電層作為柵極電極。而且，共用選擇柵極晶體管SGCT包含襯底700上的柵極絕緣膜80。因此，為了防止共用選擇柵極晶體管SGCT的破壞，優(yōu)選共用選擇柵極晶體管的閾值調(diào)整時的共用選擇柵極晶體管SGCT的柵極電壓小于源極側(cè)/漏極側(cè)選擇柵極晶體管SGST、SGDT的閾值調(diào)整時的選擇柵極晶體管SGST、SGDT的柵極電壓。
[0408]由刪除動作所實現(xiàn)的選擇柵極晶體管的閾值的調(diào)整也可以對每個串單元執(zhí)行。而且，也可以對實施刪除動作的選擇晶體管SGCT執(zhí)行用于閾值的判定的驗證。
[0409]在本實施方式中，表示第一實施方式(圖6)所示的構(gòu)成的閃存的選擇柵極晶體管的閾值的調(diào)整例。第二至第四實施方式的閃存的選擇柵極晶體管的閾值也可以通過與圖27及圖28所示的動作實質(zhì)上相同的動作而調(diào)整。
[0410]此外，共用選擇柵極晶體管SGCT包含設(shè)置在半導體襯底700內(nèi)的通道區(qū)域。因此，共用選擇柵極晶體管SGCT可通過對通道區(qū)域的通道注入(channel implantat1n)而調(diào)整晶體管的閾值。
[0411]例如，如圖29所示的構(gòu)造例，通過離子注入(1n implantat1n)而將雜質(zhì)區(qū)域790形成在柵極電極(導電層)73下方的通道區(qū)域(P阱區(qū)域)內(nèi)。也可以形成常導通型(空乏型)共用選擇柵極晶體管SGCT。
[0412]而且，漏極側(cè)選擇柵極晶體管S⑶T位于半導體柱的上端，因此與存儲元MC的制造步驟不同的制造步驟可適用于形成選擇柵極晶體管SGDT。例如，通過去除存儲器膜(電荷捕獲膜)，漏極側(cè)選擇柵極晶體管SGDT的柵極絕緣膜也可以是僅包含絕緣膜791或僅包含絕緣膜793的構(gòu)造。選擇柵極晶體管SGDT的柵極絕緣膜也可以由與存儲器膜79中所包含的膜不同的絕緣膜形成。
[0413]如上所述，本實施方式的閃存可通過與對存儲元的寫入動作或刪除動作實質(zhì)上相同的動作而調(diào)整選擇柵極晶體管的閾值。
[0414]因此，根據(jù)本實施方式，能以低成本提供可靠性高的閃存。
[0415](6)第六實施方式
[0416]為了說明第六實施方式的半導體存儲器(例如三維構(gòu)造NAND閃存)，參照圖30及圖31。
[0417]在三維構(gòu)造的NAND閃存中，積層體的底部側(cè)的加工難度高于積層體的上部側(cè)的加工難度。
[0418]因此，共用選擇柵極線SGC有可能會與源極側(cè)選擇柵極線SGS短路。
[0419]即使為如下所述般共用選擇柵極線SGC與源極側(cè)選擇柵極線SGS產(chǎn)生短路的情況，實施方式的閃存也可以執(zhí)行外部所要求的動作。
[0420]此處，說明第一實施方式的閃存中的共用選擇柵極線SGC與第二串單元SUl的源極側(cè)選擇柵極線SGSl短路時的本實施方式的閃存的讀取動作。
[0421]此外，共用選擇柵極線SGC及源極側(cè)選擇柵極線SGS的短路是通過閃存的測試步驟而檢測。在閃存的實際使用時(使用者的使用時)，存儲器控制器5(或閃存內(nèi)的電路)將共用選擇柵極線SGC及源極側(cè)選擇柵極線SGS的短路辨識為不良信息。存儲器控制器5基于不良信息而控制閃存的動作。
[0422]例如，本實施方式的閃存是在存儲器控制器5及內(nèi)部控制電路的控制下，為了緩和選擇柵極線SGC、SGS間的短路的影響，而控制源極側(cè)選擇柵極線SGS的電壓。
[0423]如圖30的讀取動作時的各布線的電壓的時序圖所示，在選擇了包含未與共用選擇柵極線SGC短路的源極側(cè)選擇柵極線SGS的串單元(例如串單元SU0)的情況下，存儲器控制器5驅(qū)動閃存，執(zhí)行閃存的讀取動作。
[0424]字線/選擇柵極線驅(qū)動器201將電壓VSG施加給選擇串單元SUO的源極側(cè)選擇柵極線SGS0。共用選擇柵極線驅(qū)動器221將電壓VSGC施加給共用選擇柵極線SGC。
[0425]此外，字線/選擇柵極線驅(qū)動器201對非選擇串單元的源極側(cè)選擇柵極線SGS2、SGS3施加電壓Vss。
[0426]在本實施方式中，字線/選擇柵極線驅(qū)動器201使包含與共用選擇柵極線SGC的短路的源極側(cè)選擇柵極線SGSl浮動。
[0427]由此，可在緩和共用選擇柵極線SGC與源極側(cè)選擇柵極線SGSl的短路的影響的狀態(tài)下執(zhí)行數(shù)據(jù)的讀取。
[0428]此外，在讀取數(shù)據(jù)時，不包含與共用選擇柵極線的短路的非選擇源極側(cè)選擇柵極線也可以設(shè)為浮動狀態(tài)。
[0429]而且，在選擇了包含與共用選擇柵極線SGC短路的源極側(cè)選擇柵極線(此處為選擇柵極線SGC1)的串單元SUl的情況下，存儲器控制器5驅(qū)動閃存1，并控制閃存I的讀取動作。
[0430]在此情況下，如圖31的讀取動作時的各布線的電壓的時序圖，字線/選擇柵極線驅(qū)動器201例如與圖30的動作同樣地，使非選擇的源極側(cè)選擇柵極線SGSO?SGS3浮動、或?qū)υ礃O側(cè)選擇柵極線SGSO?SGS3施加電壓Vss。
[0431]字線/選擇柵極線驅(qū)動器201將電壓VSG施加給與共用選擇柵極線SGC短路的源極側(cè)選擇柵極線SGSl。
[0432]共用選擇柵極線驅(qū)動器221將電壓VSG施加給共用選擇柵極線SGC。
[0433]由此，包含短路的源極側(cè)選擇柵極線SGSl與共用選擇柵極線SGC成為相同的電位。
[0434]結(jié)果，可緩和源極側(cè)選擇柵極線SGSl與共用選擇柵極線SGC之間的短路的影響。
[0435]即使在除所述串單元SUl的源極線側(cè)選擇柵極線SGSl以外的源極側(cè)選擇柵極線SGS與共用選擇柵極線SGC短路的情況下，也可以緩和共用選擇柵極線SGC與源極側(cè)選擇柵極線SGS之間的短路的影響，執(zhí)行閃存的動作。
[0436]此處，以閃存的讀取動作為例進行了說明，但在閃存的寫入動作及刪除動作時，存儲器控制器5及內(nèi)部控制電路9可通過使源極側(cè)選擇柵極線SGS為浮動狀態(tài)、或使包含短路的共用選擇柵極線SGC與源極側(cè)選擇柵極線為相同電位，而緩和布線間的短路的影響，執(zhí)行各動作。
[0437]如上所述，根據(jù)第六實施方式，即使在源極側(cè)選擇柵極線與共用選擇柵極線之間產(chǎn)生短路，也可以緩和該短路的影響，驅(qū)動閃存。
[0438]結(jié)果，根據(jù)本實施方式，可提高閃存的可靠性。
[0439](7)變化例
[0440]為了說明實施方式的閃存的變化例，參照圖32至圖41。
[0441](a)變化例 I
[0442]為了說明實施方式的三維構(gòu)造閃存的變化例，使用圖32至圖34。
[0443]行解碼器209的開關(guān)電路290的構(gòu)成并不限定于所述例。
[0444]可將圖32至圖34所示的開關(guān)電路適用于所述各實施方式的閃存。此外，在圖32至圖34中，為了簡化圖示，而逐一圖示各布線及針對各布線的各選擇/非選擇開關(guān)。
[0445]如圖32的變化例，多個塊BLK及多個開關(guān)電路290也可以將一個地址解碼器203共用化。
[0446]在地址解碼器203由多個塊BLK所共有的情況下，彼此相鄰的兩個塊BLK經(jīng)由互不相同的布線而連接于驅(qū)動器。
[0447]例如，多個第偶數(shù)個塊BLK經(jīng)由開關(guān)電路290A而連接于共用的布線CGA、S⑶IA、US⑶IA、SGSIA、USGSIA、SGCIA、USGCIA0
[0448]例如，多個第奇數(shù)個塊BLK經(jīng)由開關(guān)電路290B而連接于共用的布線CGB、S⑶IB、US⑶IB、SGSIB、USGSIB、SGCIB、USGCIB0
[0449]根據(jù)圖32的構(gòu)成，圖33的包含開關(guān)電路的閃存可削減芯片內(nèi)的地址解碼器203的配置區(qū)域。
[0450]如圖33的變化例，多個塊BLK及多個開關(guān)電路290也可以將共用選擇柵極線SGC的開關(guān)單元294共用化。
[0451]在非選擇塊中，因源極側(cè)選擇柵極晶體管SGS斷開，所以即使多個塊BLK將共用選擇柵極線SGC的開關(guān)共用化，也基本不會產(chǎn)生非選擇塊的誤動作。
[0452]在多個塊BLK及多個開關(guān)電路290將開關(guān)單元294X共用化的情況下，圖33的包含開關(guān)電路的閃存可削減芯片內(nèi)的開關(guān)單元294X的配置區(qū)域。
[0453]如圖34所示，地址解碼器203及開關(guān)單元294X這兩個也可以由多個塊BLK及多個開關(guān)電路290所共用。
[0454]根據(jù)圖32至圖34，可削減本實施方式的閃存的芯片尺寸，從而可減少芯片成本。
[0455](b)變化例 2
[0456]為了說明實施方式的三維構(gòu)造閃存的變化例，使用圖35至圖39。
[0457]如圖35所示，關(guān)于針對相鄰塊的開關(guān)電路，也可以在相對于各塊BLK互為相反側(cè)，配置開關(guān)電路290L、290R。例如，開關(guān)電路290L配置在第奇數(shù)個塊BLK的一端側(cè)，開關(guān)電路290R配置在第偶數(shù)個塊BLK的另一端側(cè)。
[0458]配置在互為相反側(cè)的多個開關(guān)電路290U290R經(jīng)由各布線而連接于共用的驅(qū)動器201、221。例如，非選擇電壓產(chǎn)生電路(USGC電壓產(chǎn)生電路)225為了避免因布線長度的增大而產(chǎn)生的電壓下降的影響，而優(yōu)選設(shè)置在存儲元陣列10的一端側(cè)及另一端側(cè)這兩側(cè)。
[0459]在將彼此相鄰的兩個塊BLK內(nèi)的各布線引出到互為相反側(cè)的情況下，可增大各塊BLK的開關(guān)電路290U290R的配置空間。例如，可使塊的排列方向上的各開關(guān)電路290L、290R的尺寸為相當于兩個塊的程度的大小。
[0460]由此，開關(guān)電路290L、290R內(nèi)的布線間距的轉(zhuǎn)換的裕度提高。
[0461]因此，本變化例的閃存即使通過存儲器的微細化而使存儲元陣列(塊)內(nèi)的布線間距變小，也可以在面積大的行解碼器209內(nèi)，以大的裕度轉(zhuǎn)換布線間距。結(jié)果，本變化例的閃存可抑制布線間的短路、及接點與布線的短路。
[0462]圖36至圖39分別是表示開關(guān)電路的變化例的圖。
[0463]如圖36所示的變化例，即使為開關(guān)電路290U290R設(shè)置在塊的一端側(cè)或另一端側(cè)的情況，一個地址解碼器203也可以由兩個以上的開關(guān)電路290A、290B所共用。
[0464]如圖37所示的變化例，也可以是共用選擇柵極線開關(guān)單元294僅設(shè)置在一個開關(guān)電路290A內(nèi)，且兩個以上的開關(guān)電路290A、290B共用該開關(guān)單元294。
[0465]如圖38所示的變化例，各選擇柵極線S⑶、SGS、SGC的多個非選擇開關(guān)UDSW、USSW、USff也可以僅設(shè)置在塊BLK的一端側(cè)。由此，圖38的包含開關(guān)電路的閃存可削減存儲元陣列10的另一端側(cè)的開關(guān)電路290Rz中的開關(guān)及布線的設(shè)置空間。
[0466]如圖39所示，非選擇開關(guān)UDSW、USSW、UCSW也可以排列在存儲元陣列的一端側(cè)，且地址解碼器203及開關(guān)單元294X這兩個也可以由多個塊BLK及多個開關(guān)電路290所共用。
[0467]此外，圖35至圖39的開關(guān)電路290L、290R僅字線WL及選擇柵極線S⑶、SGS、SGC的引出方向不同，本變化例的開關(guān)電路290L、290R的內(nèi)部構(gòu)成可適用于第一至第四實施方式(圖7、圖18、及圖22等)的開關(guān)電路中的任一個。
[0468]如上所述，圖35至圖39所示的開關(guān)電路中的任一個可適用于所述各實施方式的閃存。
[0469]圖35至圖39所示的變化例2可削減本實施方式的閃存的芯片尺寸，從而可減少芯片成本。
[0470](c)變化例 3
[0471]為了說明實施方式的三維構(gòu)造閃存的變化例3，使用圖40及圖41。
[0472]存儲元陣列10內(nèi)的阱接點CPWELL及源極線接點CELSRC也可以具有圖40或圖41所示的構(gòu)造。
[0473]此外，在圖40及圖41中，將積層在襯底上的多個導電層的平面形狀簡化而進行圖不O
[0474]如圖40所示的示意性地表示存儲元陣列內(nèi)的布局的俯視圖，源極線接點CELSRCz設(shè)置在彼此相鄰的塊BLK間。進而，源極線接點CELSRCz包圍各塊BLK的四周。由此，在一個塊BLK內(nèi)，五個源極線接點CELSRC在Y方向上排列。
[0475]設(shè)置阱接點CPWELL的區(qū)域(以下，稱為阱接點區(qū)域)799設(shè)置在塊BLK間。阱接點CPWELL具有板狀構(gòu)造。
[0476]在圖40所示的例中，阱接點區(qū)域799是每隔兩個塊設(shè)置。然而，也可以根據(jù)閃存的構(gòu)成，以大于兩個塊的間隔(例如每四個塊的間隔)設(shè)置在存儲元陣列10內(nèi)。
[0477]通過各塊BLK的源極線接點CELSRC的個數(shù)(接點CELSRC與阱區(qū)域709的連接頻度)增加，而可減少源極線SL與襯底700之間的電阻。結(jié)果，可減少源極線SL的分路的頻度。
[0478]如圖40所示的示意性地表示存儲元陣列內(nèi)的布局的俯視圖，在兩個塊BLK間設(shè)置著源極線接點CELSRCx。
[0479]位于兩個塊BLK的邊界的源極線接點CELSRCx是通過如下方式形成:在閃存的制造步驟中以包圍塊BLK的方式形成的阱接點CPWELL中的位于塊的邊界的部分90通過絕緣體99而與阱接點CPWELL分離。
[0480]如此，將包含與阱接點CPWELL相同的材料的部分90用作源極線接點CELSRCx。
[0481]通過圖41所示的構(gòu)造的存儲元陣列，連接于一個塊BLK的源極線接點CELSRC的個數(shù)增大。
[0482]圖41的存儲元陣列10可縮小塊BLK間的阱接點區(qū)域的面積。
[0483]此外，圖40或圖41的變化例的包含存儲元陣列的閃存也可以像圖32或圖36那樣，地址解碼器被鄰接的兩個塊BLK所共用。而且，圖40及圖41的變化例的閃存也可以像圖33或圖37那樣，通過共用的開關(guān)單元294X而執(zhí)行共用選擇柵極線SGC的控制。
[0484]如上所述，可將圖40及圖41所示的包含源極線接點及阱接點的存儲元陣列(塊)適用于閃存。
[0485]根據(jù)圖40及圖41所示的本實施方式的變化例，可謀求源極線-襯底間的電阻的減少、及分路區(qū)域的削減。
[0486]本實施方式的閃存也可以是多值存儲器。
[0487]例如，2比特的多值閃存具有Erase電平、A電平、B電平、C電平的閾值。
[0488]多值閃存的讀取動作包含如下判定電壓。
[0489]施加給A電平的讀取動作時選擇的字線的判定電壓例如為OV?0.55V之間。然而，A電平的判定電壓并不限定于該值，可為0.1V?0.24V、0.21V?0.31V、0.31V?0.4V、
0.4V?0.5V、及0.5V?0.55V中的任一范圍。
[0490]施加給B電平的讀取動作時選擇的字線的判定電壓例如為1.5V?2.3V之間。然而，B電平的判定電壓并不限定于該值，可為1.65V?1.8V、1.8V?1.95V、1.95V?2.1V、及2.1V?2.3V中的任一范圍。
[0491]施加給C電平的讀取動作時選擇的字線的判定電壓例如為3.0V?4.0V之間。B電平的判定電壓并不限定于此，可為3.0V?3.2V、3.2V?3.4V、3.4V?3.5V、3.5V?3.6V、及3.6V?4.0V中的任一范圍。
[0492]此外，讀取動作的期間(tR)例如也可以是25ys?38ys、38ys?70ys、70 μ s?80 μ s中的任一期間。
[0493]多值閃存的寫入動作包含編程動作及驗證動作。
[0494]在多值閃存的寫入動作中，最初施加給編程動作時所選擇的字線的電壓例如為
13.7V?14.3V之間。該電壓并不限定于該值，例如，可為13.7V?14.0V及14.0V?14.6V中的任一范圍。
[0495]對第奇數(shù)條字線的存儲元執(zhí)行寫入的動作時最初施加給選擇字線的電壓也可以與對第偶數(shù)條字線的存儲元執(zhí)行寫入動作時最初施加給選擇字線的電壓不同。
[0496]在編程動作為增量步進脈沖程序(incremental step pulse Program，ISPP)方式的情況下，升壓的電壓例如為0.5V左右。
[0497]施加給非選擇的字線的非選擇電壓(通路電壓)例如為6.0V?7.3V的范圍的值。然而，非選擇電壓并不限定于該值，例如，也可以是7.3V?8.4V的范圍的值，也可以是6.0V以下。
[0498]也可以根據(jù)非選擇的字線為第奇數(shù)條字線、抑或為第偶數(shù)條字線，而改變所要施加的通路電壓。
[0499]寫入動作的時間(tProg)例如也可以是1700 μ s?1800 μ S、1800 μ s?1900 μ S、及1900 μ s?2000 μ s中的任一期間。
[0500]關(guān)于多值閃存的刪除動作，最初施加給形成在半導體襯底的上部上且存儲元配置在上方的阱區(qū)域的電壓例如為12V?13.6V的范圍的值。該電壓并不限定于該值，例如，也可以是13.6V?14.8V、14.8V?19.0V^ 19.0 ~ 19.8V或19.8V?21V中的任一范圍的值。
[0501]刪除動作的時間(tErase)例如也可以是3000 μ s?4000 μ S、4000 μ s?5000 μ S、及4000 μ s?9000 μ s中的任一期間。
[0502]本實施方式的半導體存儲器并不限定于導電層(柵極電極)73隔著存儲器膜79而包圍半導體柱75的側(cè)面的構(gòu)造的半導體存儲器。
[0503]例如，存儲元陣列10也可以設(shè)置在覆蓋半導體襯底70的絕緣膜(層間絕緣膜)的上表面上的半導體層上。在此情況下，半導體柱75例如為從半導體襯底70外延生長的半導體層。導電層73隔著存儲器膜79而覆蓋外延生長的半導體柱75的側(cè)面。而且，存儲器膜79也可以是氧化膜。
[0504]對本發(fā)明的若干實施方式進行了說明，但這些實施方式是作為示例而提出，并未意圖限定發(fā)明的范圍。這些新穎的實施方式能以其他各種形態(tài)實施，且可在不脫離發(fā)明的主旨的范圍內(nèi)進行各種省略、置換、變更。這些實施方式及其變化包含在發(fā)明的范圍或主旨中，并且包含在權(quán)利要求書所記載的發(fā)明及其均等的范圍中。
[0505][符號的說明]
[0506]10 存儲元陣列
[0507]290 開關(guān)電路
[0508]SGS 源極側(cè)選擇柵極線
[0509]SGC 共用選擇柵極線(源極側(cè)選擇柵極線)
[0510]SGST源極側(cè)選擇柵極晶體管
[0511]SGCT共用選擇柵極晶體管
【主權(quán)項】
1.一種半導體存儲器，其特征在于具備: 多個存儲器單元，其設(shè)置在半導體襯底上，且分別包含所述半導體襯底上的第一選擇柵極晶體管、設(shè)置在所述第一選擇柵極晶體管上的第二選擇柵極晶體管、及設(shè)置在所述第二選擇柵極晶體管上的多個存儲單元； 位線，其共同地連接于所述多個存儲器單元的一端； 多條字線，其分別連接于所述多個存儲元的柵極電極； 第一選擇柵極線，其共同地連接于所述多個存儲器單元各自的所述第一選擇柵極晶體管的柵極電極； 多條第二選擇柵極線，其與所述多個存儲器單元的每一個電分離，且連接于所述第二選擇柵極晶體管的各柵極電極； 第一電壓電路，其連接于所述第一選擇柵極線；以及 第二電壓電路，其連接于所述第二選擇柵極線。2.根據(jù)權(quán)利要求1所述的半導體存儲器，其特征在于還具備控制電路； 所述控制電路分別使用來自所述第一及第二電壓電路的電壓，相互獨立地控制所述多條第一選擇柵極線及所述第二選擇柵極線。3.根據(jù)權(quán)利要求2所述的半導體存儲器，其特征在于在讀取來自所述多個存儲器單元中被選擇的存儲器單元的數(shù)據(jù)時， 所述控制電路是: 將所述多個存儲器單元各自的所述第一選擇柵極晶體管接通；并且設(shè)置在所述多個存儲器單元的每一個且連接于所述半導體襯底的多個接點與所述被選擇的存儲器單元電連接。4.根據(jù)權(quán)利要求3所述的半導體存儲器，其特征在于所述控制電路是: 將所述被選擇的存儲器單元的第二選擇柵極晶體管接通； 將非選擇的存儲器單元的第二選擇柵極晶體管斷開。5.根據(jù)權(quán)利要求2至4中任一項所述的半導體存儲器，其特征在于在對所述多個存儲器單元進行刪除動作時， 所述控制電路是: 對所述半導體襯底施加刪除電壓； 對所述第一選擇柵極線施加來自所述第一電壓電路的第一電壓； 對所述多條第二選擇柵極線施加來自所述第二電壓電路的第二電壓；并且 所述第二電壓與所述第一電壓不同，且低于所述刪除電壓。
【文檔編號】G11C16/06GK105989881SQ201510098203
【公開日】2016年10月5日
【申請日】2015年3月5日
【發(fā)明人】橋本壽文
【申請人】株式會社東芝