專利名稱：測試嵌入式模擬/混合信號磁心的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于測試芯片上系統(tǒng)(SoCsystem-on-a-chip)IC中的嵌入式磁心的方法和結(jié)構(gòu)，更具體地說，是涉及測試基于微處理器的芯片上系統(tǒng)(SoC)IC中的模擬/混合信號磁心的方法和結(jié)構(gòu)。
近些年來，ASIC(特定用途集成電路)技術(shù)已經(jīng)從芯片組基本觀點(diǎn)發(fā)展為基于嵌入式磁心的芯片上系統(tǒng)(SoC)概念。一個SoC IC包括各種可再度使用的功能塊，例如微處理器、接口、存儲陣列和DSP(數(shù)字信號處理器)。這種事先設(shè)計(jì)好的功能塊通常被稱為“磁心”(cores)。


圖1是表示這樣一個SoC IC的內(nèi)部結(jié)構(gòu)的例子的示意圖。在圖1的例子中，SoC IC 10包括一個微處理器磁心12、存儲器磁心13-16、特定功能磁心21-23、一個鎖相環(huán)(PLL)磁心25、一個測試接入端口(TAP)26、一個A/D(模數(shù))和D/A(數(shù)模)磁心27、一個PCI(接口)磁心28和一個膠合邏輯電路(如I/O等支持邏輯電路)。如何測試這種嵌入式磁心在IC測試中是一個新的且復(fù)雜的問題。本發(fā)明就是用來測試SOC IC中的這種嵌入式磁心，特別是模擬和/或混合信號磁心，如模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)的方法和結(jié)構(gòu)。
嵌入式模擬/混合信號磁心的測試被認(rèn)為是SoC IC測試中的一個難題。通常，使用各種測試用設(shè)計(jì)(DFT)方案來訪問例如數(shù)模轉(zhuǎn)換器(DAC)和模數(shù)轉(zhuǎn)換器(DAC)等嵌入式模擬塊，而通過例如混合信號自動測試裝置(ATE)或IC測試器的專門硬件來進(jìn)行該測試。測試嵌入式模擬/混合信號塊的困難是雙重的；首先是訪問模擬塊以便能應(yīng)用測試激勵，其次是觀測模擬塊的響應(yīng)以用于求值?；谶@些模塊需要模擬信號作為測試輸入或它們的響應(yīng)輸出為模擬信號的事實(shí)，所以更進(jìn)一步增加了困難。這樣，在測試中就不能進(jìn)行簡單的二進(jìn)制比較。
在如上所述的常規(guī)技術(shù)中，已經(jīng)使用如混合信號IC測試器的專門的混合信號測試裝置來測試?yán)鏒AC和ADC的模擬和混合信號塊。無論是單片的DAC/ADC還是嵌入式DAC/ADC，該測試方法是相同的。當(dāng)單片的DAC/ADC中的輸入和輸出的入口已穿過主要的輸入-輸出管腳時，已使用測試點(diǎn)插入和測試用邏輯(DFT)來訪問嵌入式DAC/ADC的輸入-輸出。
偏移電壓(Vos)、滿標(biāo)量程(FSRFull Scale Range)、全部代碼值，特別是遺漏碼(missing codes)和主轉(zhuǎn)變(major transitions)、微分非線性度(DNL)和積分非線性度(INL)等都是被用于DAC/ADC測試的關(guān)鍵參數(shù)。通常使用的用于測量代碼轉(zhuǎn)變級以求得這些參數(shù)的測試方法為AC條形圖方法、斜坡條形圖方法和代碼密度測試方法。
在所有常規(guī)方法中，一個專用硬件被用在ATE系統(tǒng)中正被測試的裝置(DUT)附近的負(fù)載板上。當(dāng)利用混合信號IC測試器來進(jìn)行測試時，測試器管腳接口電路被用于測試模式應(yīng)用和測量，而響應(yīng)求值由測試器的軟件來完成。在一些關(guān)于模擬內(nèi)置式自測試方法的研究計(jì)劃中，專用的芯片上硬件用于產(chǎn)生測試和響應(yīng)求值(1999年3月的IEEE J.固態(tài)電路第318-330頁上的、作者為B.Dufort和G.W.Roberts的“用于混合信號內(nèi)置式自測試的芯片上模擬信號的生成”)。然而，這種常規(guī)的方法需要大量的額外硬件(系統(tǒng)開銷)，導(dǎo)致生產(chǎn)率下降和成本增加。另外，這種硬件系統(tǒng)開銷引起性能損失，例如，信號傳播延遲。
因此，本發(fā)明的一個目的是提供一種測試芯片上系統(tǒng)(SoC)IC中的嵌入式模擬和/或混合信號磁心的方法和結(jié)構(gòu)，其基本上沒有SoCIC中硬件的系統(tǒng)開銷的增加。
本發(fā)明的另一個目的是提供一種測試芯片上系統(tǒng)(SoC)IC中的嵌入式模擬/混合信號磁心的方法和結(jié)構(gòu)，其基本上沒有對SoC IC的性能上的不利因素。
本發(fā)明的再一個目的是提供一種測試芯片上系統(tǒng)(SoC)IC中的嵌入式模擬/混合信號磁心的、具有高的測試效率和低成本的方法和結(jié)構(gòu)。
本發(fā)明的一個方面是一種測試其內(nèi)具有微處理器磁心和存儲器磁心的集成電路芯片中的嵌入式模擬磁心的方法。該方法由下列步驟構(gòu)成在微處理器磁心和將被測試的模擬磁心之間的集成電路芯片中提供一個測試寄存器；測試該微處理器磁心和存儲器磁心；使用一個在該微處理器磁心上運(yùn)行的匯編語言測試程序，由該微處理器磁心來產(chǎn)生一個測試模式；由該微處理器磁心將該測試模式應(yīng)用于該模擬磁心，并且通過該微處理器磁心或一個從該集成電路芯片外部提供的測試系統(tǒng)來求得該模擬磁心的響應(yīng)值。
在上述測試方法中，通過使用偽隨機(jī)數(shù)據(jù)多次執(zhí)行微處理器指令和求出結(jié)果值來首先測試該微處理器磁心。接著，由生成存儲測試模式并將該存儲測試模式應(yīng)用于該存儲器磁心并求得該存儲器磁心中的存儲數(shù)據(jù)的值的該微處理器磁心來測試該存儲器磁心。前述的微處理器磁心和存儲器磁心的測試是由本發(fā)明的相同發(fā)明人提交的單獨(dú)的美國專利申請09/170,179、09/182,382和09/183,033的主題。
本發(fā)明的另一方面是測試模擬/混合信號磁心用的結(jié)構(gòu)。該結(jié)構(gòu)包括形成于該微處理器磁心和將被測試的一模擬磁心之間的集成電路芯片中的一個測試寄存器；位于該測試寄存器和該模擬磁心之間、用來選擇地向該模擬磁心提供數(shù)據(jù)的一個多路復(fù)用器；用來多次執(zhí)行微處理器指令并求得該結(jié)果以確保微處理器磁心的完整性和通過由該微處理器磁心生成一存儲測試模式來測試一存儲器磁心并求得該結(jié)果的裝置；和一個用于通過一個接口電路向該微處理器磁心提供可執(zhí)行測試程序的主機(jī)；其中，該模擬磁心被提供一個由該微處理器磁心生成的測試模式，并且由該微處理器或該主機(jī)來求得該模擬磁心的合成輸出的值。
根據(jù)本發(fā)明，該測試方法不需要大面積的系統(tǒng)開銷(它僅需要芯片上系統(tǒng)IC中的一個寄存器和一個多路復(fù)用器)。因?yàn)樵撚布到y(tǒng)開銷可以忽略，所以該新的測試方法不會引起性能損失。本發(fā)明還能避免特定的測試設(shè)備，因此，不需要在SoC IC設(shè)計(jì)中設(shè)置專用的觀測和控制點(diǎn)。該方法可應(yīng)用于標(biāo)準(zhǔn)DAC/ADC產(chǎn)品，也可用于基于微處理器的芯片上系統(tǒng)中的嵌入式模擬/混合信號磁心。
圖1是表示具有多個嵌入式磁心的通常被稱為芯片上系統(tǒng)(SoC)IC的大規(guī)模集成電路(LSI)的內(nèi)部結(jié)構(gòu)的示意圖；圖2是表示本發(fā)明中用于測試SoC IC中的模擬/混合信號磁心的整個結(jié)構(gòu)的示意圖；圖3是表示本發(fā)明中用來測試SoC IC中的模擬和/或混合信號磁心的SoC IC中的基本結(jié)構(gòu)的示意圖；圖4A和4B是表示在如DAC/ADC的模擬磁心中涉及的各種測試參數(shù)的圖解說明的示意圖；圖5表示應(yīng)用于SoC IC中的微處理磁心的、來自外部的、用來生成應(yīng)用于模擬/混合信號磁心的測試信號并從而求得響應(yīng)值的匯編語言測試程序的一個實(shí)例。
本發(fā)明提供一用來測試具有微處理器磁心和存儲器磁心的芯片上系統(tǒng)(SoC)IC中的模擬和/或混合信號磁心的方法和結(jié)構(gòu)。典型地，模擬/混合信號磁心是ADC(模數(shù)轉(zhuǎn)換器)和DAC(數(shù)模轉(zhuǎn)換器)。在本測試方法中，首先測試微處理器磁心，接著，利用該微處理器磁心的計(jì)算功率來生成用于模擬/混合信號磁心的測試模式。該微處理器磁心將該測試模式應(yīng)用于該要被測試的模擬/混合信號磁心，并由求得該測試響應(yīng)的值來判定故障。本申請的發(fā)明人已經(jīng)在1998年10月29日提交的美國專利申請09/182,382中描述了測試SoCIC中的微處理器磁心的方法和結(jié)構(gòu)。除了附加于該微處理器磁心的可以忽略的硬件外，該測試方法不需要任何設(shè)計(jì)的更改或如用于常規(guī)測試用設(shè)計(jì)(DFT)和內(nèi)置式自測試(BIST)方法中的額外電路(硬件系統(tǒng)開銷)。
關(guān)于嵌入在這樣一個SoC IC中的DAC/ADC，需要指出的是，當(dāng)ADC的輸出是不可存取的時候，其輸入通常是可存取的。另一方面，當(dāng)DAC的輸入是不可存取的時候，其輸出通常是可存取的。這樣，測試DAC的最簡單的形式就是在該芯片內(nèi)(芯片上)生成測試激勵(模式)，因?yàn)樵揇AC的輸入是不可存取的，而由外部ATE(片外)進(jìn)行響應(yīng)求值，因?yàn)檩敵鍪强纱嫒〉?。類似地，測試ADC的最簡單的形式就是由ATE生成并應(yīng)用測試激勵，而在該芯片內(nèi)進(jìn)行響應(yīng)求值，因?yàn)檩敵鍪遣豢纱嫒〉摹?br> 圖2是表示用來測試SoC IC中的模擬/混合信號磁心的結(jié)構(gòu)的示意框圖。在圖2中，在SoC IC的外部提供包括一個主機(jī)31、一個硬盤33和一個I/O接口36的自動測試裝置(ATE)。ATE的一個實(shí)例是一個常規(guī)的IC測試器。典型地，該硬盤33存儲一個用于測試SoC IC中的模擬磁心的測試程序。主機(jī)31通過I/O接口36向SoC芯片內(nèi)的微處理磁心12提供匯編語言測試程序的可執(zhí)行代碼。該匯編語言測試程序由微處理磁心12的匯編程序轉(zhuǎn)換成二進(jìn)制形式。該匯編程序可位于SoC外部的主機(jī)31中。這樣，微處理器磁心12從該目標(biāo)代碼生成測試模式。這些測試模式被應(yīng)用于模擬/混合信號磁心。
圖3是表示本發(fā)明中用來測試SoC IC中的模擬/混合信號磁心的SoC IC中的基本結(jié)構(gòu)的示意框圖。圖3表示被測試的DAC27和微處理器磁心12，以及測試寄存器44和多路復(fù)用器46。在虛線內(nèi)的該測試寄存器44和多路復(fù)用器46僅是加在SoC IC中的外部硬件。
該測試寄存器44將由微處理器磁心12產(chǎn)生的測試數(shù)據(jù)(模式)應(yīng)用于DAC 27以被測試。測試寄存器44中的測試數(shù)據(jù)由微處理器中的一個數(shù)據(jù)寄存器提供。多路復(fù)用器36基于模式選擇信號選擇地將來自測試寄存器44的測試數(shù)據(jù)或正常的輸入數(shù)據(jù)傳送至DAC27。在測試模式下，多路復(fù)用器46向DAC提供測試數(shù)據(jù)，而在正常模式下，它向DAC 27提供正常輸入數(shù)據(jù)。
測試寄存器44的內(nèi)容可由變址尋址來改變，例如由通過任何一個微處理器地址寄存器的尋址。測試寄存器44的實(shí)現(xiàn)可以是一個獨(dú)立的寄存器或一個專用的存儲單元。測試寄存器34和多路復(fù)用器46可被單獨(dú)執(zhí)行或當(dāng)芯片上具有總線時，在該芯片上總線內(nèi)被執(zhí)行。
在圖2和3的構(gòu)造中，在微處理器磁心12無故障的假設(shè)下，則可由微處理器磁心12來進(jìn)行ADC/DAC的測試。測試這樣一個嵌入式微處理器磁心的方法和結(jié)構(gòu)在由本發(fā)明的相同發(fā)明人于1998年10月29日提交的美國專利申請09/182,382和1998年10月30日提交的美國專利申請09/183,033中進(jìn)行了描述。用于該測試的目的，開發(fā)了一種匯編語言程序(用微處理器的匯編語言編寫)，以當(dāng)由微處理器磁心12執(zhí)行時，生成必需的測試激勵。使用微處理器匯編程序?qū)⑦@樣一個測試程序轉(zhuǎn)換成二進(jìn)制代碼。該二進(jìn)制代碼被存儲在例如硬盤33中的ATE存儲器中，并可通過接口電路36將它應(yīng)用于微處理器磁心12。
該微處理器磁心12執(zhí)行包括微處理器指令和數(shù)據(jù)的該二進(jìn)制代碼，因而生成所需的用于DAC/ADC 27的測試模式。DAC/ADC 27對于該測試模式的響應(yīng)或是由微處理器磁心12同時求值，或者是存儲在芯片上存儲器中以用于以后的求值?；蛘?，DAC/ADC 27的響應(yīng)還可由ATE(主機(jī)31)來求值。
當(dāng)微處理器磁心12也進(jìn)行求值的情況下，這樣一個求值過程通過執(zhí)行微處理器磁心12上的另一個程序來進(jìn)行，類似地也以匯編語言開發(fā)該程序，將其轉(zhuǎn)換成二進(jìn)制代碼并應(yīng)用于微處理器磁心12。響應(yīng)于該求值程序，微處理器磁心12進(jìn)行必要的計(jì)算以求得ADC/DAC的響應(yīng)值，并確定其中是否有故障。值得注意的是，如果芯片上存儲器不足以存儲該ADC/DAC響應(yīng)，則該響應(yīng)應(yīng)被存儲在ATE存儲器中，并由ATE求值以決定通過/故障。
前述的順序總結(jié)如下步驟1測試微處理器磁心和存儲器磁心。在上面提到的本發(fā)明的相同發(fā)明人的專利申請中描述一種用于這種測試的新方法。
步驟2開發(fā)一個能夠生成用于要被測試的DAC/ADC磁心27的所需的測試模式的匯編語言程序。在圖5中給出了生成用于各種DAC/ADC參數(shù)的該測試模式的實(shí)例過程。
步驟3使用該微處理器磁心12的匯編程序來生成該匯編語言程序的目標(biāo)代碼。在上述專利申請中描述了一個生成該目標(biāo)代碼的一般化的過程。
步驟4通過一個接口電路將該目標(biāo)代碼應(yīng)用于微處理器磁心12。
步驟5微處理器磁心12生成DAC/ADC測試模式，并將該測試模式應(yīng)用于要被測試的DAC/ADC磁心27。
步驟6微處理器磁心12收集并求得DAC/ADC磁心信號的響應(yīng)值。一方面，該響應(yīng)被收集于芯片上存儲器中。微處理器磁心12執(zhí)行該測試求值程序并計(jì)算特定的參數(shù)值?；谶@些值，微處理器磁心12決定通過/故障并向主機(jī)發(fā)出該信息。另一方面，該響應(yīng)被收集于在ATE或其它測試器中的主機(jī)中。主機(jī)執(zhí)行一個程序來計(jì)算各種參數(shù)并決定通過/故障。該程序不必是以匯編語言的形式。
圖4A和4B表示例如數(shù)模轉(zhuǎn)換器(DAC)和模數(shù)轉(zhuǎn)換器(ADC)的模擬磁心中涉及的各種測試參數(shù)。參照圖4A和4B，典型的測試參數(shù)如下(P1)偏移電壓(Vos)對于DAC而言，偏移電壓Vos是一個在輸入處施加無效或全零碼時的模擬輸出電壓。測試矢量的寬度與DAC分辨位的寬度相同，而長度為2N，如16、32、64等等。另外，為了避免由噪音引起的失真，多次應(yīng)用相同的矢量，并取響應(yīng)輸出的平均值來計(jì)算偏移電壓Vos。簡單地通過向一個微處理器數(shù)據(jù)寄存器施加全零就可獲得該測試矢量。一個單一的微處理器指令“MVI0000H，Di”被用于這個目的，其中，Di是第i個數(shù)據(jù)寄存器。在圖5的實(shí)例中，用寄存器D1代替第i個寄存器以用于說明。
(P2)滿標(biāo)量程(FSR)對于DAC而言，滿標(biāo)量程FSR是當(dāng)在輸入處施加該滿標(biāo)代碼(全1)值(VFS)時的模擬輸出電壓和當(dāng)在輸入處施加無效(全0)代碼值(Vos)時的模擬輸出電壓之間的差，如FSR＝VFS-Vos。用于該滿標(biāo)量程電壓VFS的測試激勵為全1值，這樣，該過程與生成用于偏移電壓Vos的測試矢量的過程相同。由此，兩個指令提供用于FSR的必需的測試激勵(全0和全1值)。
(P3)遺漏碼和主轉(zhuǎn)變對于DAC而言，主轉(zhuǎn)變是引起一個進(jìn)位以反轉(zhuǎn)最低有效的非零位并設(shè)置下一位的代碼之間的轉(zhuǎn)變。對于N位的DAC而言，從0計(jì)到2N-1的計(jì)數(shù)器提供所有可能的代碼值，這樣，就足以測試任何遺漏碼和主轉(zhuǎn)變。一匯編語言程序提供這種計(jì)數(shù)功能。值得注意的是，對于代碼轉(zhuǎn)變測試而言，僅主代碼轉(zhuǎn)變就足夠了，例如滿標(biāo)量程的1/4、1/2和3/4而無需應(yīng)用所有代碼值。
(P4)微分非線性度對于DAC而言，它是在相鄰輸入碼之間的實(shí)際模擬輸出幅度偏離1(一)LSB(最低有效位)的最大偏差。它要求全0、全1和所有代碼輸入的一個線性順序。這樣，在上述參數(shù)P2和P3中給出的組合的過程提供必要的測試激勵。
(P5)積分非線性度對于DAC而言，它是代碼邊緣或模擬輸出偏離第一和最后代碼之間所繪的直線的最大偏差。這樣，在上述參數(shù)P2和P3中給出的組合的過程提供必要的測試激勵。
在將該測試模式應(yīng)用于被測試的DAC/ADC之后，通過下面的過程獲得上述參數(shù)。雖然為了說明而將計(jì)算方法一般化，但下面的實(shí)例表示DAC的數(shù)字化輸出響應(yīng)的使用。
(S1)偏移電壓(Vos)如上所述，為了消除噪音失真，最好多次應(yīng)用全0矢量并因此獲得一個平均值。為了計(jì)算Vos，DAC的輸出在微處理器磁心12的一個數(shù)據(jù)寄存器內(nèi)被累加2N次，其中N為一整數(shù)。該累加值被右移N位，其等效于除法操作，以獲得該平均值。
(S2)滿標(biāo)量程(FSR)對于DAC而言，該值為FSR＝VFS-Vos，其中，VFS為測量的滿標(biāo)量程電壓，Vos為測量的偏移電壓。獲得滿標(biāo)量程電壓VFS的機(jī)構(gòu)與獲得偏移電壓的機(jī)構(gòu)相同，除了對于滿標(biāo)量程VFS而言，輸入矢量為全1而不是全0。因此，對于滿標(biāo)量程FSR而言，DAC27在全0下的輸出被累加在一個數(shù)據(jù)寄存器(D1)中，DAC27在全1下的輸出被存儲在另一個數(shù)據(jù)寄存器(D2)中。兩個數(shù)據(jù)寄存器D1和D2的內(nèi)容向右移N位以獲得電壓VFS和Vos。最后，寄存器D2和D1之間的差，即D2-D1提供該滿標(biāo)量程FSR。該計(jì)算的值FSR可被存儲在另一個數(shù)據(jù)寄存器(D3)中。前述的步驟如下所述(S2-a)如步驟(S1)中所述獲得偏移電壓Vos。在數(shù)據(jù)寄存器D1中存儲該值Vos。
(S2-b)用如步驟(S2)中所述的過程獲得全1下的VFS。將該值VFS存儲在數(shù)據(jù)寄存器D2中。
(S2-c)進(jìn)行減法D2-D1以獲得滿標(biāo)量程FSR。將該值FSR存儲在數(shù)據(jù)寄存器D3中。通過指定微處理器磁心或SoC IC中的存儲器磁心內(nèi)的存儲單元中的內(nèi)部寄存器來執(zhí)行這種數(shù)據(jù)寄存器D1-D3。
(S3)遺漏碼和主轉(zhuǎn)變數(shù)字化DAC輸出并將它存儲在芯片上存儲器或如硬盤33的ATE存儲器中。使用兩個額外的數(shù)據(jù)寄存器(D4和D5)在兩個連續(xù)代碼值下來存儲數(shù)字化的輸出。通過指定微處理器磁心或SoC IC中的存儲器磁心內(nèi)的存儲單元中的內(nèi)部寄存器來執(zhí)行這種數(shù)據(jù)寄存器D1-D5。如前面所述，一個計(jì)數(shù)器(在匯編語言下執(zhí)行)將該代碼值應(yīng)用于測試下的DAC27。數(shù)據(jù)寄存器D4和D5的內(nèi)容表示代碼轉(zhuǎn)變。當(dāng)寄存器D4或D5獲得一個無效值時，檢測到一個遺漏碼。D4和D5的值之間的差識別該主轉(zhuǎn)變。
(S4)差分非線性度(DNL)在滿標(biāo)量程FSR被計(jì)算之后，進(jìn)行一進(jìn)一步的除法操作來獲得LSB(最低有效位)的大小。用兩個額外的數(shù)據(jù)寄存器(D4和D5)來存儲兩個連續(xù)代碼下的數(shù)字化輸出，同時，一計(jì)數(shù)器將該代碼值應(yīng)用于如前所述的測試下的DAC。從D5中減去數(shù)據(jù)D4即提供DNL。進(jìn)一步將該計(jì)算的DNL與事先設(shè)定的最大值進(jìn)行比較，以生成一個通過/故障標(biāo)志。前述步驟為(S4-a)如步驟(S1)中所述獲得偏移電壓Vos并將該值Vos存儲在數(shù)據(jù)寄存器D1中。如步驟(S2-b)中所述獲得滿標(biāo)電壓VFS。將該值存儲在寄存器D2中。如步驟(S2-c)中所述獲得FSR。
(S4-b)用2N-1除以FSR以獲得LSR的大小。將該值存儲在寄存器D6中。
(S4-c)對應(yīng)于關(guān)于遺漏碼和主轉(zhuǎn)變的步驟(S3)，應(yīng)用如所述的從0到2N-1的二進(jìn)制序列。
(S4-d)將在每個連續(xù)代碼下的數(shù)字化輸出放在寄存器D4和D5內(nèi)。計(jì)算D4-D5差值以獲得DNL。
(S4-e)將計(jì)算的DNL與事先設(shè)定的DNL進(jìn)行比較。如果計(jì)算的DNL大于事先設(shè)定的DNL，則產(chǎn)生一個故障標(biāo)志。
該測試方法的主要優(yōu)點(diǎn)在于能夠利用可忽略的面積系統(tǒng)開銷來非常有效地測試嵌入式模擬/混合信號電路。本發(fā)明避免了專門的測試裝置，因此不需要在設(shè)計(jì)中設(shè)置專用的觀測和控制點(diǎn)。雖然我們用ADC/DAC作為實(shí)例，但該方法被一般化并可應(yīng)用于任何模擬/混合信號電路。
雖然這里只特別說明和描述了一個最佳實(shí)施例，但應(yīng)該明白，在不脫離本發(fā)明的實(shí)質(zhì)和預(yù)期范圍下，在上述教導(dǎo)的啟發(fā)下和后面的權(quán)利要求的范圍內(nèi)，本發(fā)明的許多更改和改變是可能的。
權(quán)利要求
1.一種用來測試其內(nèi)具有一個微處理器磁心和一個存儲器磁心的集成電路芯片上的嵌入式模擬磁心的方法，包括下列步驟在該微處理器磁心和將被測試的模擬磁心之間的集成電路芯片上提供一測試寄存器；通過多次執(zhí)行微處理器指令并求得結(jié)果來測試該微處理器磁心；使用一在該微處理器磁心上運(yùn)行的匯編語言測試程序，以由該微處理器磁心來產(chǎn)生一測試模式；由該微處理器磁心將該測試模式應(yīng)用于該模擬磁心，并且通過該微處理器磁心或一個從該集成電路芯片外部提供的測試系統(tǒng)來求得該模擬磁心的響應(yīng)值。
2.如權(quán)利要求1所述的用于測試嵌入式模擬磁心的方法，還包括在由生成存儲器測試模式并將該存儲器測試模式應(yīng)用于所述存儲器磁心且求得在存儲器磁心中的存儲數(shù)據(jù)值的微處理器磁心測試該模擬磁心之前，測試該存儲器磁心的步驟。
3.如權(quán)利要求1所述的用于測試嵌入式模擬磁心的方法，其中，應(yīng)用于該微處理器磁心的測試程序是一匯編語言測試程序的目標(biāo)代碼。
4.如權(quán)利要求3所述的用于測試嵌入式模擬磁心的方法，其中，所述匯編語言測試程序由外部主機(jī)通過I/O接口提供給所述微處理器磁心。
5.如權(quán)利要求3所述的用于測試嵌入式模擬磁心的方法，其中，所述匯編語言測試程序由外部IC測試器通過I/O接口提供給所述微處理器磁心。
6.如權(quán)利要求1所述的用于測試嵌入式模擬磁心的方法，其中，該集成電路芯片是一個芯片上系統(tǒng)IC。
7.如權(quán)利要求1所述的用于測試嵌入式模擬磁心的方法，其中，該嵌入式模擬磁心為模數(shù)轉(zhuǎn)換器(ADC)和/或數(shù)模轉(zhuǎn)換器(DAC)。
8.一種用于測試其內(nèi)具有一個微處理器磁心和一個存儲器磁心的集成電路芯片上的嵌入式模擬磁心的結(jié)構(gòu)，包括一個形成于該微處理器磁心和一個被測試的模擬磁心之間的集成電路芯片上的測試寄存器；一個位于該測試寄存器和該模擬磁心之間、用于選擇性地將數(shù)據(jù)提供給該模擬磁心的多路復(fù)用器；用于多次執(zhí)行微處理器指令并求得該結(jié)果以確保該微處理器磁心的完整性及用于通過由該微處理器磁心生成一存儲器測試模式并求得該結(jié)果來測試一存儲器磁心的裝置；和一個用來通過接口電路向該微處理器磁心提供可執(zhí)行測試程序的主機(jī)；其中，該模擬磁心被提供一個由該微處理器磁心產(chǎn)生的測試模式，該模擬磁心的結(jié)果輸出由該微處理器磁心或該主機(jī)來求值。
9.如權(quán)利要求8所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，當(dāng)向該多路復(fù)用器提供測試模式信號時，該測試寄存器通過該多路復(fù)用器將測試數(shù)據(jù)從該微處理器磁心傳送至被測試的模擬磁心。
10.如權(quán)利要求8所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，在由產(chǎn)生一存儲器測試模式并將該存儲器測試模式應(yīng)用于所述存儲器磁心并求得該存儲器磁心中的存儲數(shù)據(jù)的值的該微處理器磁心測試該模擬磁心之前，進(jìn)行該存儲器磁心的測試。
11.如權(quán)利要求8所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，應(yīng)用于該微處理器磁心的測試程序?yàn)橐粎R編語言測試程序的目標(biāo)代碼。
12.如權(quán)利要求11所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，該匯編語言測試程序由外部主機(jī)通過I/O接口提供給該微處理器磁心。
13.如權(quán)利要求11所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，該匯編語言測試程序由外部IC測試器通過I/O接口提供給該微處理器磁心。
14.如權(quán)利要求8所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，該集成電路芯片為一芯片上系統(tǒng)IC。
15.如權(quán)利要求8所述的用于測試嵌入式模擬磁心的結(jié)構(gòu)，其中，該嵌入式模擬磁心為模數(shù)轉(zhuǎn)換器(ADC)和/或數(shù)模轉(zhuǎn)換器(DAC)。
全文摘要
測試具有微處理器磁心和存儲器磁心的集成電路芯片中的嵌入式模擬磁心的一種方法。其包括下列步驟:在微處理器磁心和將被測試的模擬磁心之間的集成電路芯片上提供一個測試寄存器,測試該微處理器磁心和該存儲器磁心,使用一在該微處理器磁心上運(yùn)行的匯編語言測試程序,以由該微處理器磁心產(chǎn)生一測試模式,通過該微處理器磁心來將該測試模式應(yīng)用于該模擬磁心,并且由該微處理器磁心或一個外部提供的測試系統(tǒng)來求得模擬磁心的響應(yīng)值。
文檔編號H01L21/66GK1373505SQ0110437
公開日2002年10月9日 申請日期2001年2月28日 優(yōu)先權(quán)日2001年2月28日
發(fā)明者羅池特·雷茲曼 申請人:株式會社鼎新