專利名稱：集成在微電子電路內(nèi)的線圈和線圈系統(tǒng)及微電子電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成在微電子電路內(nèi)的線圈和線圈系統(tǒng)。另外，本發(fā)明還涉及一種微電子電路。
許多電路類型如振蕩器、放大器、混頻器等都需要電感(線圈)。所述電感屬于元件類型，如果將它們與其他電路部件一起集成在一芯片上，就會(huì)引發(fā)問題的出現(xiàn)。到目前為止，這意味著電感在許多情況下仍被作為分立元件使用，因?yàn)槿绻麑⑺鼈冏鳛榫€圈形式集成在芯片上的話，會(huì)有很多缺點(diǎn)。在很高頻率的情況下，即當(dāng)頻率大大高于1GHz時(shí)，很多場(chǎng)合必須使用集成電感，因?yàn)檫@時(shí)通過分立線圈的引線進(jìn)行信號(hào)傳輸是非常困難的。


圖1所示為現(xiàn)有技術(shù)中公知的一種典型的線圈實(shí)現(xiàn)方法。一條金屬軌跡穿過一個(gè)螺線，產(chǎn)生若干半徑不斷增大的線圈匝。如果芯片上有多個(gè)金屬層，那么這些螺線可以疊置，電感通過串聯(lián)相加。如果是并聯(lián)，則軌跡電阻減小并導(dǎo)致功率損耗降低。然而，這類公知的線圈或線圈形式存在一系列的缺點(diǎn)，例如，一個(gè)尤其突出的缺點(diǎn)是磁場(chǎng)對(duì)基片，通常為硅基片，的穿通現(xiàn)象。一般來說，在CMOS技術(shù)中使用的是一種低阻抗基片，這種基片會(huì)使由交變磁場(chǎng)引起的感應(yīng)電流升高，從而導(dǎo)致?lián)p耗增大，使集成電感(線圈)的品質(zhì)因數(shù)降低。例如，在千兆赫頻率范圍內(nèi)，與分立元線圈相比，品質(zhì)因數(shù)低了若干數(shù)量級(jí)。由于線圈品質(zhì)因數(shù)是模擬電路的一個(gè)重要性能變量，因此需要提高線圈的品質(zhì)因數(shù)。
例如，上述線圈類型被用于標(biāo)準(zhǔn)的CMOS過程中。在這樣的過程中，使用一種相對(duì)低阻抗的基片，它會(huì)相應(yīng)地降低線圈的品質(zhì)因數(shù)。如果使用高阻抗基片，損耗將降低而線圈的品質(zhì)因數(shù)將提高。然而，高阻抗基片會(huì)對(duì)晶體管的整個(gè)一系列特性產(chǎn)生不良影響。假如使用了高阻抗基片，則在任何情況下，標(biāo)準(zhǔn)的CMOS過程都將成為不可能，從而必須采取一種不同的過程控制。然而，這是我們所不希望的。
另外一種提高線圈品質(zhì)因數(shù)的可能性是采用一種合適的腐蝕過程將緊貼線圈下面的基片材料去掉，然后，可以在線圈平面與基片之間加上一個(gè)金屬層。通過引入槽，可以防止渦流并同時(shí)可以實(shí)現(xiàn)基片的屏蔽。然而，這種做法的缺點(diǎn)是線圈匝少了一個(gè)金屬面，而且，這樣做只能對(duì)線圈的品質(zhì)因數(shù)進(jìn)行微小的改善。
已知線圈的另一個(gè)缺點(diǎn)是需要較大的面。圖1所示線圈在電感約為9nHz的情況下需要一個(gè)0.3×0.3mm的面，如果需要更大的電感，則面要求也會(huì)相應(yīng)增加。
EP-A-0 725 407介紹了一種可以集成在微電子電路內(nèi)的三維線圈，在微電子電路內(nèi)，該線圈的軸線與芯片表面平行。該線圈有一匝或多匝，這些匝是通過下部金屬化平面的互連、上部金屬化平面的互連及連接它們的通路觸點(diǎn)構(gòu)成的。總體上，“通路”(“via”)被理解為是兩個(gè)金屬平面之間的一個(gè)連接件。在已知方法中，電感是通過一個(gè)高導(dǎo)磁性材料制成的鐵心獲得的，該鐵心被插在所述互連與通路觸點(diǎn)之間，并由此形成了該已知方法的一個(gè)基本特征。在EP-A-0 725407所披露的線圈幾何形狀的情況下，只有一小部分磁場(chǎng)進(jìn)入基片，其結(jié)果是與此相關(guān)的損耗降低而線圈品質(zhì)因數(shù)提高。盡管有此優(yōu)點(diǎn)，但到目前為止，此線圈幾何形狀尚未使用，其原因是目前尚未找到一種與半導(dǎo)體兼容的鐵心材料。況且，在高頻率情況下，所有高導(dǎo)磁性材料都呈現(xiàn)出高反磁性損耗現(xiàn)象，這又限制了線圈的品質(zhì)因數(shù)。此外，在采用常用金屬化層的情況下，通路電阻太高。
以上述現(xiàn)有技術(shù)為出發(fā)點(diǎn)，本發(fā)明的目的是提供一種能集成在微電子電路內(nèi)的線圈和線圈系統(tǒng)，和避免上述現(xiàn)有技術(shù)之缺點(diǎn)的微電子電路。尤其是旨在能以一種簡(jiǎn)單、低成本的方式制造出高品質(zhì)因數(shù)的線圈或線圈系統(tǒng)并集成在微電子電路中。
根據(jù)本發(fā)明的第一方面，該目的可通過一種集成在微電子電路內(nèi)的線圈實(shí)現(xiàn)；此線圈有一匝或多匝，這些匝通過至少兩個(gè)互連的段和連接上述互連和/或互連段的通路觸點(diǎn)構(gòu)成，該互連段在彼此分離的金屬化平面內(nèi)形成。根據(jù)本發(fā)明，線圈是由兩個(gè)或多個(gè)上下疊置的通路元件構(gòu)成的。
這樣就提供了一種具有高品質(zhì)因數(shù)并易于集成到微電子電路內(nèi)的線圈。就其基本結(jié)構(gòu)而言，根據(jù)本發(fā)明的線圈出自于EP-A-0 725 407中所述線圈。由于其漏磁場(chǎng)對(duì)基片的穿通率低，所以，使用這樣的線圈幾何形狀可以實(shí)現(xiàn)線圈的高品質(zhì)因數(shù)。在這種線圈幾何形狀的情況下，電感的計(jì)算公式如下L＝μ0×μr×A×N2/1其中，μ0為磁導(dǎo)率常數(shù)(1.2E-6H/M)，而μr為相對(duì)磁導(dǎo)率(對(duì)于鐵磁材料來說，約為100,000)。A為垂直于線圈軸線的線圈截面，N為匝數(shù)，而L為線圈長(zhǎng)度。由于上述現(xiàn)有技術(shù)中的諸多原因，本發(fā)明的線圈省去了磁心，取而代之的是本發(fā)明的基本概念增大線圈的橫截面。如果采用EP-A-0 725 407所述方法，在通路觸點(diǎn)(金屬間電介質(zhì))的厚度給定為0.5μm至0.3μm(金屬化中的慣例)的情況下，為達(dá)到約10-20μm2的面，必須有非常長(zhǎng)的互連。然而，這些長(zhǎng)互連具有相應(yīng)的高體電阻，從而會(huì)降低線圈的品質(zhì)因數(shù)。如果選擇增加匝數(shù)，那么隨著線的加長(zhǎng)，體電阻也同樣會(huì)增大。
通過采用本發(fā)明中將兩個(gè)或兩個(gè)以上通路元件上下疊置式通路觸點(diǎn)結(jié)構(gòu)，可以以一種非常簡(jiǎn)單的方式提高線圈的橫截面并由此改善線圈的品質(zhì)因數(shù)。將多個(gè)疊置通路元件用作通路觸點(diǎn)可以達(dá)到這樣一個(gè)效果，即標(biāo)準(zhǔn)金屬化可被用來制作線圈。這意味著不必再使用深通路觸點(diǎn)上特定厚度的金屬間電介質(zhì)來增加橫截面了。若要制作與標(biāo)準(zhǔn)金屬化的特定深度不同的特殊通路觸點(diǎn)，只有借助于特殊過程才有可能，其結(jié)果是此類線圈的制作既結(jié)構(gòu)復(fù)雜又成本昂貴。本發(fā)明線圈的另一優(yōu)點(diǎn)是可通過短互連實(shí)現(xiàn)較大的線圈橫截面。另外，本發(fā)明還可以省去一個(gè)附加磁心，而此鐵心是EP-A-0 725 407所披露方法中的一個(gè)基本必備條件。
在現(xiàn)代硅技術(shù)中，通常有4到6個(gè)金屬平面，這意味著最底部與最頂部金屬層(金屬化平面)之間的距離可能達(dá)到4μm。如果在一標(biāo)準(zhǔn)金屬化中，上下金屬化平面之間的連接不是通過一個(gè)特定長(zhǎng)度的通路觸點(diǎn)而是通過上下疊置的通路元件來實(shí)現(xiàn)，線圈橫截面高度可達(dá)到精確的所述4μm。正如前面已說明的那樣，在目前已知方法中，線圈的兩個(gè)互連之間的距離約為0.5μm。
在一個(gè)具體示例中，本發(fā)明的線圈可以有一匝或多匝，在所有情況下一個(gè)線圈匝由最底部和最頂部金屬化平面上的互連片或互連所構(gòu)成，也可由用作垂直連接的、由上述金屬化平面間兩個(gè)或多個(gè)通路元件的疊置制成的通路觸點(diǎn)所構(gòu)成。
根據(jù)本發(fā)明線圈優(yōu)選實(shí)施例見權(quán)利要求。
通路觸點(diǎn)的方向要至少與互連和/或互連段基本垂直，這樣做會(huì)更加有利。
金屬化平面的組成部分最好要起碼配置在一疊通路元件中各通路元件之間。
以此方式構(gòu)成的通路觸點(diǎn)使標(biāo)準(zhǔn)金屬化用于制作線圈成為可能。在此情況下，人們已經(jīng)驚奇地發(fā)現(xiàn)，由此構(gòu)成的通路觸點(diǎn)與其他情況下所必需的較厚的單一部件通路觸點(diǎn)相比沒有任何缺點(diǎn)。
互連和/或互連段及通路觸點(diǎn)最好確定線圈的橫截面的界線。該橫截面是由構(gòu)成互連或互連段的金屬化平面之間的垂直距離及該金屬化平面上的互連或互連段的相應(yīng)長(zhǎng)度決定的。這些長(zhǎng)度可以在線路體電阻的限度內(nèi)自由選擇。因此，對(duì)應(yīng)的金屬化平面上的線路段越長(zhǎng)，橫截面可能會(huì)相應(yīng)地越大。
構(gòu)成線圈匝的互連和/或互連段最好彼此相隔4μm布置。正如前面已經(jīng)提到的，例如當(dāng)有4至6個(gè)金屬化平面時(shí)，此距離就會(huì)產(chǎn)生。
在另一個(gè)改進(jìn)方法中，互連和/或互連段和/或通路元件和/或在各通路元件之間提供的金屬化平面組成部分可以用銅構(gòu)成，尤其最好是由電解沉積銅構(gòu)成。當(dāng)使用銅時(shí)，組成部分僅有一個(gè)低電阻。如果銅被用作互連材料的話，由兩個(gè)或多個(gè)通路元件疊置構(gòu)成的通路觸點(diǎn)的電阻也很低。例如，在0.18μm技術(shù)條件下，此電阻可達(dá)到3Ω。通過將n個(gè)通路疊層并聯(lián)，可以將該電阻降至1/n。如果使用標(biāo)準(zhǔn)銅金屬化來制作線圈的話，還可以，例如在此方法中，使用低阻抗銅填充金屬平面(通路元件)之間的垂直連接片。
尤其便利的方法是使用電解沉積銅。這種生產(chǎn)銅的方法實(shí)際上早已為人們所知。例如，Alexander E.Braun在1999年4月份“國(guó)際半導(dǎo)體”雜志第58頁上發(fā)表的論文“銅電鍍”中就對(duì)此進(jìn)行過介紹；其所披露的內(nèi)容本發(fā)明的介紹中引作參考。
本發(fā)明可以構(gòu)成一種更便于集成在基片上和/或基片內(nèi)微電子電路中的線圈；該線圈軸線與基片表面平行，這樣做可以減小漏磁場(chǎng)對(duì)基片的穿通，從而使線圈品質(zhì)因數(shù)提高。
線圈的頭和尾最好相鄰布置，以便使線圈軸線形成一個(gè)至少近似的閉合線路，最好是一個(gè)圓形線路。這樣的線圈軸線形式可以減小泄漏損失，從而進(jìn)一步提高線圈品質(zhì)因數(shù)。尤其當(dāng)線圈軸線形成一個(gè)近似圓形線路時(shí)，此幾何形狀可使線圈以一種合適的方式進(jìn)行橫向屏蔽。關(guān)于這一點(diǎn)，將在本說明書關(guān)于線圈系統(tǒng)部分進(jìn)行更詳細(xì)的解釋說明。
本發(fā)明的第二方面提供一種用于集成在微電子電路內(nèi)的線圈系統(tǒng)；根據(jù)本發(fā)明，該微電子電路以具有上述一個(gè)或多個(gè)本發(fā)明線圈為特征。關(guān)于本發(fā)明線圈系統(tǒng)的優(yōu)點(diǎn)、作用、效果和工作方式，可參見上述關(guān)于本發(fā)明線圈說明的全部?jī)?nèi)容，這些說明在此引作參考。
關(guān)于本發(fā)明線圈系統(tǒng)的優(yōu)選實(shí)施例，見權(quán)利要求。
為對(duì)線圈進(jìn)行屏蔽，最好配置若干個(gè)由一個(gè)或多個(gè)通路元件構(gòu)成的通路疊層。這些通路疊層最好布置在線圈外面，尤其最好圍繞在線圈外圍。如果整個(gè)一系列通路疊層被一個(gè)挨一個(gè)地布置在線圈周圍，那么該線圈就會(huì)實(shí)現(xiàn)有效的橫向屏蔽。
通路疊層的方向最好近似垂直于線圈軸線。
在另一個(gè)改進(jìn)方案中，為對(duì)線圈進(jìn)行垂向屏蔽，可至少配置一個(gè)屏蔽平面。
作為舉例，屏蔽平面形式可以是一個(gè)金屬平面。
在另一個(gè)改進(jìn)方案中，屏蔽平面形式可以是一個(gè)多晶硅平面或一個(gè)帶有一高摻雜基片的結(jié)構(gòu)。
如果有足夠的金屬化平面的話，那么最頂部的金屬化平面可以被用作屏蔽平面，對(duì)線圈進(jìn)行上部垂直屏蔽。該金屬平面最好形成一個(gè)開槽區(qū)以防止渦流電流?？梢岳靡粋€(gè)形式為多晶硅層或高摻雜基片結(jié)構(gòu)的屏蔽平面對(duì)線圈進(jìn)行下部屏蔽。這個(gè)下部屏蔽平面也最好采用開槽區(qū)形式。
本發(fā)明的第三個(gè)方面提供一個(gè)具有若干集成元件并且其中至少一個(gè)元件為電感的微電子電路。根據(jù)本發(fā)明的微電子電路的特征是所配置的電感元件是按照上文所述本發(fā)明內(nèi)容而形成的線圈和/或線圈系統(tǒng)。這樣就可以創(chuàng)造出能集成高品質(zhì)因數(shù)線圈或線圈系統(tǒng)的微電子電路，以便使這類微電子電路也能應(yīng)用于高于1GHz的極高頻率范圍。關(guān)于本發(fā)明的微電子電路的優(yōu)點(diǎn)、作用、效果和工作方式，同樣可以參見上述有關(guān)本發(fā)明線圈和線圈系統(tǒng)說明的全部?jī)?nèi)容，這些說明是在此引作參考。
這種微電子電路最好布置在一個(gè)由一個(gè)基片和至少一個(gè)氧化物層構(gòu)成的芯片上和/或芯片內(nèi)。
線圈，例如線圈系統(tǒng)，最好布置在氧化物層內(nèi)。這樣的話，就可以籍助于標(biāo)準(zhǔn)金屬化來制作線圈了。
下面將參照附圖并借助于具體實(shí)施例對(duì)本發(fā)明進(jìn)行更詳盡的說明其中圖1為現(xiàn)有技術(shù)線圈結(jié)構(gòu)的平面視圖；圖2為本發(fā)明線圈第一具體實(shí)施例圖；圖3為圖2所示的本發(fā)明線圈截面示意圖，該線圈集成在微電子電路中；圖4為圖2所示本發(fā)明線圈的更詳盡視圖；圖5為圖4所示本發(fā)明線圈的截面示意圖，圖中標(biāo)出了磁力線輪廓；圖6為本發(fā)明線圈的另一具體實(shí)施例圖；圖7為采用圖6所示線圈的本發(fā)明線圈系統(tǒng)平面示意圖；圖8為沿圖7所示剖面線VIII-VIII的本發(fā)明線圈系統(tǒng)截面視圖；圖9為采用圖6所示線圈的本發(fā)明線圈系統(tǒng)的另一具體實(shí)施例圖；以及圖10為沿圖9所示剖面線X-X的本發(fā)明線圈系統(tǒng)截面視圖。
圖1所示為現(xiàn)有技術(shù)線圈90。線圈90有一個(gè)金屬軌跡91，該軌跡穿過一個(gè)螺線并產(chǎn)生若干半徑不斷增大的線圈匝92。如果有多個(gè)金屬層，則以此方式構(gòu)成的線圈90可以上下疊置并可串聯(lián)或并聯(lián)。然而，此線圈90存在本說明書中提及的缺點(diǎn)。
圖2和圖3所示為本發(fā)明線圈20集成在微電子電路10中的第一具體實(shí)施例。如圖3所示，微電子電路10布置在芯片11內(nèi)，而芯片11又是由一個(gè)基片12和至少一個(gè)氧化物層13構(gòu)成的。在該典型實(shí)施例中，氧化物層13布置在基片表面14上。
線圈20有一個(gè)線圈頭29和一個(gè)線圈尾30及若干線圈匝21。每個(gè)線圈匝21都是由互連22或互連段23構(gòu)成的。互連22或互連段23由下部金屬化平面24和上部金屬化平面25構(gòu)成。為連接兩個(gè)金屬化平面24、25或互連22或互連段23，金屬化平面24和25之間提供了被稱之為通路觸點(diǎn)40的垂直連接片。線圈匝21的所有構(gòu)成件都是由銅制成的，因而只具有很小的電阻。被線圈匝21所封閉的線圈橫截面27是由上部金屬化平面25與下部金屬化平面24之間的垂直距離28所決定的。此距離在本具體實(shí)施例中約為4μm。此外，線圈橫截面27是由下部和上部金屬化平面24和25上的互連22或互連段23的長(zhǎng)度所決定的。這些長(zhǎng)度可以在線路體電阻的限度范圍內(nèi)自由選擇，這意味著下部和上部金屬化平面24、25上的線段越長(zhǎng)，橫截面也就可能相應(yīng)地越大。
為了能夠通過標(biāo)準(zhǔn)金屬化來制作線圈20而不必采用通過復(fù)雜和昂貴的過程方可制作的深通路觸點(diǎn)，通路觸點(diǎn)40有一個(gè)由兩個(gè)或多個(gè)通路元件42制成的疊層41。在下部和上部金屬化平面24、25之間形成的不同金屬化平面組成部分43位于各通路元件42之間。如果銅被用作互連材料(可以采用電解沉積銅)，那么，由上下疊置的通路元件42構(gòu)成并且元件之間有金屬化平面組成部分43的疊層41的電阻仍然會(huì)很低。
另外，如圖4和圖5所示，線圈20的線圈軸線26相對(duì)于基片表面14水平形成。這樣可降低漏磁場(chǎng)對(duì)基片12的穿通。圖5中所示磁力線60的輪廓對(duì)此進(jìn)行了圖示說明。
由于可用標(biāo)準(zhǔn)金屬化制作的大線圈截面27，可以省去EP-A-0725407中所述的電磁線圈。
圖6所示為本發(fā)明線圈20的另一具體實(shí)施例。在線圈20中，線圈軸線26有一個(gè)至少近似閉合的圓形線路。因此，整個(gè)線圈20也獲得了一個(gè)近似圓形的外觀。這種線圈結(jié)構(gòu)所能達(dá)到的是，除了線圈軸線26形成一個(gè)閉合線路之外，線圈頭29和線圈尾30也直接彼此相鄰。由于減少了泄露成分，線圈20的這種結(jié)構(gòu)可以進(jìn)一步提高線圈品質(zhì)因數(shù)。圖6所示線圈20的基本結(jié)構(gòu)與圖2至圖5中所示線圈20的基本結(jié)構(gòu)近似相同，因此相同的元件用相同的標(biāo)號(hào)表示，并且為防止重復(fù)，還參照了典型實(shí)施例的說明。
圖7和圖8所示為一線圈系統(tǒng)70，在該系統(tǒng)中，使用了一個(gè)或多個(gè)圖6中的線圈20。為了更加清晰，圖中僅例示了一個(gè)單一的線圈20。線圈20也同樣是微電子電路10的一個(gè)組成部分并且布置在芯片11的氧化物層13內(nèi)，而氧化物層13則位于基片12的表面14上。
為了能夠?qū)崿F(xiàn)對(duì)線圈20的有效橫向屏蔽，配置了一系列通路疊層71；它們被一個(gè)挨一個(gè)地布置在線圈圓周72外面的區(qū)域內(nèi)并環(huán)繞線圈20放置。通路疊層71與通路觸點(diǎn)40平行延伸。
與通路觸點(diǎn)40相同，通路疊層71由兩個(gè)或多個(gè)通路元件75構(gòu)成，各元件之間有金屬化平面的組成部分76。如同線圈20，最底部的金屬化平面為金屬化平面24，而最頂部的金屬化平面為金屬化平面25。因此，標(biāo)準(zhǔn)金屬化(尤其最好是標(biāo)準(zhǔn)銅金屬化)也可被用來制作通路疊層71。通路疊層71可以與線圈20同時(shí)制作。
與通路40和線圈20相比，通路疊層71是通過對(duì)應(yīng)的觸點(diǎn)50與基片12相連接。
最后，圖9和圖10為圖7和圖8所示線圈系統(tǒng)的一個(gè)改進(jìn)型具體實(shí)施例。在此情況下，為了與圖7和圖8相比較，同樣的元件仍以同樣的參考數(shù)碼來表示。
除了圖7和圖8中所示線圈系統(tǒng)70外，圖9和圖10所示線圈系統(tǒng)70有一個(gè)上部屏蔽平面73和一個(gè)下部屏蔽平面74。如果圖10所示微電子電路10中有充足的金屬化平面，最頂部的金屬化平面(即現(xiàn)屏蔽平面73)可以用來對(duì)線圈20的上部進(jìn)行垂直屏蔽。在本具體實(shí)施例中，上部屏蔽平面73是由金屬構(gòu)成。為防止渦流電流，上部屏蔽平面被形成為一個(gè)開槽區(qū)。
為了對(duì)線圈20的下部進(jìn)行屏蔽，可以使用下部屏蔽平面74；該平面的形式可以是一個(gè)多晶硅層或一個(gè)帶高摻雜基片的結(jié)構(gòu)。與上部屏蔽平面73相同，下部屏蔽平面74也可以構(gòu)形為一個(gè)開槽區(qū)。
權(quán)利要求
1.一種集成在微電子電路(10)內(nèi)的線圈，具有有一匝或多匝(21)，線圈匝(21)由在彼此分離的金屬化平面(24，25)內(nèi)形成的至少兩個(gè)互連(22，23)的段和連接所述互連(22)和/或互連段(23)的通路觸點(diǎn)(40)構(gòu)成，其中，每個(gè)通路觸點(diǎn)(40)則是由兩個(gè)或多個(gè)通路元件(42)上下疊置形成的疊層(41)所構(gòu)成。
2.根據(jù)權(quán)利要求1所述的線圈，其中，所述通路觸點(diǎn)(40)的方向至少要基本上與互連(22)和/或互連段(23)垂直。
3.根據(jù)權(quán)利要求1或2中的線圈，其中，至少在疊層(41)的單個(gè)通路元件(42)之間配置金屬化平面的組成部件(43)。
4.根據(jù)權(quán)利要求1至3的任一項(xiàng)所述的線圈，其中，所述互連(22)和/或互連段(23)及通路觸點(diǎn)(40)限定線圈(20)的橫截面(27)的界線。
5.根據(jù)權(quán)利要求1至4的任一項(xiàng)所述的線圈，其中，構(gòu)成線圈(20)的線圈匝(21)或多匝的互連(22)和/或互連段(23)彼此相隔約4μm布置。
6.根據(jù)權(quán)利要求1至5的任一項(xiàng)所述的線圈，其中，所述互連(22)和/或互連段(23)和/或通路元件(42)和/或配置在各通路元件(42)之間的金屬化平面組成部件(43)均由銅構(gòu)成，最好是電解沉積銅。
7.根據(jù)權(quán)利要求1至6的任一項(xiàng)所述的線圈，其中，所述線圈(20)用于集成在布置在基片(12)之上和/或之內(nèi)的微電子電路(10)內(nèi)；并且線圈軸線(26)與基片表面(14)水平。
8.根據(jù)權(quán)利要求1至7的任一項(xiàng)所述的線圈，其中所述線圈(20)的線圈頭(29)和線圈尾(30)彼此鄰近布置，以便使線圈軸線(26)形成一個(gè)至少近似閉合的線路，最好是一個(gè)圓形線路。
9.一種集成在微電子電路10中的線圈系統(tǒng)，包含一個(gè)或多個(gè)在權(quán)利要求1至8的任一項(xiàng)所述的線圈(20)。
10.根據(jù)權(quán)利要求9所述的線圈系統(tǒng)，其中，為對(duì)線圈(20)進(jìn)行屏蔽，配置了若干個(gè)由一個(gè)或多個(gè)通路元件(75)構(gòu)成的通路疊層(71)；其中，所述通路疊層(71)被布置在線圈(20)外面，最好是圍繞在線圈外圍。
11.根據(jù)權(quán)利要求10所述的線圈系統(tǒng)，其中，所述通路疊層(71)與線圈軸線(26)近似垂直。
12.根據(jù)權(quán)利要求9至11的任一項(xiàng)所述的線圈系統(tǒng)，其中，配置至少一個(gè)屏蔽平面(73，74)，用于對(duì)所述線圈(20)進(jìn)行垂直屏蔽。
13.根據(jù)權(quán)利要求12所述的線圈系統(tǒng)，其中，所述屏蔽平面(73)的形式為一個(gè)金屬平面。
14.根據(jù)權(quán)利要求12或13所述的線圈系統(tǒng)，其中，屏蔽平面(74)形成為一個(gè)多晶硅平面或一個(gè)帶高摻雜基片的結(jié)構(gòu)。
15.一種具有若干集成元件并且其中至少一個(gè)元件為電感的微電子電路；其中，作為電感配置的元件是權(quán)利要求1至8的任一項(xiàng)所述的一個(gè)線圈(20)和/或權(quán)利要求9至14的任一項(xiàng)所述的一個(gè)線圈系統(tǒng)(70)。
16.根據(jù)權(quán)利要求15所述的微電子電路，該電路布置在一個(gè)芯片(11)之上和/或之內(nèi)，其中，所述芯片(11)由一個(gè)基片(12)和至少一個(gè)氧化物層(13)構(gòu)成。
17.根據(jù)權(quán)利要求16所述的微電子電路，其中，所述線圈(20)和/或線圈系統(tǒng)(70)布置在所述氧化物層(13)內(nèi)。
全文摘要
本發(fā)明涉及集成在微電子電路(10)內(nèi)的線圈(20)和線圈系統(tǒng)，以及相應(yīng)的微電子電路(10)。本發(fā)明的線圈(20)布置在芯片(11)的氧化物層(13)內(nèi)，從而氧化物層(13)布置在基片(12)的基片表面(14)上。線圈(20)包括一個(gè)或多個(gè)匝(21)，匝(21)由至少兩個(gè)導(dǎo)體軌跡(22，23)的段和鏈接這些軌跡(22)和/或軌跡段(23)的通路連接(40)構(gòu)成，這些段分別在空間上不相連的金屬化平面(24，25)上提供。為了制造高質(zhì)量線圈(20)，盡量使線圈(20)的橫截面(27)大，從而，標(biāo)準(zhǔn)的金屬化，特別是使用銅的金屬化可以用來制造線圈(20)。為達(dá)此目的，通路觸點(diǎn)(40)由相互疊加的兩個(gè)或多個(gè)通路元件(42)的疊層(41)形成。金屬化平面的組成部分(43)可以位于通路元件(42)之間。
文檔編號(hào)H01F27/36GK1416579SQ01806407
公開日2003年5月7日 申請(qǐng)日期2001年1月19日 優(yōu)先權(quán)日2000年1月20日
發(fā)明者J·伯索德, D·瑟瓦爾德, M·蒂布特 申請(qǐng)人:因芬尼昂技術(shù)股份公司