專利名稱：制作柵極和金屬氧化物半導(dǎo)體晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在半導(dǎo)體襯底上制作柵極和金屬氧化物半導(dǎo)體(MOS)晶體管的方法，尤其涉及一種在半導(dǎo)體襯底上制作柵極和MOS晶體管的方法，該方法可改善因熱回火工藝而造成柵極側(cè)壁凸出的缺點(diǎn)。
背景技術(shù)：
半導(dǎo)體集成電路的制造中要經(jīng)過(guò)很多處理步驟，例如掩蔽、光致抗蝕劑涂布、蝕刻及沉積。而隨著科技的發(fā)展，在先進(jìn)的半導(dǎo)體工藝上，不斷要求能提高集成電路內(nèi)的密度，在有限的面積上擠進(jìn)更多的晶體管，例如在1～2平方公分的硅襯底表面上設(shè)有多達(dá)數(shù)十萬(wàn)個(gè)晶體管，為了避免在此條件下晶體管間的操作互相干擾，甚至發(fā)生短路(short circuit)，在進(jìn)行上述半導(dǎo)體工藝時(shí)就必須研發(fā)各種方法進(jìn)行改良。此外，在制作晶體管時(shí)，柵極介電層的品質(zhì)是影響工藝良率的重要關(guān)鍵，因?yàn)槠焚|(zhì)不良的柵極介電層非常容易產(chǎn)生擊穿(breakdown)的現(xiàn)象，進(jìn)而降低晶體管的壽命。因此如何有效地提高柵極介電層的品質(zhì)，是目前一項(xiàng)重要的課題。
請(qǐng)參考圖1至圖4，圖1至圖4為現(xiàn)有的于一半導(dǎo)體芯片10上制作柵極的工藝示意圖。如圖1所示，現(xiàn)有方法是先于半導(dǎo)體芯片10的硅襯底12表面形成一氧化層14，用來(lái)當(dāng)作該柵極的介層電(dielectric layer)，接著于氧化層14上方依次形成一摻雜多晶硅層(doped polysilicon layer)16，用來(lái)當(dāng)做該柵極的主導(dǎo)電層，以及一金屬硅化物層18，例如是硅化鎢(WSix)，用來(lái)降低接觸介面的電阻。然后在金屬硅化物層18表面形成一由氮硅化合物構(gòu)成的掩模層20，最后在掩模層20上形成光致抗蝕劑層(photoresist layer)22。
如圖2所示，接著進(jìn)行一光刻蝕刻(黃光)工藝，于光致抗蝕劑層22中定義出該柵極的圖案(pattern)。然后進(jìn)行一各向異性蝕刻(anisotropicetching)工藝，即一般所謂的干式蝕刻，以去除未被光致抗蝕劑層22所覆蓋的掩模層20，使光致抗蝕劑層22的圖案轉(zhuǎn)移至掩模層20。隨后再利用掩模層20當(dāng)作硬掩模(hard mask)繼續(xù)向下蝕刻金屬硅化物18以及摻雜多晶硅層16，直至氧化層14表面，完成柵極24、26的工藝。
如圖3所示，然后以氧化層14作為墊氧化層，進(jìn)行一第一離子注入工藝(ion implantation)于硅襯底12中形成多個(gè)摻雜區(qū)，接著進(jìn)行一第一快速熱回火(annealing)工藝以活化摻雜區(qū)的離子并于柵極24、26二側(cè)形成多個(gè)輕度摻雜漏極(lightly doped drain，LDD)28。之后如圖4所示，于半導(dǎo)體芯片10表面進(jìn)行一氮硅化合物的沉積，并利用一各向異性蝕刻工藝回蝕刻部分氮硅化合物，以分別在柵極24、26的周圍側(cè)壁形成間隔壁(spacer)30。最后進(jìn)行一第二離子注入工藝及第二快速熱回火工藝，以于柵極24、26二側(cè)形成源極(source)與漏極(drain)32，完成金屬氧化物半導(dǎo)體(MOS)晶體管的工藝。
然而現(xiàn)有在進(jìn)行第一和第二熱回火工藝時(shí)，設(shè)于柵極24、26的金屬硅化物層18常會(huì)因熱膨脹的現(xiàn)象而凸出于掩模層20所遮蓋的面積(如圖3所示)，因此之后在制作間隔壁30時(shí)，接續(xù)沉積的氮硅化合物便會(huì)沿金屬硅化物層18的形狀而使間隔壁30呈凸出狀，減少了柵極24、26間的距離(如圖4所示)。隨著柵極24、26的間距的縮減，后續(xù)再于半導(dǎo)體芯片10表面覆蓋材料層時(shí)，例如于柵極24、26之間制作金屬內(nèi)連線的接觸插塞時(shí)，填充于柵極24、26之間的介電材料層或?qū)щ姴牧蠈颖銟O容易因柵極24、26的外凸輪廓而產(chǎn)生懸凸(overhang)，進(jìn)而導(dǎo)致諸如孔洞(void)或接合縫隙(seam)等覆蓋不均勻的問(wèn)題，或是因柵極24、26的外凸輪廓使得介于柵極與接觸插塞間的間隔壁30被過(guò)度蝕刻，進(jìn)而導(dǎo)致柵極與接觸插塞間產(chǎn)生短路問(wèn)題。
此外，由于在利用干蝕刻來(lái)定義柵極24、26的輪廓時(shí)，半導(dǎo)體芯片10極容易因微負(fù)荷效應(yīng)(micro-loading effect)而影響整個(gè)蝕刻均稱性，例如在半導(dǎo)體芯片上的圖案密集區(qū)(dense region)與圖案孤立區(qū)(isolation region)上的柵極線寬便很難藉由干蝕刻形成一對(duì)稱的柵極側(cè)壁輪廓，因此這也是現(xiàn)有技術(shù)急待改善的問(wèn)題。
因此，如何維持晶體管的高集成度(integration)，避免金屬硅化物層與間隔壁向外凸出所導(dǎo)致的柵極之間的區(qū)域面積被過(guò)度縮減的問(wèn)題，以及改善干蝕刻的蝕刻不均勻造成的問(wèn)題以提高后續(xù)工藝的良率，為當(dāng)前業(yè)界仍待解決的問(wèn)題。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種于一半導(dǎo)體襯底上制作一柵極的方法，以解決上述問(wèn)題。
為了實(shí)現(xiàn)本發(fā)明的目的，提供一種在半導(dǎo)體襯底上制作柵極的方法，該半導(dǎo)體襯底表面包括有一第一氧化層、一導(dǎo)電層、一金屬硅化物層以及一掩模層，該方法包括有下列步驟于該掩模層中定義出該柵極的圖案；進(jìn)行一蝕刻工藝，去除未被該掩模層覆蓋的金屬硅化物層以及該導(dǎo)電層；于該半導(dǎo)體襯底表面進(jìn)行一氧化工藝，以于該第一氧化層表面形成一第二氧化層；以及進(jìn)行一濕蝕刻工藝，去除部分的該金屬硅化物層，使該金屬硅化物層的二側(cè)壁具有內(nèi)凹結(jié)構(gòu)，并且回蝕刻該第二氧化層。
由于本發(fā)明在進(jìn)行濕蝕刻工藝之前先進(jìn)行一氧化工藝來(lái)形成一第二氧化層，增加氧化層的總厚度，所以濕蝕刻雖然會(huì)去除部分氧化層，但在后續(xù)進(jìn)行輕度摻雜漏極或源極/漏極的離子注入工藝時(shí)仍有足夠厚度的墊氧化層能夠保護(hù)半導(dǎo)體襯底，而不會(huì)造成襯底的缺陷。此外，由于本發(fā)明是使金屬硅化物層的二側(cè)壁具有內(nèi)凹結(jié)構(gòu)，因此金屬硅化物層雖然在后續(xù)的熱工藝中會(huì)產(chǎn)生熱膨脹現(xiàn)象，但卻不至于影響整個(gè)柵極的垂直輪廓，進(jìn)而可以有效避免現(xiàn)有因柵極輪廓外凸所導(dǎo)致的問(wèn)題。


圖1至圖4為現(xiàn)有的于一半導(dǎo)體芯片上制作柵極的工藝示意圖；以及圖5至圖9為本發(fā)明于一半導(dǎo)體芯片上制作柵極的工藝示意圖。
附圖中的附圖標(biāo)記說(shuō)明如下10半導(dǎo)體芯片12硅襯底14氧化層16摻雜多晶硅層18金屬硅化物層 20掩模層22光致抗蝕劑層 24、26柵極28輕度摻雜漏極 30間隔壁32源極與漏極70半導(dǎo)體芯片72硅襯底74氧化層76摻雜多晶硅層 78金屬硅化物層80掩模層82光致抗蝕劑層84、86柵極 88輕度摻雜漏極90間隔壁92源極與漏極
具體實(shí)施例方式
請(qǐng)參考圖5至圖9，圖5至圖9為本發(fā)明于一半導(dǎo)體芯片70上制作一柵極的工藝示意圖。如圖5所示，本發(fā)明先于半導(dǎo)體芯片70的硅襯底72表面形成一作為柵極氧化層的第一氧化層74，接著于第一氧化層74上方依次形成一摻雜多晶硅層76、一金屬硅化物層78、一掩模層80以及一光致抗蝕劑層82。其中，氧化層74是由二氧化硅所構(gòu)成，掩模層80是由氮硅化合物所構(gòu)成，金屬硅化物層78為硅化鎢(WSix)。
如圖6所示，隨后進(jìn)行一光刻蝕刻(黃光)工藝，于光致抗蝕劑層82中定義出該柵極的圖案。然后利用光致抗蝕劑層82的圖案進(jìn)行蝕刻以去除未被光致抗蝕劑層82掩蔽的掩模層80。接著除去光致抗蝕劑層82，再利用掩模層80當(dāng)作硬掩模，并以各向異性的干蝕刻工藝去除未被掩模層80所覆蓋的金屬硅化物層78以及摻雜多晶硅層76，直至第一氧化層74表面。
然后如圖7所示，于半導(dǎo)體硅襯底72表面進(jìn)行一氧化工藝(O2沖刷(flush))，形成一新的氧化層，即第二氧化層74′，以增加并控制整個(gè)氧化層74″的厚度。隨后再如圖8所示，利用濕蝕刻的各向同性蝕刻(isotropic etching)方式去除部分的金屬硅化物層78，使金屬硅化物層78的二側(cè)壁具有一內(nèi)凹結(jié)構(gòu)，完成柵極84、86的工藝，同時(shí)氧化層74″也因該各向同性蝕刻工藝回蝕刻第二氧化層74′而使整個(gè)厚度變薄至適當(dāng)?shù)暮穸?。之后再繼續(xù)進(jìn)行MOS晶體管的后續(xù)工藝，以氧化層74″作為墊氧化層，進(jìn)行一第一離子注入工藝及一第一快速熱回火工藝以形成晶體管的輕度摻雜漏極88，隨后再于柵極84、86的兩側(cè)壁形成間隔壁90。最后進(jìn)行一第二離子注入工藝及第二快速熱回火工藝，以形成源極與漏極92，結(jié)果示于圖9。
由于金屬硅化物78側(cè)面在熱回火工藝時(shí)會(huì)稍微膨脹，因此最后覆蓋在柵極84、86側(cè)表面上的間隔壁90表面大致呈垂直狀，改善了柵極84、86之間面積狹小的問(wèn)題。另外，由于各向同性蝕刻也會(huì)去除部分第一氧化層74而影響到后續(xù)工藝，故本發(fā)明會(huì)在各向同性蝕刻之前，先在半導(dǎo)體芯片襯底上以氧化工藝(O2沖刷)形成第二氧化層74′，且以此氧化工藝所形成的第二氧化層74′具有結(jié)構(gòu)較致密的特性，因此在定義間隔壁的蝕刻工藝中具有較高的蝕刻選擇比而不致變得太薄，足夠在其后的離子注入工藝中作為墊氧化層，以保護(hù)半導(dǎo)體襯底不受到傷害。
值得注意的是，在本發(fā)明中操作人員可以藉著控制該氧化工藝的時(shí)間來(lái)控制整個(gè)氧化層的厚度，使該氧化層達(dá)到工藝所需的優(yōu)選厚度，此外，金屬硅化物78在受到各向同性蝕刻的側(cè)向蝕刻狀況及受熱膨脹的程度，也可以依照金屬硅化物78的厚度而調(diào)整至一適當(dāng)?shù)臈l件參數(shù)。請(qǐng)參考表1，表1為在相同的蝕刻條件下，本發(fā)明利用不同時(shí)間的氧化工藝及蝕刻后氧化層厚度的數(shù)據(jù)表。如表1所示，經(jīng)由氧化工藝后的蝕刻后氧化層厚度比沒(méi)有氧化工藝的蝕刻后氧化層厚度更厚，且所剩下的氧化層厚度與氧化工藝時(shí)間呈一線性關(guān)系，換句話說(shuō)，氧化工藝所進(jìn)行的時(shí)間越久，則蝕刻后剩下的氧化層厚度也更厚，故操作人員可依此關(guān)系利用適當(dāng)?shù)难趸に嚂r(shí)間得到優(yōu)選的氧化層厚度。而此方式不論是在晶體管的圖案密集區(qū)或圖案孤立區(qū)的情況都可適用。
表1

再者，由于本發(fā)明最后能于源極、漏極表面得到較厚的氧化層厚度，而且完全不會(huì)影響實(shí)際所需的柵極氧化層的厚度，故將本發(fā)明的方法在應(yīng)用于制作動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、及嵌入式(embedded)DRAM、快閃(flash)存儲(chǔ)器或可電擦除可編程只讀存儲(chǔ)器(electrically erasableprogrammable read-only memory，EEPROM)等產(chǎn)品時(shí)，不但能制作出較淺的輕度摻雜漏極與源極/漏極，以適應(yīng)未來(lái)高集成度(integration)的工藝需求，而且形成于源極、漏極表面的墊氧化層結(jié)構(gòu)也較致密，不易發(fā)生結(jié)漏電的現(xiàn)象，進(jìn)而有效縮短各式存儲(chǔ)器的刷新(refresh)頻率。在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的應(yīng)用中，根據(jù)本發(fā)明方法制造的MOS晶體管可以用來(lái)作為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中的存儲(chǔ)單元的過(guò)場(chǎng)晶體管(pass transistor)。
相比于現(xiàn)有制作柵極的方法，本發(fā)明能利用各向同性蝕刻有效改善晶體管線寬不均或因工藝瑕疵所造成的柵極間距離太狹小的問(wèn)題，并能確保墊氧化層有足夠的厚度，以免硅襯底在后續(xù)工藝中被破壞而造成缺陷。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種于一半導(dǎo)體襯底上制作一柵極的方法，該半導(dǎo)體襯底表面包括有一第一氧化層、一導(dǎo)電層、一金屬硅化物層以及一掩模層，該方法包括有下列步驟于該掩模層中定義出該柵極的圖案；進(jìn)行一蝕刻工藝，去除未被該掩模層覆蓋的該金屬硅化物層以及該導(dǎo)電層；于該半導(dǎo)體襯底表面進(jìn)行一氧化工藝(O2沖刷)，以于該第一氧化層表面形成一第二氧化層；以及進(jìn)行一濕蝕刻工藝，去除部分的該金屬硅化物層，使該金屬硅化物層的二側(cè)壁具有一內(nèi)凹結(jié)構(gòu)，并且回蝕刻該第二氧化層。
2.如權(quán)利要求1的方法，其中設(shè)于該柵極下方的該第一氧化層用來(lái)作為該柵極的柵極氧化層，且該第一氧化層由二氧化硅(SiO2)所形成。
3.如權(quán)利要求1的方法，其中該導(dǎo)電層由一摻雜多晶硅層所構(gòu)成。
4.如權(quán)利要求1的方法，其中該蝕刻工藝是一干蝕刻工藝。
5.一種于一半導(dǎo)體襯底上制作一金屬氧化物半導(dǎo)體(MOS)晶體管的方法，該方法包括有下列步驟于該半導(dǎo)體襯底表面依序形成一第一氧化層、一導(dǎo)電層、一金屬硅化物層以及一掩模層；于該掩模層中定義出該MOS晶體管的柵極的圖案；進(jìn)行一蝕刻工藝，以去除未被該掩模層覆蓋的該金屬硅化物層、該導(dǎo)電層直至該第一氧化層表面；于該半導(dǎo)體襯底表面進(jìn)行一氧化工藝(O2沖刷)，以于該第一氧化層表面形成一第二氧化層；進(jìn)行一濕蝕刻工藝，去除部分的該金屬硅化物層，使該金屬硅化物層的二側(cè)壁具有一內(nèi)凹結(jié)構(gòu)，并且回蝕刻該第二氧化層，完成該MOS晶體管的柵極結(jié)構(gòu)；以及進(jìn)行一離子注入工藝，以于該半導(dǎo)體襯底表面形成該MOS晶體管的輕度摻雜漏極。
6.如權(quán)利要求5的方法，其中設(shè)于該柵極下方的該第一氧化層用來(lái)作為該柵極的柵極氧化層，且該第一氧化層由二氧化硅所形成。
7.如權(quán)利要求5的方法，其中未被該柵極所覆蓋的該第一氧化層用來(lái)作為一墊氧化層，以降低該離子注入對(duì)該半導(dǎo)體襯底表面的破壞。
8.如權(quán)利要求5的方法，其中該導(dǎo)電層由一摻雜多晶硅層所構(gòu)成。
9.如權(quán)利要求5的方法，其中該蝕刻工藝是一干蝕刻工藝。
10.如權(quán)利要求5的方法，其中該MOS晶體管用來(lái)作為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中的存儲(chǔ)單元的過(guò)場(chǎng)晶體管。
11.如權(quán)利要求5的方法，其中該方法于形成該輕度摻雜漏極之后另包括一離子注入工藝，以于該半導(dǎo)體襯底表面形成該MOS晶體管的源極與漏極。
全文摘要
本發(fā)明提供一種在半導(dǎo)體襯底上制作柵極和金屬氧化物半導(dǎo)體晶體管的方法，該半導(dǎo)體襯底表面包括有一第一氧化層、一導(dǎo)電層、一金屬硅化物層以及一掩模層。本發(fā)明提供的方法包括先于該掩模層中定義出該柵極圖案，然后進(jìn)行一蝕刻工藝，去除未被該掩模層覆蓋的該金屬硅化物層以及該導(dǎo)電層，接著于該半導(dǎo)體襯底表面進(jìn)行一氧化工藝，以于該第一氧化層表面形成一第二氧化層，最后再進(jìn)行一濕蝕刻工藝，去除部分的該金屬硅化物層，使該金屬硅化物層的兩個(gè)側(cè)壁具有內(nèi)凹結(jié)構(gòu)，并回蝕刻該第二氧化層。
文檔編號(hào)H01L21/8242GK1523643SQ0310630
公開(kāi)日2004年8月25日 申請(qǐng)日期2003年2月21日 優(yōu)先權(quán)日2003年2月21日
發(fā)明者邱達(dá)燕, 陳俊元 申請(qǐng)人:力晶半導(dǎo)體股份有限公司