專利名稱：控制深溝道頂部尺寸的方法
技術領域：
本發(fā)明涉及一種深溝道電容器制程，特別一種控制深溝道頂部尺寸的方法。
背景技術：
動態(tài)隨機存取內(nèi)存(DRAM)為一種可以讀寫的內(nèi)存，而DRAM的每個動態(tài)隨機存取內(nèi)存胞(DRAM cell)只需由一個晶體管和一個電容器構成，因此相對于其它內(nèi)存而言，DRAM可以達到相當高的積集度，使得DRAM被廣泛地應用在計算機及電器產(chǎn)品上。目前的平面晶體管設計是搭配一種深溝道電容器(deeptrench capacitor)，將三維的電容器結構制作于半導體硅基底內(nèi)的深溝道中，可以縮小存儲單元的尺寸與電力消耗，進而加快其操作速度。
請參閱圖1a，其顯示習知DRAM胞的深溝道(deep trench)排列的平面圖。應用于折迭位元線(folded bit line)結構中，每一個主動區(qū)域中包含有兩條字符線(word line)WL1、WL2以及一條位元線(bit line)BL，其中符號CB代表一位元接觸插塞，符號DT代表一深溝道，而符號S則代表深溝道DT頂部在位元線BL方向的尺寸。
請參閱圖1b，其顯示習知DRAM胞的深溝道電容器的剖面示意圖。一半導體硅基底(silicon substrate)10內(nèi)制作有一深溝道DT，而深溝道DT之下方區(qū)域是制作成為一深溝道電容器(deep trench capacitor)12，其由一埋入電極板(buried plate)、一節(jié)點介電層(node dielectric)以及一儲存節(jié)點(storage node)所構成。關于深溝道電容器12的制作，首先，利用反應性離子蝕刻(RIE)方法，可于p型半導體硅基底10內(nèi)形成深溝道DT。而后，藉由一重度摻雜氧化物(例如砷玻璃(ASG)以及高溫短時間的退火制程，可使n+型離子擴散至深溝道DT下方區(qū)域，而形成一n+型擴散區(qū)14，用來作為深溝道電容器12的埋入電極板。然后，于深溝道DT下方區(qū)域的內(nèi)側(cè)壁與底部形成一氮化硅層16，用來作為深溝道電容器12的節(jié)點介電層。后續(xù)，于深溝道DT內(nèi)沉積一n+型摻雜的第一多晶硅層(lst Polysilicon layer)18，并回蝕而形成凹處(recess)的第一多晶硅層18至一預定深度，則可用來作為深溝道電容器12的儲存節(jié)點。
完成上述的深溝道電容器12之后，先于深溝道DT上方區(qū)域的側(cè)壁上制作一領型介電(collar dielectric)層20，再于深溝道DT上方區(qū)域內(nèi)形成一第二多晶硅層22及一第三多晶硅層24。后續(xù)則可進行一淺溝隔離(STI)結構26、字符線WL1、WL2、源/漏極擴散區(qū)域(source/drain diffusion area)28、位元接觸插塞(bit-line contact)CB以及位元線BL等制程。淺溝隔離結構26是用來區(qū)分兩相鄰的DRAM胞。
此外，為了使深溝道電容器12連接至表面的晶體管，是在深溝道DT的頂部開口周圍的硅基底10內(nèi)形成有一埋入帶外擴散(buried strap outdiffusion)區(qū)域30以作為一節(jié)點接合接口(node junction)，并藉由形成于深溝道DT的第二多晶硅層22與第三多晶硅層24來連接深溝道電容器12及上述節(jié)點接合界面30。
隨著DRAM制程的持續(xù)縮小化，深溝道的尺寸大小亦隨之益發(fā)的重要，因其關系到動態(tài)隨機存取內(nèi)存的深溝道電容的品質(zhì)。理論上而言，愈大的深溝道DT尺寸，可得到愈多的電容量，對電容器更有利。然而，若深溝道DT尺寸過大，將會減少與后續(xù)主動區(qū)(AA，active area)重迭(overlay)的制程寬容度，特別是，會縮短源/漏極擴散區(qū)域28與埋入帶外擴散區(qū)域30之間的重迭邊緣區(qū)域(overlap margin area)L，進而導致埋入帶外擴散區(qū)域(buried strapoutdiffusion area)30處發(fā)生嚴重的漏電流，并影響次電壓(sub-Vt)。
請參閱圖2a至圖2f，其顯示習知對深溝道開口處的襯墊結構11進行回縮(pullback)以利后續(xù)多晶硅層填入的制程其剖面示意圖。如圖2a所示，一p型半導體硅基底10已經(jīng)完成深溝道電容器12的制作，包含有一氮化硅墊層(Silicon Nitride pad layer)13及一氧化硅墊層(Silicon Oxide padlayer)15構成的一襯墊結構(pad structure)11、一深溝道(deep trench)17、一n+型擴散區(qū)(n+type diffusion area)14、一氮化硅層(Silicon Nitridelayer)16以及一n+型摻雜的第一多晶硅層(lst Polysilicon layer)18。然后，對深溝道17開口處的氮化硅墊層13以經(jīng)加熱的磷酸(phosphoric acid)來進行回縮(pullback)，由于上述回縮對氮化硅墊層13的蝕刻速率大于對氧化硅墊層15的蝕刻速率，形成如圖2b所示的結構。
接著，如圖2c所示，利用熱氧化法于硅基底10的暴露表面上長成一第一氧化硅層34，用以覆蓋深溝道17上方區(qū)域的側(cè)壁，可確保n+型擴散區(qū)14與后續(xù)制作的埋入帶外擴散區(qū)域30之間的絕緣效果。然后，如圖2d所示，利用CVD方式沉積一第二氧化硅層36，再以非等向性干蝕刻方式去除第一多晶硅層18頂部的第二氧化硅層36。
后續(xù)，如圖2e所示，于深溝道17內(nèi)沉積第二多晶硅層22，并回蝕第二多晶硅層22至一預定深度。最后，如圖2f所示，利用濕蝕刻方式去除部分的第一氧化硅層34以及第二氧化硅層36，直至凸出第二多晶硅層22的頂部，則殘留的第一氧化硅層34以及第二氧化硅層36是用作為一領型介電層20。形成領型介電層20的目的是使外擴散區(qū)域30與埋入電極板14之間達到有效的隔絕，以防止此處的漏電流問題危害DRAM胞的保留時間(retention time)。
然而，由于第一氧化硅層34的氧化成長過程會使一部分的硅基底10轉(zhuǎn)變成為SiO2，因此后續(xù)的濕蝕刻步驟會擴張深溝道頂部開口尺寸(深溝道DT’頂部開口尺寸由S變大至S’)，請參照圖3，如此會影響字符線WL與深溝道DT的重迭容忍度以及埋入帶外擴散區(qū)域30的分布，尤其會縮短源/漏極擴散區(qū)域28與埋入帶外擴散區(qū)域30之間的重迭邊緣區(qū)域L，進而加重惡化漏電流現(xiàn)象與次電壓(sub-Vt)的表現(xiàn)。
雖然對深溝道開口處的襯墊結構11進行回縮(pullback)以露出硅基底10，是造成深溝道DT頂部開口擴大的最主要因素。但是對深溝道開口處的襯墊結構11進行回縮的步驟是相當重要的，若是省略此步驟，雖然可有效抑制深溝道頂部開口尺寸變大而防止次電壓(sub-Vt)漏損的現(xiàn)象，但由于深溝道的深寬比(aspect ratio)甚大(往往大于4∶1)，不對襯墊結構進行回縮(pullback)，將使得以第二多晶硅層填充深溝道時，易造成縫隙(seam)19或孔洞(void)的發(fā)生，請參照圖2g，如此一來，不但增加了溝道式電容的阻抗，且縫隙或孔洞也將導致在后續(xù)的回蝕或化學清洗制程時，蝕刻液或溶劑傷及深溝道電容器致使該裝置失效。
因此，在必須對深溝道開口處的襯墊結構進行回縮的前提之下，如何避免深溝道的頂部開口尺寸的擴大，是目前半導體制程技術上亟需研究的重點。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本發(fā)明的目的在于提供一種避免深溝道的頂部開口尺寸擴大的控制深溝道頂部尺寸的方法。
本發(fā)明控制深溝道頂部尺寸的方法是由如下技術方案來實現(xiàn)的。
方案一一種控制深溝道頂部尺寸的方法，其特征是包括下列步驟提供一包括一溝道的基板且該溝道中具有一第一導電層部分填入該溝道；形成一第一導電層填入部分該溝道；形成一非晶硅層覆蓋該溝道側(cè)壁與該導電層，其中該非晶硅層于溝道頂部具有相對于其它部分的較厚的厚度；氧化該非晶硅層以形成一氧化硅層；形成一介電層于該氧化硅層上，且對該介電層與該氧化硅層進行非等向性干蝕刻以形成一領型介電層于該溝道側(cè)壁；
形成第二導電層填入于該溝道，且其表面低于該溝道；及除去部分領型介電層使其表面低于第二導電層并露出構成上述溝道側(cè)壁的基底表面。
所述的控制深溝道頂部尺寸的方法，其特征是該基板是一單晶硅基板。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的步驟，包括沉積該導電層于該基板上與該溝道中；以及回蝕該導電層使其表面低于該基板表面以形成一凹處。
所述的控制深溝道頂部尺寸的方法，其特征是其中沉積該導電層是以化學氣相沉積法形式。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成該導電層的回蝕制程是以非等向性干蝕刻法進行。
所述的控制深溝道頂部尺寸的方法，其特征是其中該第一導電層的材質(zhì)為一n+型摻雜的多晶硅。
所述的控制深溝道頂部尺寸的方法，其特征是其中該溝道更形成有一電容器，且其中該導電層是做該電容器的上電極。
所述的控制深溝道頂部尺寸的方法，其特征是其中該非晶硅層為一頂部較底部為厚的沉積。
所述的控制深溝道頂部尺寸的方法，其特征是其中該頂部沉積較底部為厚的非晶硅層是以等離子增強式化學氣相沉積法進行。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成第二導電層的步驟包括沉積一導電層于該基板上且填滿該溝道；及凹蝕該導電層使其表面低于該溝道。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成介電層是TEOS-oxide。
所述的控制深溝道頂部尺寸的方法，其特征是其中以蝕刻方式除去部分的氧化硅層及領型介電層露出構成上述溝道側(cè)壁的基底表面是以等向性濕蝕刻法進行。
方案二一種控制深溝道頂部尺寸的方法，其特征是包括下列步驟提供一包括一溝道的半導體硅基板且該溝道中具有一第一多晶硅層部分填入該溝道；形成一第一導電層填入部分該溝道；形成一非晶硅層覆蓋該溝道側(cè)壁與該第一導電層，其中該非晶硅層于溝道頂部具有相對于其它部分的較厚的厚度；氧化該非晶硅層以形成一氧化硅層；形成一介電層于該氧化硅層上，且對該介電層與該氧化硅層進行非等向性干蝕刻以形成一領型介電層于該溝道側(cè)壁；形成一第二導電層填入于該溝道，且其表面低于該溝道；及除去部分領型介電層使其表面低于第二導電層并露出構成上述溝道側(cè)壁的基底表面。
所述的控制深溝道頂部尺寸的方法，其特征是其中該半導體硅基板是一單晶硅基板。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的步驟，包括沉積該導電層于該半導體硅基板上與該溝道中；以及回蝕該導電層使其表面低于該基板表面以形成一凹處。
所述的控制深溝道頂部尺寸的方法，其特征是其中沉積該第一導電層是以化學氣相沉積法形式。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的回蝕制程是以非等向性干蝕刻法進行。
所述的控制深溝道頂部尺寸的方法，其特征是其中該第一導電層的材質(zhì)為一n+型摻雜的多晶硅。
所述的控制深溝道頂部尺寸的方法，其特征是其中該溝道更形成有一電容器，且其中該第一導電層是做該電容器的上電極。
所述的控制深溝道頂部尺寸的方法，其特征是其中該非晶硅層為一頂部較底部為厚的沉積。
所述的控制深溝道頂部尺寸的方法，其特征是其中該頂部沉積較底部為厚的非晶硅層是以等離子增強式化學氣相沉積法進行。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成第二導電層的步驟包括沉積一導電層于該基板上且填滿該溝道；及凹蝕該導電層使其表面低于該溝道。
所述的控制深溝道頂部尺寸的方法，其特征是其中形成介電層是TEOS-oxide。
所述的控制深溝道頂部尺寸的方法，其特征是其中以蝕刻方式除去部分的氧化硅層及領型介電層露出構成上述溝道側(cè)壁的基底表面是以等向性濕蝕刻法進行。
本發(fā)明是于習知的原制程中，藉由多增加生長一非晶硅(α-Si)層于一回蝕而形成的凹處(recess)的第一多晶硅結構，由于非晶硅的沉積為一化學氣相沉積法(chemical vapor deposition)，其是操作于一等離子增強式化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)機臺，利用特意調(diào)配的制程參數(shù)，以沉積階梯覆蓋能力(step coverage)不甚佳的方式，使其沉積為非順應性(non-conformity)的特性，因此其沉積在一已形成的凹處(recess)的多晶硅結構的深溝道中，將會出現(xiàn)深溝道頂部沉積較底部為厚的情形。
接著進行后續(xù)的氧化制程，由于利用氧化過程中，將非晶硅氧化成氧化硅層；再利用此深溝道頂部非晶硅沉積較厚的特性，在氧化過程中，其有足夠的非晶硅厚度可供消耗而轉(zhuǎn)換成氧化物(SiO2)，而不會如深溝道底部產(chǎn)生一部分的硅基底轉(zhuǎn)變成為氧化物(SiO2)，造成后續(xù)的濕蝕刻步驟會擴張深溝道頂部開口尺寸。本發(fā)明使得深溝道頂部尺寸不會因氧化硅制程而變大。
根據(jù)本發(fā)明所述的避免深溝道的頂部尺寸擴大的方法，在非晶硅及氧化硅制程后，另包括下列步驟填入一介電層(collar TEOS)以及進行退火(collarTEOS anneal)、介電層非等向性干蝕刻以形成一領型介電層，填入第二多晶硅層，再進行第二多晶硅層化學機械研磨，最后，第二多晶硅層非等向性干蝕刻以及領型介電層濕蝕刻制程。
本發(fā)明的優(yōu)點在于本發(fā)明是藉由填入非晶硅，利用將非晶硅氧化成氧化硅層；使此深溝道頂部有足夠的非晶硅厚度可供消耗而轉(zhuǎn)換成氧化硅層，而不會如深溝道底部產(chǎn)生一部分的硅基底被消耗而轉(zhuǎn)變成為氧化物，造成后續(xù)的濕蝕刻步驟會擴張深溝道頂部開口尺寸，使得深溝道頂部尺寸不會因氧化硅層制程而變大。上述形成的諸步驟及相關方法亦為半導體工業(yè)所廣為利用，故具有簡單、不耗費成本的優(yōu)點，且無須增添新制程機臺或重新研究新制程配方，可運用現(xiàn)有制程稍作改進，迅速導入整體制程中，避免深溝道的頂部尺寸擴大產(chǎn)生，以防止產(chǎn)生漏電流及改善次電壓，進而提升整體DRAM的電性表現(xiàn)。
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下


圖1a顯示習知DRAM胞的深溝道排列的平面圖。
圖1b顯示習知DRAM胞的深溝道電容器的剖面示意圖。
圖2a至圖2g顯示習知深溝道電容器其的制程剖面示意圖。
圖3a至圖3e顯示本發(fā)明所述的避免深溝道的頂部尺寸擴大的方法的一較佳實施例的制造流程剖面示意圖。
具體實施例方式
請參閱圖3a至圖3e，為一系列的深溝道結構剖面圖，是顯示在本發(fā)明的較佳實施例中避免深溝道的頂部尺寸擴大的方法。
首先，請參照圖3a所示，提供一半導體硅基底100，其內(nèi)部已經(jīng)完成一深溝道電容器120的制作，而該深溝道電容器120是包含有一埋入電極板140、一節(jié)點介電層160以及一儲存節(jié)點180。深溝道電容器120的制作方法如下所述。以一p型半導體硅基底100為例，藉由一墊層110的圖案以及反應性離子蝕刻(RIE)方法，可于硅基底100內(nèi)形成一深溝道dt。上述墊層110是由一墊氧化層130及一墊氮化層150所構成，墊氧化層130的材質(zhì)可為氧化硅，而墊氮化層150的材質(zhì)可為氮化硅。而后，藉由一重度摻雜氧化物(例如砷玻璃(ASG)以及高溫短時間的退火制程，可使n+型離子擴散至深溝道dt下方區(qū)域，而形成一n+型擴散區(qū)140，用來作為電容器的埋入電極板。然后，于深溝道dt的內(nèi)側(cè)壁與底部形成一氮化硅層160，可例如為氮化硅層，再于深溝道dt內(nèi)沉積一n+型摻雜的第一導電層180，可例如為多晶硅層，并將第一導電層180及氮化硅層160回蝕刻至使其導電層表面低于硅基板表面約600nm-1400nm的深度。如此一來，殘留的第一導電層180是用來為電容器的上電極，而夾設于n+型擴散區(qū)140以及第一導電層180之間的氮化硅層160則是用作為電容器的節(jié)點介電層。
之后，請參照圖3b所示，由于深溝道dt的深寬比(aspect ratio)甚大(往往大于4∶1)，利用特意調(diào)配的制程參數(shù)，以沉積階梯覆蓋能力(step coverage)不甚佳的方式，于一等離子增強式化學氣相沉積(plasma enhanced chemicalvapor deposition，PECVD)機臺沉積一約100-200埃厚度的具有非順應性(non-conformity)特性的非晶硅190，沿著氧化硅墊層130表面、氮化硅墊層150側(cè)壁，且填入深溝道dt及第一導電層180上。綜合上述因素，故此非晶硅190沉積在一已形成凹處(recess)的多晶硅結構的深溝道dt中，將會出現(xiàn)頂部190a沉積較底部190b為厚的情形。
接著，請參照圖3c所示，以加熱氧化例如是約900℃，0.5hr方式，將非晶硅190氧化成氧化硅層200用以覆蓋深溝道dt的側(cè)壁并覆蓋在非晶硅190上面，可確保n+型擴散區(qū)140與后續(xù)制作的埋入帶外擴散區(qū)域之間的絕緣效果。由于利用氧化過程中，將非晶硅190氧化成氧化硅層200的機制；再利用此深溝道dt頂部非晶硅190沉積較厚的特性，在氧化過程中，其有足夠的非晶硅190厚度可供消耗而轉(zhuǎn)換成氧化物(SiO2)，而不會如深溝道dt底部產(chǎn)生一部分的硅基底被消耗而轉(zhuǎn)變成為氧化物(SiO2)，造成后續(xù)的濕蝕刻步驟會擴張深溝道dt頂部開口尺寸，使得深溝道dt頂部尺寸不會因氧化硅層200制程而變大。
之后，在氧化硅層200上以化學氣相沉積方式沉積一厚度，例如是約300的介電層210，以更加保護電容器防止漏電為目的。而介電層210的材質(zhì)可由四乙氧基硅烷(TEOS)為硅源的二氧化硅所組成。隨之進行介電層210退火處理期使介電層210材質(zhì)更加致密。
接著，請參照圖3d所示進行介電層210干蝕刻以除去深溝道dt底部的包括氧化硅層200及介電層210，至深溝道dt底部接觸第一導電層180為止，而形成一領型介電層220(collar dielectric)。上述干蝕刻例如是以反應性離子蝕刻(RIE)或電漿蝕刻等非等向性蝕刻進行。
最后，請參照圖3e所示，于深溝道dt內(nèi)沉積一厚度例如是約2000的n+型摻雜的第二導電層230而連接第一導電層180，可例如為一多晶硅層。接著進行第二導電層230化學機械式研磨(CMP)，將第二導電層230研磨至氧化硅層200的上表面，然后回蝕(etch back)第二導電層230至一預定深度。最后利用濕蝕刻方式去除部分的領型介電層220，使其上表面低于第二導電層230并露出部分深溝道dt側(cè)壁。上述的濕蝕刻可例如為BOE酸作為蝕刻化學品來對領型介電層220進行酸蝕刻。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求所界定為準。
權利要求
1.一種控制深溝道頂部尺寸的方法，其特征是包括下列步驟提供一包括一溝道的基板且該溝道中具有一第一導電層部分填入該溝道；形成一第一導電層填入部分該溝道；形成一非晶硅層覆蓋該溝道側(cè)壁與該導電層，其中該非晶硅層于溝道頂部具有相對于其它部分的較厚的厚度；氧化該非晶硅層以形成一氧化硅層；形成一介電層于該氧化硅層上，且對該介電層與該氧化硅層進行非等向性干蝕刻以形成一領型介電層于該溝道側(cè)壁；形成第二導電層填入于該溝道，且其表面低于該溝道；及除去部分領型介電層使其表面低于第二導電層并露出構成上述溝道側(cè)壁的基底表面。
2.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是該基板是一單晶硅基板。
3.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的步驟，包括沉積該導電層于該基板上與該溝道中；以及回蝕該導電層使其表面低于該基板表面以形成一凹處。
4.根據(jù)權利要求3所述的控制深溝道頂部尺寸的方法，其特征是其中沉積該導電層是以化學氣相沉積法形式。
5.根據(jù)權利要求3所述的控制深溝道頂部尺寸的方法，其特征是其中形成該導電層的回蝕制程是以非等向性干蝕刻法進行。
6.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是其中該第一導電層的材質(zhì)為一n+型摻雜的多晶硅。
7.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是其中該溝道更形成有一電容器，且其中該導電層是做該電容器的上電極。
8.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是其中該非晶硅層為一頂部較底部為厚的沉積。
9.根據(jù)權利要求8所述的控制深溝道頂部尺寸的方法，其特征是其中該頂部沉積較底部為厚的非晶硅層是以等離子增強式化學氣相沉積法進行。
10.根據(jù)權利要求1所述的控制深溝道頂部尺寸的方法，其特征是其中形成第二導電層的步驟包括沉積一導電層于該基板上且填滿該溝道；及凹蝕該導電層使其表面低于該溝道。
11.根據(jù)權利要求9所述的控制深溝道頂部尺寸的方法，其特征是其中形成介電層是TEOS-oxide。
12.根據(jù)權利要求11所述的控制深溝道頂部尺寸的方法，其特征是其中以蝕刻方式除去部分的氧化硅層及領型介電層露出構成上述溝道側(cè)壁的基底表面是以等向性濕蝕刻法進行。
13.一種控制深溝道頂部尺寸的方法，其特征是包括下列步驟提供一包括一溝道的半導體硅基板且該溝道中具有一第一多晶硅層部分填入該溝道；形成一第一導電層填入部分該溝道；形成一非晶硅層覆蓋該溝道側(cè)壁與該第一導電層，其中該非晶硅層于溝道頂部具有相對于其它部分的較厚的厚度；氧化該非晶硅層以形成一氧化硅層；形成一介電層于該氧化硅層上，且對該介電層與該氧化硅層進行非等向性干蝕刻以形成一領型介電層于該溝道側(cè)壁；形成一第二導電層填入于該溝道，且其表面低于該溝道；及除去部分領型介電層使其表面低于第二導電層并露出構成上述溝道側(cè)壁的基底表面。
14.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中該半導體硅基板是一單晶硅基板。
15.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的步驟，包括沉積該導電層于該半導體硅基板上與該溝道中；以及回蝕該導電層使其表面低于該基板表面以形成一凹處。
16.根據(jù)權利要求15所述的控制深溝道頂部尺寸的方法，其特征是其中沉積該第一導電層是以化學氣相沉積法形式。
17.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中形成該第一導電層的回蝕制程是以非等向性干蝕刻法進行。
18.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中該第一導電層的材質(zhì)為一n+型摻雜的多晶硅。
19.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中該溝道更形成有一電容器，且其中該第一導電層是做該電容器的上電極。
20.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中該非晶硅層為一頂部較底部為厚的沉積。
21.根據(jù)權利要求20所述的控制深溝道頂部尺寸的方法，其特征是其中該頂部沉積較底部為厚的非晶硅層是以等離子增強式化學氣相沉積法進行。
22.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中形成第二導電層的步驟包括沉積一導電層于該基板上且填滿該溝道；及凹蝕該導電層使其表面低于該溝道。
23.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中形成介電層是TEOS-oxide。
24.根據(jù)權利要求13所述的控制深溝道頂部尺寸的方法，其特征是其中以蝕刻方式除去部分的氧化硅層及領型介電層露出構成上述溝道側(cè)壁的基底表面是以等向性濕蝕刻法進行。
全文摘要
一種控制深溝道的頂部尺寸的方法。是提供一基底，其上具有一回蝕而形成凹處(recess)的多晶硅結構；再于此結構上添加一非晶硅(α－si)層制程，此添加的非晶硅層將于后續(xù)的氧化(RC1 oxidation)制程中轉(zhuǎn)變?yōu)檠趸?SiO
文檔編號H01L21/8242GK1571143SQ0314645
公開日2005年1月26日 申請日期2003年7月15日 優(yōu)先權日2003年7月15日
發(fā)明者王建中, 許平 申請人:南亞科技股份有限公司