專利名稱：采用uhv－cvd制作的應變si基底層以及其中的器件的制作方法
技術領域：
本發(fā)明涉及一種制作微電子質量的應變Si基底層的方法。并且，本發(fā)明涉及這種應變層至不同襯底以及至絕緣材料之上的轉移。另外，本發(fā)明涉及在這種應變Si基底層中制作的器件和涉及使用這些器件所制作的電子系統(tǒng)。
背景技術：
今天的集成電路包含大量的被形成在半導體中的晶體管器件。更小的器件是增強性能和增加可靠性的關鍵。但是，隨著器件尺寸縮小，技術變得更復雜并且需要新方法保持從一代器件至下一代的所期望性能增強。這主要涉及微電子的主要半導體材料，即Si，或者更廣泛地說，涉及Si基材料。這些有希望的材料是各種SiGe混合物，及其與例如C的組合。器件性能的最重要指標之一是載流子遷移率。在深亞微米級的器件中保持高載流子遷移率非常困難。朝更好的載流子遷移率的有希望的路徑是稍微改進作為器件制作原材料的半導體。已經(jīng)知道，并且近來進一步研究的是拉伸應變Si具有吸引人的載流子性質。被嵌入采用UHV-CVD生長的Si/SiGe異質結構中的Si層已經(jīng)顯示超過塊狀(bulk)Si的增強的輸運性質，即載流子遷移率。具體說來，在應變Si溝道n-MOS(金屬氧化物半導體晶體管，對Si場效應晶體管(FET)的歷史涵義的名字)中已經(jīng)獲得與塊狀Si n-MOS遷移率相比90-95％的電子遷移率改進。同樣地，應變Si溝道p-MOS與塊狀硅p-MOS相比已經(jīng)獲得30-35％的空穴載流子遷移率改進。巨大的困難在于足夠高晶體質量、即沒有位錯和其它缺陷的拉伸應變Si或SiGe層的制作，以滿足微電子大為提高的要求。
但是，如果獲得一種足夠高質量和高載流子遷移率的材料，下面的襯底可能是問題源，因為差不多它可以是最終在表面上的高質量材料中找到路徑的缺陷的源。另外所關心的可能方面可以是半導體襯底與表面上的有源器件的相互作用。下面的半導體襯底可能引入限制獲得高級拉伸應變器件層賦予的全部優(yōu)點的特征。今天的現(xiàn)有技術狀態(tài)經(jīng)常是器件在被絕緣層從半導體襯底分離的半導體層中操作。這種技術通常被稱作SOI技術。(SOI代表絕緣體上硅)。制作SOI材料的標準工藝被稱為SIMOX工藝。它涉及注入非常高劑量的高能氧離子到半導體中，并且當退火時，氧形成半導體表面下的氧化層。在這種方式中人們具有從襯底塊分離的頂半導體層。但是，SIMOX工藝具有許多自身問題，使得它不適合高遷移率應變層的生產(chǎn)。

發(fā)明內(nèi)容
本發(fā)明的目的是顯示一種在襯底，典型地Si晶片上制作高結晶質量Si基底拉伸應變半導體層的方法。本發(fā)明也公開如何這種Si基底拉伸應變半導體層可以被轉移至另一襯底，同樣最典型地為另一Si晶片，該晶片的結晶質量高于應變Si基底層被制作之上的襯底。本發(fā)明的另一目的是顯示如何將該Si基底拉伸應變半導體層轉移至絕緣層的上部，使得該Si基底拉伸應變半導體適合制作超高性能器件。
有許多與本主題相關的專利和出版物。它們覆蓋應變層半導體的某些方面和層轉移的某些方面以及在絕緣體之上產(chǎn)生應變層的元素。但是沒有一個教授本發(fā)明的全部范圍。
例如，B.A.Ek等人的題為“Substrate for Tensilely StrainedSemiconductor”的第5,461,243號美國專利教授另一層生長在其上部的一層的應變，和在SiO2層上滑動底部的非常薄的Si層。但是該專利沒有教授本發(fā)明。
在被結合入本文作為參考的J.Chu和K.Ismail的題為“StrainedSi/SiGe layers on Insulator”的第5,906,951號美國專利中，沉積多層以獲得兩個應變溝道。但是該專利也沒有教授本發(fā)明。
被結合入本文作為參考的D.Canaperi等人在2000年9月29日提交的題為“Preparation of Strained Si/SiGe on Insulator byHydrogen Induced Layer Transfer Technique”的第09/675840(IBM案號YOR920000345US1)號美國專利，教授應變層沉積和氫誘發(fā)層轉移(SmartCut)，但是該專利沒有教授本發(fā)明。
階躍變化SiGe層的形成可以如被結合入本文作為的參考的LeGoues等人的題為“Low Defect Density/arbitrary Lattice ConstantHeteroepitaxial Layers”的第5,659,187號美國專利中所述那樣進行。
以下的專利和申請作為半導體應變層形成和層轉移的參考。被結合入本文作為參考的D.F.Canaperi等人在2000年9月29日提交的題為“A Method of Wafer Smoothing for Bonding UsingChemo-Mechanical Polishing(CMP)”的第09/675841(IBM案號YOR920000683US1)號美國專利申請，描述表面拋光以降低表面粗糙度以準備晶片結合。被結合入本文作為參考的J.O.Chu等人在2000年10月19日提交的題為“Layer Transfer of Low Defect SiGe Using anEtch-back Process”的第09/692606(IBM案號YOR920000344US1)號美國專利，描述產(chǎn)生弛豫SiGe層和使用內(nèi)腐蝕方法用以層轉移的方法。被結合入本文作為參考的J.Chu等人的題為“Bulk and StrainedSilicon on Insulator Using Local Selective Oxidation”的第5,963,817號美國專利，教授在層轉移工藝中使用局部選擇性氧化。
在本發(fā)明的所有實施方式中沉積層在生長、或沉積的方向改變性質，如Ge濃度、缺陷密度、摻雜濃度、應變狀態(tài)。在平行于層表面的方向都是均勻的。因此，當有某些量、例如Ge濃度有變化的參照時，總是意味著指厚度方向的變化。術語全厚度(full thickness)指層已經(jīng)完全沉積或生長情況下的層的表面或界面。
本發(fā)明的典型實施方式從標準Si晶片或襯底開始。在某些情況下該襯底可具有已經(jīng)在它上執(zhí)行用以輔助在層沉積步驟之后執(zhí)行層轉移過程的預備步驟。這種預備步驟可以是例如聯(lián)系所謂的ELTRAN(Epitaxial Layer TRANsfer，Canon K.K.的注冊商標)工藝的多孔層的產(chǎn)生。在被結合入本文作為參考的T.Yonehara等人的題為“Semiconductor Member and Process for Preparing SemiconductorMember”的第5,371,037號美國專利中描述ELTRAN方法。一個階躍變化SiGe層被沉積。Ge濃度的階躍變化如前述被結合入本文作為參考的LeGoues等人的題為“Low Defect Density/arbitrary LatticeConstant Heteroepitaxial Layers”的第5,659,187號美國專利中所述那樣進行。目的是在沒有位錯穿過上表面的情況下逐漸改變晶格常數(shù)。接下來，弛豫SiGe緩沖層被沉積，在本發(fā)明中該層嵌入獨特的Ge過沖層。該弛豫緩沖層通常在產(chǎn)生外延膜的過程中，在這種情況下由于晶格參數(shù)不匹配在沉積薄膜中存在相當大的應變。其中Ge濃度為常量的該緩沖區(qū)的厚度足以減少位錯和其它晶格缺陷從階躍變化層穿過表面的可能性。弛豫緩沖區(qū)中的Ge濃度與階躍變化區(qū)域的最后一級中的濃度相同。
本發(fā)明的必要方面是弛豫緩沖區(qū)嵌入Ge過沖層或區(qū)。該區(qū)的特征在于Ge濃度急劇增長至高于弛豫緩沖區(qū)中Ge濃度的水平。Ge過沖層的厚度僅為弛豫緩沖區(qū)厚度的一小部分。Ge過沖層通常被放置在弛豫緩沖區(qū)的上半部分中，即更接近弛豫緩沖區(qū)接觸最終應變Si基底層的那端。該過沖層確保完成SiGe緩沖區(qū)中的完全弛豫。它也起到晶格缺陷吸收器(sink)的作用。Ge過沖層的另一角色可在某些層轉移方案中發(fā)現(xiàn)，其中過沖層用作選擇目的，或者在腐蝕中，或者作為選擇性氧化的層。
緊隨弛豫緩沖層的是高性能器件可被制作的Si的最終層或SiGe(低Ge含量)層。由于嵌入Ge過沖層的弛豫緩沖區(qū)的效應，該層實質上沒有缺陷。由于高Ge濃度弛豫緩沖區(qū)表面與純Si、或低Ge濃度、高性能器件層之間的晶格不匹配，最終Si基底層當外延沉積時變成拉伸應變的。
在本發(fā)明的另一實施方式中，被平坦(flat)Ge濃度緩沖層緊隨的階躍變化SiGe層被一種線性漸變SiGe層替代。這種層的Ge濃度從與襯底的界面處的零至層的全厚度的某值。目的是在沒有位錯穿過頂表面的情況下逐漸改變晶格常數(shù)。與在階躍變化實施方式中一樣，本發(fā)明的必要方面是線性漸變層嵌入Ge過沖層或區(qū)。該區(qū)的特征在于Ge濃度急劇增長至高于線性漸變層中最高Ge濃度的水平。Ge過沖層的厚度僅為線性漸變層厚度的一小部分。Ge過沖層通常被放置在線性漸變層的上半部分中，即更接近線性漸變層接觸最終應變Si基底層的那端。該過沖層確保完成SiGe線性漸變層中的完全弛豫。它也起到晶格缺陷吸收器的作用。Ge過沖層的另一角色可在某些層轉移方案中發(fā)現(xiàn)，其中過沖層用作選擇目的，或者在腐蝕中，或者作為選擇性氧化的層。
緊隨線性漸變層的是高性能器件可被制作的Si的最終層或SiGe(低Ge含量)層。由于嵌入Ge過沖層的線性漸變層的效應，該層實質上沒有缺陷。由于全厚度線性漸變層表面處高Ge濃度與純Si或低Ge濃度高性能器件層之間的晶格不匹配，最終Si基底層當外延沉積時變得拉伸應變。
這兩種實施方式的支撐Si基底應變層的層結構在下文中將被稱作支撐結構。因此術語支撐結構可指帶有弛豫緩沖區(qū)的階躍變化方案或者線性漸變實施方式。
在優(yōu)選實施方式中產(chǎn)生應變Si基底層的所有步驟通過UHV-CVD工藝來完成，并優(yōu)選地在如被結合入本文作為參考的J.Chu等人的題為“Advance Integrated Chemical VaporDeposition(AICVD)for Semiconductor Devices”的第6,013,134號美國專利所述的AICVD系統(tǒng)中完成。AICVD系統(tǒng)也能在原位超過Si基底應變層工藝，在應變Si基底層中制作結構。UHV-CVD方法，特別是AICVD系統(tǒng)非常適于處理大直徑，今天技術的8in或10in Si晶片，或者可能成為未來標準的直徑。UHV-CVD對待處理的晶片和層的直徑?jīng)]有固有的限制。然而，本領域的技術人員將理解其它UHV-CVD方法也可以被用于制作所需應變Si基底層。這種方法可以是LP(低壓)-CVD，或RT(快速熱)-CVD。
拉伸應變Si基底層增強空穴和電子在適合常規(guī)CMOS的硅層結構中的輸送，或雙極器件處理。在生長在弛豫25％SiGe異質結構上的應變Si層中所制作的長溝道MOS器件中，已經(jīng)獲得約1000cm2/Vs的電子遷移率和高于200cm2/Vs的高場空穴遷移率，這代表分別對塊狀Si MOS中的電子和空穴遷移率的約95％和35％的增加。
在一些實施方式中所有層包含低百分比的C。碳起到摻雜劑擴散的阻滯劑作用。在另一實施方式中C僅被引入上拉伸應變Si基底層中。在這種實施方式中上拉伸應變層為Si1-b-cGebCc，其中“b”和“c”代表以份數(shù)給出的Ge和C的濃度。
在本發(fā)明的某些實施方式中Si基底拉伸應變半導體層被轉移至第二襯底，最典型地至另一Si晶片。該第二襯底的結晶質量可以高于應變Si基底層被在其上制作的支撐結構。此外，由于它與應變Si基底層的緊密接觸，從熱傳導的觀點看第二襯底是有利的。在另一實施方式中Si基底拉伸應變層被轉移至絕緣層上，使得Si基底拉伸應變半導體適合制作超高性能器件。
一旦適當?shù)膶盈B層就緒，在高質量拉伸應變層在上部的情況下，人們可以將該層轉移至半導體襯底或絕緣體上。該絕緣體通常為Si晶片上部的一種絕緣膜，例如氧化硅。在技術上已知幾種可以實施轉移至半導體襯底或絕緣體的方法。一種是被稱作SmartCut(SOITEC公司的注冊商標)的技術，如例如參考文獻第09/675840號美國專利申請中所述。在另一實施方式中，層轉移可采用所謂的ELTRAN(Epitaxial Layer TRANsfer，Canon K.K.的注冊商標)工藝完成，如在被結合入本文作為參考的T.Yonehara等人的題為“SemiconductorMember and Process for Preparing Semiconductor Member”的第5,371,037號美國專利中描述的方法。在另一實施方式中層轉移通過如例如參考文獻中的第09/692606號美國專利申請所述的CMP拋光和內(nèi)腐蝕工藝完成。本發(fā)明在使用層轉移工藝方面比申請09/692606的可能差別在于現(xiàn)在Ge過沖層自身可以起到腐蝕停止層的作用，但是09/692606中所討論的重B摻雜劑層也可以被引入本發(fā)明的實施方式中。


從所附的詳細說明和圖中本發(fā)明的這些和其它特征將變得清楚。
圖1表示制作Si基底拉伸應變層的層疊層。圖1A表示階躍變化方案。圖1B表示線性漸變方案。
圖2表示各種實施方式和層轉移的階段。圖2A表示晶片結合至塊狀襯底的步驟。圖2B表示在結合至絕緣層之后的CMP和內(nèi)腐蝕步驟。圖2C表示ELTRAN工藝的晶片結合至塊狀襯底的步驟。圖2D表示在結合至絕緣層之后的ELTRAN工藝的解理步驟。
圖3示意表示在Si基底拉伸應變層中所制作的FET器件。圖3A表示在沒有層轉移的層中的FET器件。圖3B表示在轉移之后的層中的FET器件。
圖4示意表示在Si基底拉伸應變層中所制作的雙極器件。圖4A表示在沒有層轉移的層中的雙極器件。圖4B表示在轉移之后的層中的雙極器件。
圖5示意表示包含Si基底拉伸應變層作為它的部件的電子系統(tǒng)。
具體實施例方式
圖1表示制作Si基底拉伸應變層的層疊層。圖1A表示階躍變化方案。人們從半導體襯底160開始，該襯底通常為常規(guī)Si晶片。在某些實施方式中該襯底可以具有已經(jīng)被執(zhí)行的預備步驟，例如在它的表面上具有多孔硅層，或者僅是亞表面(subsurface)，用以輔助在層沉積步驟之后執(zhí)行層轉移過程。對于多孔層而言亞表面意味著在表面上產(chǎn)生多孔層之后，多孔層的頂部再結晶，以小于幾微米有效地放置多孔層亞表面。階躍變化SiGe層150在適當清洗襯底表面的情況下在超高真空化學氣相沉積(UHV-CVD)設備中被沉積。在典型實施方式中將有四至五個步驟，在每步驟中Ge濃度將增加約5％。每個步驟層的厚度在50nm和300nm之間，各步驟層的厚度隨Ge濃度的升高而增加。最后一步驟的Ge濃度就是弛豫緩沖區(qū)140的濃度。層140形成現(xiàn)有技術的弛豫緩沖區(qū)。在這些層中恒定Ge濃度“x”通常在20-30％的范圍內(nèi)。所有層140的組合厚度在1至2μm的范圍內(nèi)。本發(fā)明中弛豫緩沖區(qū)嵌入Ge過沖層或區(qū)130。在過沖區(qū)中Ge濃度急劇增長超過值“x”5至10％。過沖區(qū)的厚度在10nm至50nm的范圍內(nèi)。具有過沖層的優(yōu)點很多。過沖層幫助在所需SiGe緩沖區(qū)中的完全弛豫。它起到晶格缺陷吸收器的作用，因此更少達到頂部，敏感應變層。過沖層通過選擇性幫助層轉移步驟。過沖層130，可以是選擇性腐蝕停止層，或者腐蝕增強層，或者氧化、尤其是HIPOX氧化快速進行的層。待沉積的最后層是本發(fā)明的目標，高晶體質量的拉伸應變Si基底層的層100。應變的大小決定于下面層140的成分和厚度和Si基底層自身的成分。因為較高Ge濃度層140比Si基底頂層具有更大的晶格間距，拉伸應變上升。層100的厚度通常在5nm至30nm之間，優(yōu)選在10nm至15nm的范圍內(nèi)。在某些實施方式中應變Si基底層100簡單為純Si。在其它優(yōu)選實施方式中它為Ge濃度通常低于10％的SiGe層。應變Si基底層100可以包含濃度小于5％的低濃度C。C的主要作用是在隨后的器件制作步驟中降低層中的摻雜劑擴散。碳可被結合入所有沉積層150、140、130和100中。
圖1B表示與圖1A相同類型的應變Si基底層的制作，但是采用線性漸變方案。在這種實施方式中階躍變化層和弛豫緩沖區(qū)被線性漸變濃度Ge層替代。同樣，人們從半導體襯底160開始，該襯底通常為常規(guī)Si晶片。在某些實施方式中，該襯底可以具有已經(jīng)被執(zhí)行的預備步驟，例如在它的表面上的多孔硅層，或者僅是亞表面，用以輔助在層沉積步驟之后執(zhí)行層轉移過程。線性漸變濃度Ge層110在適當清洗襯底表面的情況下在超高真空化學氣相沉積(UHV-CVD)設備中被生長。在層的底部Ge濃度約等于零，在與襯底的界面處，達到類似于圖1A的弛豫緩沖區(qū)的Ge濃度，在20-30％的范圍內(nèi)。層110的總厚度在1至3μm的范圍內(nèi)。本發(fā)明中線性漸變Ge濃度層嵌入Ge過沖層或區(qū)130。在過沖區(qū)中Ge濃度急劇增長比線性漸變層與層100的界面處的Ge濃度最大值高5至10％。過沖區(qū)的厚度在10nm至50nm的范圍內(nèi)。過沖層被放置在接近線性漸變區(qū)域的全厚度處，距離與層100的界面通常小于500nm。具有過沖層的優(yōu)點很多。過沖層幫助在所需SiGe緩沖區(qū)中的完全弛豫。它起到晶格缺陷吸收器的作用，因此更少達到頂部敏感應變層。過沖層通過選擇性而幫助層轉移步驟。過沖層130，可以是選擇性腐蝕停止層，或者腐蝕增強層，或者氧化尤其是HIPOX氧化快速進行的層。按照與圖1A的階躍變化方案相同的方式，最后的外延沉積層為應變Si基底層。層100的厚度通常在5nm至30nm之間，優(yōu)選在10nm至15nm的范圍內(nèi)。在某些實施方式中應變Si基底層100簡單為純Si。在其它優(yōu)選實施方式中它為Ge濃度通常低于10％的SiGe層。應變Si基底層100可以包含濃度小于5％的低濃度C。碳可被結合入所有沉積層110、130和100中。
圖2表示層轉移的各種實施方式和階段。圖2A表示晶片結合至塊狀襯底的步驟。轉移應變Si基底層至新的襯底，典型地另一Si晶片有優(yōu)勢。該另一Si晶片比應變Si基底層被制作其上的襯底結晶質量更高，因為應變Si基底層之下的高Ge濃度層包含比高純Si晶片更多的晶體缺陷。區(qū)域280、支撐結構，代表所述制作應變Si基底層100的實施方式的兩種之一，即階躍變化實施方式的層150、140和130，或者線性漸變實施方式的層110和130。應變Si基底層100被與襯底230緊密接觸200。當這種緊密接觸結合發(fā)生時，由于表面總是包含微量的水和氧化物，這滿足結合。結合之后所有的第一襯底160和所有層150、140和130通過本領域技術人員所知的方法去除，留下被固定至高質量襯底230的層100。去除不需要層的方法有許多本領域技術人員所知的實施方式，如接下來參照圖2B所述。
圖2B表示在轉移至絕緣層之后CMP和內(nèi)腐蝕的步驟。在圖1B的層疊層上沉積或生長絕緣體210。在一種優(yōu)選實施方式中該絕緣體為生長在應變層100上的氧化層。該絕緣體被與另一絕緣層220緊密接觸200，其中該第二絕緣層220被生長或沉積在另一襯底230上。但是，在某些實施方式中可以省略絕緣層210或220的生長。襯底230同樣最典型地為Si晶片。該步驟被在已經(jīng)結合入?yún)⒖嘉墨I中的D.F.Canaperi等人在2000年9月29日提交的題為“A Method of WaferSmoothing for B0nding Using Chemo-Mechanical-Polishing(CMP)”的第09/675841號美國專利申請(IBM案號YOR920000683US1)。除氧化硅之外，層210或220的其它優(yōu)選絕緣材料為氮化硅、氧化鋁、鈮酸鋰、“低k”材料、“高K”材料、或兩種或以上所述絕緣體的組合。在各種情況下各材料有其自身的優(yōu)勢。當應變層中的器件具有光學應用時鈮酸鋰是有用的?！暗蚹”材料和“高K”材料指具有相對于二氧化硅的介電常數(shù)低或高介電常數(shù)的材料。低K材料可以導致提供低電容的高速器件。高K材料在存儲器應用中有用。氮化硅和氧化鋁可以強化非常薄的二氧化硅薄膜。
在已經(jīng)參考的第09/675841號美國專利申請中說明CMP步驟260。可以多種方式進行選擇性腐蝕250步驟。有優(yōu)選腐蝕含Ge的層、或在含Ge的層上停止的腐蝕劑。例子是KOH和EPPW。從腐蝕選擇性的觀點看Ge過沖層非常有用。選擇性腐蝕技術的細節(jié)可以在已經(jīng)參考的J.O.Chu等人在2000年10月19日提交的第09/692606(IBM案號YOR920000344US1)號美國專利申請中找到。圖2B描述CMP和選擇性腐蝕步驟仍在進行中的狀態(tài)。最后支撐結構280的所有層將被去除，留下絕緣體和襯底230的頂部上的應變溝道100層。絕緣體是沿前面所述的兩個絕緣體210和220的表面240的連接。
圖2C和2D示意表示基于ELTRAN工藝的層轉移。圖2C表示晶片結合至ELTRAN工藝的塊狀襯底的步驟。這與圖2A所示的步驟類似。應變Si基底層100與襯底230緊密接觸200。當這種緊密接觸結合發(fā)生時，由于表面總是包含微量的水和氧化物，這滿足結合。區(qū)域280、支撐結構，代表所述制作應變Si基底層100的實施方式的兩種之一，即階躍變化實施方式的層150、140和130，或者線性漸變實施方式的層110和130。在多孔Si層270上生長支撐結構280。在襯底表面上的多孔層或亞表面160的產(chǎn)生被本領域的技術人員所知。對多孔層而言亞表面意味著在表面上產(chǎn)生多孔層之后，多孔層的頂部再結晶，以小于幾微米有效地放置多孔層亞表面。圖2C上虛線襯底區(qū)域160表示亞表面多孔層的可能性。圖2D表示ELTRAN方法在結合至絕緣層之后的解理步驟。該步驟類似于圖2B所示的步驟，具有前面所述的各種層。箭頭290指示襯底160塊利用多孔Si層270的脆弱被去除的步驟。圖2D上虛線襯底區(qū)域160表示亞表面多孔層的可能性。本領域技術人員已知幾種完成步驟290的方法，例如使用噴水、機械解理、或各種其它力的使用以分開多孔層270。同樣，支撐結構280的去除通過本領域的技術人員所知的方法進行。
另一本領域的技術人員所知的可被用于本發(fā)明的多種實施方式的層轉移方案為前面參考的所謂的SmartCut。
圖3示意表示在Si基底拉伸應變層中制作的電子器件、FET器件。圖3A表示在沒有層轉移的情況下層中的FET器件，層被保留在原始襯底和支撐結構280上。區(qū)域280、支撐結構，代表所述制作應變Si基底層100的實施方式的兩種之一，即階躍變化實施方式的層150、140和130，或者線性漸變實施方式的層110和130。許多可以利用拉伸應變Si基底層的器件之一是FET。具有n型和p型版本的FET是CMOS構造技術的基本構件。應變層100現(xiàn)在具有被制作其中的標準FET，具有源/漏區(qū)330、柵絕緣體340和柵320。
圖3B示意表示在層轉移之后被制作在絕緣體之上的Si基底拉伸應變層中的FET器件。圖3B表示絕緣層上的器件，但是這并不意味著限制。如果應變硅基底層已被轉移亞塊狀襯底，同樣的器件可以被制作其中。許多可以利用拉伸應變Si基底層的器件之一是FET。FET是CMOS構造技術的基本構件。在層轉移之后現(xiàn)在留下的唯一襯底是具有生長/沉積其上的第二絕緣層的襯底230。現(xiàn)在絕緣體沿原始兩絕緣體210和220的表面240連接。但是，在某些實施方式中絕緣層210或220的生長可以省略。應變層100現(xiàn)在具有被制作其中的標準FET，具有源/漏區(qū)330、柵絕緣體340和柵320。
圖3所示的FET器件可被與大量互連以形成電路、數(shù)字處理器、動態(tài)和靜態(tài)存儲器、顯示設備、通訊系統(tǒng)和其它本領域技術人員已知的有用系統(tǒng)。
圖4示意表示在Si基底拉伸應變層中所制作的電子器件、雙極晶體管器件。圖4A表示當層被留在原始襯底和支撐結構280上在沒有層轉移情況下層中的雙極器件。區(qū)域280、支撐結構，代表所述制作應變Si基底層100的實施方式的兩種之一，即階躍變化實施方式的層150、140和130，或者線性漸變實施方式的層110和130。許多可以利用拉伸應變Si基底層的器件之一是雙極晶體管。應變Si基底層100具有被制作其中的標準雙極晶體管，具有發(fā)射極420、基極410和收集極430。
圖4B示意表示在層轉移之后被制作在絕緣體之上的Si基底拉伸應變層中的雙極器件。圖3B表示絕緣層上的器件，但是這并不意味著限制。如果應變硅基底層已被轉移至塊狀襯底，同樣的器件可以被制作其中。許多可以利用拉伸應變Si基底層的器件之一是雙極晶體管。在層轉移之后現(xiàn)在留下的唯一襯底是具有生長/沉積其上的第二絕緣層的襯底230?，F(xiàn)在絕緣體沿原始兩絕緣體210和220的表面240連接。但是，在某些實施方式中絕緣層210或220的生長可以省略。應變層100現(xiàn)在具有被制作其中的標準雙極器件，具有發(fā)射極420、基極410和收集極430。
圖4所示的雙極器件可被與大量互連以形成電路、數(shù)字處理器、動態(tài)和靜態(tài)存儲器、顯示設備、通訊系統(tǒng)和其它本領域技術人員已知的有用系統(tǒng)。在常被稱作BiCMOS的混合FET和雙極器件中，雙極和FET器件可以在Si基底應變層中彼此相鄰而制作，形成電路和系統(tǒng)。
圖5示意表示包含Si基底拉伸應變層作為它的部件的電子系統(tǒng)。在圖中電子系統(tǒng)通常被表示為球500，包含Si基底應變層100和其中的器件結構。
可利用在Si基底應變層中制作的高性能器件的電子系統(tǒng)很多。這種電子系統(tǒng)通常為處理器，例如在類似計算機、無線和光通訊處理器的計算設備中找到的數(shù)字處理器；模擬處理器，例如在放大器中找到的處理器；和混合數(shù)字-模擬處理器，例如在無線和光通訊處理器中找到的處理器，和例如在計算設備與存儲器互連和多處理器中的計算設備彼此互連的處理器中找到的處理器。
按照上述教授對本發(fā)明的許多修改和變化是可能的，對于本領域的技術人員顯而易見。本發(fā)明的領域由權利要求限定。
權利要求
1.一種制作應變Si基底層的方法，該方法包括以下步驟在襯底上外延生長SiGe層，其中在所述SiGe層的厚度方向產(chǎn)生變化Ge濃度，所述Ge濃度在與所述襯底的界面處具有第一值，并在所述SiGe層的全厚度處具有第二值，所述Ge濃度的第二值大于所述Ge濃度的第一值，此外所述SiGe層嵌入Ge過沖區(qū)，其中所述Ge過沖區(qū)具有第三值Ge濃度，所述第三值大于所述第二值；和在所述SiGe層上外延沉積所述Si基底層。
2.如權利要求1的方法，其中所述SiGe層中所述變化Ge濃度具有兩個區(qū)域階躍變化Ge濃度區(qū)，和具有平坦Ge濃度的弛豫緩沖區(qū)，所述階躍變化區(qū)在與所述襯底的所述界面處開始，所述弛豫緩沖區(qū)生長在所述階躍變化區(qū)的頂部，此外所述Ge過沖區(qū)被嵌入所述弛豫緩沖區(qū)。
3.如權利要求1的方法，其中所述SiGe層中所述變化Ge濃度為線性漸變濃度，并且所述Ge過沖區(qū)被嵌入所述線性漸變濃度中，并且其中所述Ge過沖區(qū)比所述襯底更接近所述全SiGe層厚度。
4.如權利要求1的方法，其中所述應變Si基底層為Si層。
5.如權利要求1的方法，其中所述應變Si基底層為SiGe層。
6.如權利要求1的方法，其中所述應變Si基底層包含百分比高達5％的C。
7.如權利要求1的方法，其中所述襯底為Si晶片。
8.如權利要求7的方法，包含在所述Si晶片的表面上產(chǎn)生多孔層的步驟。
9.如權利要求7的方法，包含在所述Si晶片上產(chǎn)生多孔亞表面層的步驟。
10.如權利要求1的方法，其中所述應變Si基底層的厚度在1nm和50nm之間。
11.如權利要求1的方法，其中所述方法的各步驟在AICVD系統(tǒng)中實施。
12.如權利要求1的方法，還包括以下步驟轉移所述應變Si基底層至第二襯底上。
13.如權利要求12的方法，其中所述層轉移步驟為ELTRAN工藝。
14.如權利要求12的方法，其中所述層轉移步驟為結合、CMP拋光和內(nèi)腐蝕工藝。
15.如權利要求12的方法，其中所述層轉移步驟為Smart-Cut工藝。
16.如權利要求12的方法，其中所述第二襯底為Si晶片。
17.如權利要求12的方法，其中所述第二襯底在其表面上具有絕緣層，并且其中所述絕緣表面層在所述層轉移過程中接收所述Si基底應變層。
18.如權利要求17的方法，其中所述絕緣層為氧化硅、氮化硅、氧化鋁、鈮酸鋰、“低k”材料、“高k”材料、或所述絕緣材料的兩種或更多種的組合。
19.如權利要求12的方法，其中所述方法的各步驟在AICVD系統(tǒng)中實施。
20.一種在絕緣體上制作應變Si基底層的方法，該方法包括以下步驟在襯底上外延生長SiGe層，其中在所述SiGe層的厚度方向產(chǎn)生變化Ge濃度，所述Ge濃度在與所述襯底的界面處具有第一值，并在所述SiGe層的全厚度處具有第二值，所述Ge濃度的第二值大于所述Ge濃度的第一值，并且所述SiGe層嵌入Ge過沖區(qū)，其中所述Ge過沖區(qū)具有第三值Ge濃度，所述第三值大于所述第二值；在所述SiGe層上外延沉積所述Si基底層；和轉移所述應變Si基底層至所述絕緣體上。
21.如權利要求20的方法，其中所述SiGe層中所述變化Ge濃度具有兩個區(qū)域階躍變化Ge濃度區(qū)，和具有平坦Ge濃度的弛豫緩沖區(qū)，所述階躍變化區(qū)在與所述襯底的所述界面處開始，所述弛豫緩沖區(qū)生長在所述階躍變化區(qū)的頂部，此外所述Ge過沖區(qū)被嵌入所述弛豫緩沖區(qū)。
22.如權利要求20的方法，其中所述SiGe層中所述變化Ge濃度為線性漸變濃度，并且所述Ge過沖區(qū)被嵌入所述線性漸變濃度中，并且其中所述Ge過沖區(qū)比所述襯底更接近所述全SiGe層厚度。
23.如權利要求20的方法，其中所述應變Si基底層為Si層。
24.如權利要求20的方法，其中所述應變Si基底層為SiGe層。
25.如權利要求20的方法，其中所述應變Si基底層包含百分比高達5％的C。
26.如權利要求20的方法，其中所述層轉移步驟為ELTRAN工藝。
27.如權利要求20的方法，其中所述層轉移步驟為結合、CMP拋光和內(nèi)腐蝕工藝。
28.如權利要求20的方法，其中所述層轉移步驟為Smart-Cut工藝。
29.如權利要求20的方法，其中所述絕緣層為氧化硅、氮化硅、氧化鋁、鈮酸鋰、“低k”材料、“高k”材料、或所述絕緣材料的兩種或更多種的組合。
30.一種拉伸應變Si基底結晶層，其中所述層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被外延結合至支撐結構。
31.一種拉伸應變Si基底結晶層，其中所述層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至絕緣層。
32.一種拉伸應變Si基底結晶層，其中所述層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至Si襯底。
33.多個制作在應變硅基底層中的器件，其中所述應變硅基底層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被外延結合至支撐結構。
34.如權利要求33的器件，其中所述器件為FET器件。
35.如權利要求33的器件，其中所述器件為雙極器件。
36.如權利要求34的器件，其中所述器件被互連成CMOS構造。
37.如權利要求33的器件，其中所述器件為雙極器件和FET器件的混合物。
38.多個制作在應變硅基底層中的器件，其中所述應變基底層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至Si襯底。
39.如權利要求38的器件，其中所述器件為FET器件。
40.如權利要求38的器件，其中所述器件為雙極器件。
41.如權利要求39的器件，其中所述器件被互連成CMOS構造。
42.如權利要求38的器件，其中所述器件為雙極器件和FET器件的混合物。
43.多個制作在應變硅基底層中的器件，其中所述應變層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至絕緣層。
44.如權利要求43的器件，其中所述器件為FET器件。
45.如權利要求43的器件，其中所述器件為雙極器件。
46.如權利要求44的器件，其中所述器件被互連成CMOS構造。
47.如權利要求43的器件，其中所述器件為雙極器件和FET器件的混合物。
48.一種包括應變硅基底層的電子系統(tǒng)，其中所述應變硅基底層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被外延結合至支撐結構。
49.如權利要求48的電子系統(tǒng)，其中所述電子系統(tǒng)為處理器。
50.如權利要求49的處理器，其中所述處理器為數(shù)字處理器。
51.如權利要求49的處理器，其中所述處理器為無線通訊處理器。
52.如權利要求49的處理器，其中所述處理器為光學通訊處理器。
53.一種包括應變硅基底層的電子系統(tǒng)，其中所述應變硅基底層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至Si襯底。
54.如權利要求53的電子系統(tǒng)，其中所述電子系統(tǒng)為處理器。
55.如權利要求54的處理器，其中所述處理器為數(shù)字處理器。
56.如權利要求54的處理器，其中所述處理器為無線通訊處理器。
57.如權利要求54的處理器，其中所述處理器為光學通訊處理器。
58.一種包括應變硅基底層的電子系統(tǒng)，其中所述應變硅基底層的缺陷密度小于105/cm2，其中所述層的厚度在1nm和50nm之間，并且其中所述層被結合至絕緣層。
59.如權利要求58的電子系統(tǒng)，其中所述電子系統(tǒng)為處理器。
60.如權利要求59的處理器，其中所述處理器為數(shù)字處理器。
61.如權利要求59的處理器，其中所述處理器為無線通訊處理器。
62.如權利要求59的處理器，其中所述處理器為光學通訊處理器。
全文摘要
公開了一種制作應變Si基底層的方法、在該層中制作的器件、和包括這種層和器件的電子系統(tǒng)。該方法包含在襯底上外延生長SiGe層、和在此SiGe層中產(chǎn)生變化Ge濃度的步驟。SiGe層中的Ge濃度包括獨特的Ge過沖區(qū)，在Ge過沖區(qū)中Ge濃度急劇和顯著地增加。Si基底層被外延沉積在SiGe層上，從而變成拉伸應變的層。也公開了應變Si基底層，典型地Si和SiGe，可被轉移至不同的塊狀襯底或絕緣體。
文檔編號H01L27/12GK1630933SQ03803625
公開日2005年6月22日 申請日期2003年2月4日 優(yōu)先權日2002年2月11日
發(fā)明者趙澤安, 卡萊德·伊斯梅爾 申請人:國際商業(yè)機器公司