專利名稱：改進(jìn)的存儲器集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路(IC)。更具體地，本發(fā)明涉及具有串行結(jié)構(gòu)地存儲器集成電路，例如電鐵存儲器ICs(ferroelectric memory ICs)。
背景技術(shù)：
電鐵金屬氧化陶瓷材料，例如鋯鈦酸鉛(lead zirconate titanate，PZT)，已經(jīng)被研究使用于電鐵半導(dǎo)體存儲器裝置中。也可使用其它的電鐵材料，例如鍶鉍鉭(Strontium Bismuth Tantalate，SBT)。圖1表示具有一晶體管130以及一電鐵電容140地已知電鐵存儲單元105。一電容電極142耦合至一板線(plateline)170而另一電容電極141耦合至晶體管130，晶體管130有選擇地使電容耦合至位線160或與其解除耦合，依據(jù)耦合至晶體管柵極的字線150而定。
電鐵存儲器存儲信息在電容內(nèi)做為殘余極化。存儲在存儲單元內(nèi)的邏輯數(shù)值依據(jù)電鐵電容的極化而定。為改變電容極化，一個大于切換電壓的電壓(強制電壓)需要被施加至跨越其二電極。電鐵電容的優(yōu)點在于當(dāng)電源被移除之后其維持它的極化狀態(tài)，產(chǎn)生非揮發(fā)性存儲單元(on-volatilememory cell)。
圖2表示一串行202地多個電鐵存儲單元。此種存儲器結(jié)構(gòu)在例如，Takashima等人的“Symposium on VLSI Circuits(1997)”中有描述，該內(nèi)容被檢附于本申請案以為參考之用。此串行存儲單元205中的每一存儲單元，其包括耦合至并聯(lián)的電容240的晶體管230，是串聯(lián)的。例如單元晶體管的柵極233是柵極導(dǎo)體，其被當(dāng)成字線或被耦合至字線(wordline)。串行的一端208耦合至一位線(bitline)，而另一端耦合至一板線。多個串行由字線互相連接以形成一存儲器區(qū)塊或數(shù)組。
圖3表示已知存儲器串行302之剖面圖。如圖所示，存儲單元305的晶體管330被形成于一基板310上。相鄰的單元晶體管共享一共同擴散區(qū)域。存儲器串行的電容340被群組成對。底部電極341被當(dāng)成相鄰電容使用的共享電極。電容對的一電容的上部電極342耦合至一相鄰對的一電容的上部電極，因此形成一個總線(daisy chain)。上部電容電極經(jīng)由主動區(qū)域上部電極接頭386耦合至單元晶體管。
在等待或當(dāng)存儲器串行尚未為了存儲器存取而被選擇時，串行的字線被驅(qū)動以使串行的單元晶體管導(dǎo)通。當(dāng)晶體管導(dǎo)通時串行的電容是短路(short)的。為了取回或讀取來自串行的存儲單元的信息，在板線上提供一脈沖(例如2.5V)。對應(yīng)存儲器存取的列地址的字線被解除驅(qū)動，使得被選擇的單元的晶體管是不導(dǎo)通的。因此，此脈沖產(chǎn)生跨越被選擇的單元的電容的電場。
由于相鄰單元晶體管的擴散區(qū)域的共享以及相鄰電容的上部及底部電極的共享，此電場對相鄰單元而言在不同的方向。如所示，偶數(shù)地址的存儲單元將具有在第一方向施加的電場，而奇數(shù)地址的存儲單元將具有在第二或相反方向施加的電場?？缭狡鏀?shù)及偶數(shù)地址的電容的另一外部電場的方向造成奇數(shù)及偶數(shù)地址的不對稱形狀的磁滯(hysteresis)曲線。因此，奇數(shù)及偶數(shù)地址位置的讀取信號將有不同。這導(dǎo)致讀取信號分布的擴大，如圖4所示，令人不希望地降低感測窗(sensing window)。
由以上的描述，希望提供一種改善的串行結(jié)構(gòu)，可以避免奇數(shù)及偶數(shù)地址位置的不對稱磁滯曲線。

發(fā)明內(nèi)容
本發(fā)明涉及存儲器ICs。此存儲單元被設(shè)置為串行存儲器并具有x存儲單元，一存儲器包括具有第一及第二擴散區(qū)域的一晶體管以及具有位于第一與第二電極之間的介電層之一電容。此等電極之一是一底部電極而另一者則為一上部電極。第一電極耦合至第一擴散區(qū)域而第二電極耦合至第二擴散區(qū)域。
在一個實施例中，存儲單元是電鐵存儲單元，其中每一電鐵存儲單元包括一電鐵層位于第一與第二電極之間。單元晶體管是，例如n-FETs。
在一個實施例中，存儲單元通過使串行的第k個存儲單元的第二電極耦合至串行之第k+1個存儲單元的第一電極而互相連接。通過以此方式使串行的存儲單元互相連接，由一板線脈沖施加之跨越串行任何電容的電場位于相同的方向。因此，串行的存儲單元產(chǎn)生更對稱的磁滯曲線，因此改善感測窗。


圖1表示已知的電鐵存儲單元；圖2表示已知的存儲器串行；圖3表示已知的存儲器串行的剖面圖；圖4表示已知的串行的存儲器結(jié)構(gòu)的讀取信號；圖5表示降低奇數(shù)及偶數(shù)地址位置的非對稱磁滯曲線的一實施例；圖6表示本發(fā)明一實施例的存儲器串行的剖面圖；以及圖7至10表示本發(fā)明形成一存儲器串行的流程。
具體實施例方式
圖5表示本發(fā)明一實施例的存儲器串行502。如圖所示，此串行包括多個存儲單元5051-505x，每一者具有一晶體管530以及一電容540。在一個實施例中，串行包括8個存儲單元(例如x＝8)。提供其它尺寸的存儲器串行也是有用的。較佳者，每一串行中的存儲單元的數(shù)目等于2y，其中y為整數(shù)(例如x＝2y)。晶體管包括第一及第二擴散區(qū)域531及532而電容包括第一及第二平板541及542。第一平板，例如，是底部電極而第二平板是上部電極。此晶體管是，例如n-FETs。也可使用其它型態(tài)的晶體管，例如p-FETs或n型與p-FETs。第一晶體管擴散區(qū)域耦合至第一電容平板而第二晶體管擴散區(qū)域耦合至第二電容平板。
存儲單元被串聯(lián)以形成串行(chain)。依據(jù)本發(fā)明的一實施例，每一單元晶體管的相同側(cè)(例如第一或第二擴散區(qū)域531或532)耦合至相同型態(tài)的電容電極(第一或第二電極541或542)。例如，每一單元晶體管的源極(例如第一擴散區(qū)域531)耦合至底部電容電極BE而每一單元晶體管的漏極(例如第二擴散區(qū)域532)耦合至上部電容電極TE?；蛘呤牵恳粏卧w管的源極耦合至上部電容電極而漏極耦合至底部電容電極。
為使單元互相連接，一單元的一種型態(tài)的電容電極被耦合至相鄰單元的另一種型態(tài)的電極。如果，例如，在每一單元內(nèi)BE被耦合至第一擴散區(qū)域而TE被耦合至第二擴散區(qū)域，串行中的第一單元5051中的電容的上部電極耦合至第二單元5052的電容的BE。或者是，第一電容電極是上部電極而第二電容是底部電極。
單元晶體管的柵極533可以是被當(dāng)成字線或連接至字線的柵極導(dǎo)體。此串行的一第一端508耦合至位線560。在一個實施例中，一選擇晶體管504耦合于串行的第一端與位線560之間。此選擇晶體管由一區(qū)塊選擇信號控制以有選擇性地使位線耦合至串行或解除與它的耦合。串行的第二端509耦合至板線570。對于具有耦數(shù)存儲單元的每一串行，在串行一端的單元晶體管的第一擴散區(qū)域耦合至位線或板線，依據(jù)串行的那一端而定。多個串行由字線互相連接以形成一存儲器區(qū)塊或數(shù)組。
通過依據(jù)本發(fā)明將存儲單元串行地耦合，在一讀取運作期間跨越串行任何電容的電場都是在相同的方向，不管地址位置。因此，串行的存儲單元的磁滯回路實質(zhì)上是對稱的。這降低或避免奇及偶地址位置的不同的讀取信號，由此增加讀取信號邊際(margin)。
圖6表示本發(fā)明的存儲器串行602之剖面圖。此存儲器串行包括多個存儲單元6051-605x形成于一基板610上。在圖式中的串行包括4個存儲單元(例如x＝4)。每一存儲單元包括一單元晶體管630以及一電容640。在一實施例中，存儲器的晶體管是n-FETs。每一單元晶體管包括第一及第二擴散區(qū)域631及632。在一個實施例中，相鄰的晶體管共享一個共同擴散區(qū)域632/631。相鄰晶體管之間的擴散區(qū)域的共享有利于降低單元尺寸。在串行的一第一端是具有耦合至一位線的一第一擴散區(qū)域的一選擇晶體管604。另一擴散區(qū)域是與第一單元晶體管共享的一共享擴散區(qū)域。一板線被耦合至串行的第二端609。
在一個實施例中，存儲單元之電容是一電鐵電容。此電鐵電容包括一電鐵層643形成于第一與第二電極641與642之間。導(dǎo)電材料，例如貴金屬，可被用以形成電極。其它型態(tài)的導(dǎo)電材料，例如SRO或IRO也是有用的。第一與第二電極不需要以相同型態(tài)的材料形成。在一個實施例中，電鐵材料包括PZT。也可使用SBT或其它型態(tài)的電鐵材料。如所示，第一電極是底部電極而第二電極是上部電極。底部及上部電極分別耦合至單元電膺體的第一與第二擴散區(qū)域，形成存儲單元的晶體管與電容之間的并聯(lián)偶合。一密封層可覆蓋此電容以便做為防止污染物，例如氫，的障礙層。此密封層可以從，例如鋁，形成。也可使用其它型態(tài)的密封層。
在一個實施例中，存儲單元的上部電容電極耦合至來自相鄰存儲單元的底部電容電極。舉例而言，存儲單元605k的底部電極耦合至存儲單元605k+1的底部電極，其中k從1至x-1。對于串行的最后的存儲單元605x，上部電極僅耦合至第二晶體管擴散區(qū)域。
底部電極耦合至一單元晶體管之第一擴散區(qū)域或經(jīng)由一底部電容插栓(plug)相鄰晶體管之共享擴散區(qū)域。此底部電極插栓包括，例如一導(dǎo)電材料，如鎢(tungsten，W)。其它型態(tài)的導(dǎo)電材料，例如多晶硅，或鋁也是有用的?？商峁┮徽系K層，例如銥，以防止氧的擴散，以便降低或防止插栓的氧化。也可在障礙層與插栓之間提供一黏著層(未示出)以提升障礙層與中間介電層(interlevel dielectric，ILD)683之間的黏著性。
底部電極延伸于電容的上部之上(例如電鐵及上部電極層)以提供和相鄰電容上部電極耦合用的接觸區(qū)域。舉例而言，底部電極從插栓于至少一側(cè)上延伸，允許電容的上部與插栓產(chǎn)生偏移。電容被形成于，例如單元晶體管之柵極上方?；蛘呤牵娙莸纳喜啃纬捎诓逅ㄉ戏蕉c相鄰電容的上部電極接觸的接觸區(qū)域與差栓形成偏移。其它型態(tài)的提供與相鄰電容的上部電極接觸用的接觸區(qū)域也是有用的。在一個實施例中，電容的上部電極經(jīng)由上部電容插栓648，底部電容插栓689的上部以及導(dǎo)線662耦合至一相鄰存儲單元的底部電容電極。耦合電容之上部電極至一相鄰電容的底部電極的其它技術(shù)也是有用的。此種技術(shù)包括，例如，帶技術(shù)(strap technique)以及接觸及線所用的單一金屬層。
在讀取期間，經(jīng)由該板線施加一脈沖至該串行，產(chǎn)生跨越被選擇存儲單元之電容的電場。此電場，不論地址位置，在朝向上部電容板之底部電容板的方向被施加，如箭號所示?；蛘呤?，通過使第一晶體管擴散區(qū)域耦合至上部電容電極以及第二晶體管擴散區(qū)域耦合至底部電容電極而在相反方向的電場可被施加被選擇的單元的電容。這也將表示存儲單元k的底部電容電極耦合于存儲單元k+1的上部電容電極。
圖7至10表示依據(jù)本發(fā)明的形成一存儲器串行的過程。參照圖7，提供一基板610。此基板上具有存儲器串行的單元晶體管。IC用的其它組件(未示出)也可被形成于基板上。在一個實施例中，此單元晶體管共與相鄰單元晶體管共享一共同擴散區(qū)域。此單元晶體管是，例如n-FETs。也可在基板上形成一選擇晶體管(未示出)。此選擇晶體管與第一單元晶體管共享一共同擴散區(qū)域。
一ILD層721被形成于基板上。此ILD包括，例如，硅氧化物。其它型態(tài)的介電財料，例如硅氮化物，摻雜或未摻雜硅化玻璃(silicateglass)，或濺鍍玻璃(spin-on glass)也是有用的?？梢允褂貌煌募夹g(shù)以形成ILD，例如化學(xué)汽相沉積(CVD)。
較低的電容電極插栓688被形成于ILD層之內(nèi)。較低的電容電極插栓被耦合至單元晶體管的個別的擴散區(qū)域。此插栓包括，例如導(dǎo)電材料，如多晶硅。也可使用其它型態(tài)的導(dǎo)電材料，例如鎢。
此插栓使用已知技術(shù)所形成。例如，一光阻層被沉積于ILD層上且形成圖案以形成對應(yīng)將于其中形成插栓的縫隙的開孔。隨后執(zhí)行異向蝕刻(anisotropic etch)，例如活性離子蝕刻(RIE)。IRE移除由光阻罩幕所曝露的ILD層的部份，產(chǎn)生縫隙。一導(dǎo)電材料隨后被沉積在基板上，填滿該縫隙。ILD上的多余導(dǎo)電材料隨后通過，例如化學(xué)機械光(CMP)，而被移除。此CMP產(chǎn)生插栓與ILD之間的一個平坦表面。
在填充此等縫隙之前可沉積一襯墊層在基板上以界定縫隙墻的線。此襯墊層系用以協(xié)助填充過程。也可提供一障礙層以界定縫隙墻的線。此障礙層阻止氧及/或氫的擴散以防止插栓氧化。不同的材料，例如Ti以及Tin也可被用以當(dāng)成襯墊以及障礙層。依據(jù)襯墊層及/或障礙層是否導(dǎo)電而定，縫隙的底部可被移除以曝露擴散區(qū)域。
在插栓形成之后，一導(dǎo)電層747通過已知技術(shù)被沉積在ILD層上。此導(dǎo)電層被當(dāng)成底部電容電極使用。此導(dǎo)電層包括，例如貴金屬，如白金。其它型態(tài)的導(dǎo)電材料也是有用的。
在一個實施例中，在沉積導(dǎo)電層之前形成一障礙層。此障礙層包括，例如銥。也可使用其它可以防止氧擴散的材料，例如IrO。為提升障礙層與ILD之間的黏性，可于幛障礙層下方提供一黏著層。此粘著層在一個實施例中包括Ti。其它型態(tài)的黏著材料也可被用以當(dāng)成黏著層。也可使用不同的技術(shù)，例如濺鍍，來形成障礙層及黏著層。
對于包括多晶硅的插栓的應(yīng)用，一金屬硅化物層于電容層之前被形成于ILD之上。此金屬硅化物包括，例如鈦或鈷。其它的金屬硅化物也是可用的。此金屬硅化物通過，例如已知技術(shù)，而被形成。
參照圖8，導(dǎo)電層被形成圖案以形成底部電容電極641。導(dǎo)電層的圖案系使用例如已知的罩幕及蝕刻技術(shù)而形成。底部電容電極系耦合至個別的底部電容電極插栓。在一個實施例中，底部電容電極在一側(cè)上從插栓延伸過單元晶體管的柵極。其它型態(tài)的布局也是有用的。電容的上部的不同層被沉積在基板上，覆蓋ILD及底部電容電極。在一實施例中，不同的層包括電鐵及上部電極層。此電鐵層包括，例如PZT，而上部電極層包括貴金屬，例如白金。也可使用其它型態(tài)的電鐵層及上部電極層。這些層被形成圖案以形成電容640的上部?？墒褂酶鞣N的已知技術(shù)，例如罩幕及蝕刻以形成該不同層的圖案。
一介電層823被形成于基板之上，覆蓋電容?？墒褂貌桓鞣N不同型態(tài)的介電材料。在一個實施例中，一密封層于沉積介電層之前被形成于電容之上。也可以使用鋁或可以防止氫擴散的其它型態(tài)的材料。
參照圖9，分別接觸底部與上部電極的插栓689及674被形成在介電層內(nèi)。在一個實施例中，插栓包括鎢。其它型態(tài)的導(dǎo)電材料，例如鋁，也可被使用。此插栓系通過已知技術(shù)形成。此種技術(shù)包括，例如，在介電層內(nèi)形成縫隙并以導(dǎo)電材料填充之。多出的導(dǎo)電材料通過拋光，如CMP被移除。
如圖10所示，于形成插栓689及674之后一導(dǎo)電層被沉積在介電層823之上。在一個實施例中，此導(dǎo)電層包括鋁。其它型態(tài)的導(dǎo)電材料，如Cu，也是有用的。此導(dǎo)電層隨后被形成圖案以形成導(dǎo)體962，每一者耦合一電容之上部電極至一相鄰電容之底部電極。于另一實施例中，此導(dǎo)體使用波紋(amascene)技術(shù)形成。此種技術(shù)包括，例如沉積一介電層于介電層823之上，其中形成溝槽，以導(dǎo)電金屬填充該溝槽以及以CMP從該介電層表面移除過多的導(dǎo)電材料。同時，使用雙波紋技術(shù)形成縫隙導(dǎo)體也是有用的。
雖然本發(fā)明已經(jīng)參照不同實施例而被特別表示出來，本領(lǐng)域的技術(shù)人員可以了解在不脫離本發(fā)明精神及范圍的情況下可對本發(fā)明進(jìn)行修改。本發(fā)明的范圍因此不參照以上的描述決定而是參照所附的權(quán)利要求以及其均等的全部范圍。
權(quán)利要求
1.一種集成電路，包括一存儲器串行，具有x個存儲器單元，其中x是大于1的整數(shù)；其中該x個存儲器單元的一存儲器單元包括一晶體管，其具有第一及第二擴散區(qū)域以及一柵極，以及一電容器，其有一位于第一與第二電極間的介電層，以及該第一擴散區(qū)域耦合至該第一電極而該第二擴散區(qū)域耦合至該第二電極；以及該x個存儲器單元通過使第k個存儲器單元的第二電極與該第k+1個存儲器單元的第一電極耦合而互相連接，其中k從1至x-1。
2.如權(quán)利要求1的集成電路，其中，所述存儲器單元為電鐵存儲器單元，其中該存儲器單元的該電容的介電層包括一電鐵材料。
3.如權(quán)利要求2的集成電路，其中，x等于2y，其中y為大于等于1的整數(shù)。
4.如權(quán)利要求2的集成電路，其中，該串行的一第一端耦合至一位線而該串行的一第二端耦合至一板線。
5.如權(quán)利要求4的集成電路，其中，x等于2y，其中y為大于等于1的整數(shù)。
6.如權(quán)利要求2的集成電路，其中，該串行的一第一端乃耦合至一位線。7.如權(quán)利要求6的集成電路，其中，x等于2y，其中y為大于等于1的整數(shù)。
8.如權(quán)利要求1的集成電路，其中，x等于2y，其中y為大于等于1的整數(shù)。
9.如權(quán)利要求1的集成電路，其中，所述相鄰存儲器單元的晶體管共享一共同擴散區(qū)域。
10.如權(quán)利要求9的集成電路，其中，所述存儲器單元的晶體管是n-FETs。
全文摘要
本發(fā)明公開一種改進(jìn)的存儲器IC，其存儲單元為一串行架構(gòu)設(shè)置。該串行的單元晶體管的第一擴散區(qū)域耦合至第一電容電極，而第二擴散區(qū)域耦合至第二電容電極。這確保了能通過一板線脈沖施加至跨越串行的任一電容的電場是位于相同的方向。這降低或避免相鄰存儲單元的不對稱磁滯曲線，進(jìn)而改善了感測窗。
文檔編號H01L21/8246GK1662995SQ03814323
公開日2005年8月31日 申請日期2003年6月18日 優(yōu)先權(quán)日2002年6月20日
發(fā)明者M·賈科布 申請人:因芬尼昂技術(shù)股份公司