專利名稱：半導體裝置、靜電放電防護裝置及其制造方法
技術領域：
本發(fā)明有關于一種半導體裝置的制造方法，特別有關于一種經(jīng)由深次微米互補金氧半制程，制作一種具有低接合面電容、低漏電流及高防護效能的靜電放電防護電路。
背景技術：
靜電放電的發(fā)生，是由于不同材質間磨擦的動作產(chǎn)生了大量電壓或電荷而發(fā)生放電現(xiàn)象所造成的，如此的放電脈沖大約可延續(xù)數(shù)個至數(shù)百奈秒，其時間長度取決于其放電的模式。在集成電路產(chǎn)品上，組件級的靜電放電模式有三種人體模型(HBM)、機械模型(MM)及充電組件模型(CDM)。為了能使靜電放電防護裝置能夠具有相當?shù)姆雷o力(在人體模型中達到約±2kV、在機械模型中達到約±200V、在充電組件模型中達到約±1000V)以及符合一般工業(yè)標準的規(guī)范，已經(jīng)有許多提升集成電路中靜電放電防護電路防護力的方法被研究出來。
在集成電路中最先遭遇到靜電脈沖的組件通常是輸出入緩沖器。輸出入緩沖器直接連接至芯片上直接暴露于外在環(huán)境的焊墊或接腳端，如圖1所示。當一靜電脈沖施加于輸出入焊墊時，大量(數(shù)個安培)的靜電放電電流會經(jīng)集成電路中某個路徑進行放電。如果集成電路缺乏適當?shù)撵o電放電防護裝置，這個大量的靜電放電電流會造成柵極氧化層的損壞或是在漏極側的較弱通道表面引起電流聚集效應，導致金氧半場效晶體管裝置部份區(qū)域被燒毀。
由于在深次微米互補金氧半(CMOS)制程的集成電路中，其擴散接合面的深度較淺，且使用了淡摻雜漏極(LDD)結構與金屬硅化(silicidation)步驟，因而降低了集成電路靜電放電防護耐受能力。因此，必需將靜電放電防護電路與組件整合在芯片上以保護內部電路不受靜電放電的損害。在圖1中所顯示的金氧半場效晶體管裝置用以做為靜電放電鉗制裝置，進行靜電放電電流的放電動作，而其靜電放電防護力端賴此一鉗制電路的靜電放電防護表現(xiàn)。
在深次微米互補金氧半技術中，N型的金氧半組件會具有淡摻雜漏極結構，以克服熱電子的問題。漏極的接觸插塞至多晶硅柵極之間距由一額外的金屬硅化阻擋光罩(RPO)來決定，其可移除在源極及漏極區(qū)的金屬硅化物、提高靜電放電防護能力。然而，淡摻雜漏極結構通常會降低靜電放電防護力。為了提高防護力，會再使用一額外的靜電放電離子注入光罩以消除淡摻雜漏極突起結構。有多個美國專利已經(jīng)揭露了經(jīng)由靜電放電離子注入修正的組件結構，而提高了靜電放電防護力。
一般來說，靜電放電離子注入步驟有兩類，一個是N型、另一是P型，如圖2及圖3所示。圖4顯示了一標準的N型砷離子的靜電放電離子注入流程。如方塊411所示，先提供一具氧化層的基板，在形成淡摻雜漏極結構(如方塊412所示)后，接著在所有組件(包含了靜電放電防護組件及內部組件)上均形成側壁分離子，如方塊413所示。然后，靜電放電防護組件會經(jīng)由靜電放電光罩進行圖案化而形成N型靜電放電屏蔽(如方塊414所示)，再使其側壁分離子被移除(如方塊415所示)。其后，再進行砷離子靜電放電布植(如方塊416所示)，并形成源/漏極區(qū)(如方塊417所示)，接著再形成硅化物接觸區(qū)(如方塊418所示)，并形成層間介電層(如方塊419所示)，以及形成接觸窗(如方塊420所示)，最后上金屬層以及護層(如方塊421所示)，如此形成的N型離子注入?yún)^(qū)會含蓋整個源/漏極區(qū)并包住了在靜電放電防護組件中淡摻雜漏極的突起結構。此外，在美國第5672527號專利中揭露了一類似的N型靜電放電離子注入方法，其中靜電放電防護組件在側壁分離子形成前完成。整個源/漏極區(qū)及靜電放電防護組件的淡摻雜漏極結構均被靜電放電離子注入?yún)^(qū)所含蓋，且側壁分離子沒有被移除。然而，這種靜電放電防護組件會有著崩潰電壓增高的問題。
在美國第5559352號專利中揭露了一種形成靜電放電防護組件的方法，包括了一高能量及濃P型靜電放電離子注入步驟，其中摻雜離子經(jīng)由源極及漏極的接觸開孔注入基底的。如此形成的靜電放電離子注入?yún)^(qū)會位于源/漏極區(qū)的下方，降低了源/漏極至P型基底間接合面的崩潰電壓。因此，這種靜電放電防護組件可以快速地被啟動，以保護內部電路的薄氧化層不致遭受靜電放電損害。
在美國第5953601號專利中揭露了另一種靜電放電防護組件的形成方法，包括以下幾個步驟使用一屏蔽層覆蓋內部組件以及靜電放電防護組件的部份金屬硅化層；經(jīng)由蝕刻該些未被屏蔽層覆蓋的硅化層而使得導電層及部份源/漏極區(qū)被暴露；在屏蔽層的遮蔽下，經(jīng)由離子注入步驟形成P型濃摻雜區(qū)；再經(jīng)由另一個離子注入步驟形成位于整個漏極區(qū)下方且包住淡摻雜漏極結構的靜電放電離子注入?yún)^(qū)。P型濃摻雜的靜電放電離子注入?yún)^(qū)位于部份源/漏極區(qū)下方而形成一個齊納(Zener)接合面，降低了接合面的崩潰電壓。此外，N型的靜電放電離子注入步驟亦避免了因淡摻雜漏極結構所造成的防護力下降的問題。然而，由P型靜電放電離子注入所形成的齊納接合面具有高漏電的缺點，且增加了靜電放電防護組件的接合面寄生電容值。
在混合電壓的集成電路中，核心邏輯電路操作于一較低的電壓而輸出入電路卻操作于一較高電壓上。靜電放電防護組件必備的靜電放電離子注入?yún)^(qū)會將齊納接合面的崩潰電壓從8伏特拉低至5伏特。因此，靜電放電防護組件極易因為噪聲或是信號的突峰(overshooing)而發(fā)生誤觸動的現(xiàn)象。在高速集成電路中，靜電放電防護組件的接合面寄生電容值與接合面空乏區(qū)寬度成正比。由于在比較此靜電放電防護晶體管與沒有P型靜電放電離子注入?yún)^(qū)的組件時，靜電放電防護晶體管的齊納接合面空乏區(qū)寬度較小，造成P型靜電放電離子注入?yún)^(qū)會使得齊納接合面的寄生電容值提高，因而降低了輸出入接口電路的操作速度。因此，具有P型靜電放電離子注入?yún)^(qū)的靜電放電防護組件不適用于高速或混合電壓的集成電路中。

發(fā)明內容
為了解決上述問題，本發(fā)明提供一種使用深次微米互補金氧半制程制作具有低接合面電容、低漏電流及高防護力的靜電放電防護組件的方法。
本發(fā)明的第一目的在于提供一種半導體裝置的制造方法，適用于一半導體裝置，該半導體裝置具有一第一及第二晶體管，分別設置于一靜電放電防護電路及一內部電路中，該方法包括以下步驟提供一基底；在該基底上形成該第一及第二晶體管的柵極；沉積一屏蔽層，并僅使用一個光罩對該屏蔽層進行圖案化，以將位于該些柵極、該第一晶體管部份漏極區(qū)、該第二晶體管源極及漏極區(qū)上方的屏蔽層移除；利用該圖案化后的屏蔽層，以一第一濃度進行一第一離子注入步驟；移除該圖案化后的屏蔽層，并形成該些柵極的側壁分離子；以及以一第二濃度進行一第二離子注入步驟，其中該第二濃度大于該第一濃度。
本發(fā)明的第二目的在于提供一種靜電放電防護裝置，耦接至一內部電路的接合墊，包括一基底；一柵極，形成于該基底上；一源極及漏極區(qū)，形成于該基底中且分別位于該柵極的兩側，該漏極區(qū)耦接至該接合墊，而該源極耦接接收一參考電位；以及一淡摻雜區(qū)，形成于該基底中且僅位于該柵極與該漏極區(qū)之間，其深度大于該漏極區(qū)的深度。
本發(fā)明的第三目的在于提供一種半導體裝置，包括一基底；一內部電路，形成于該基底上；一靜電放電防護電路，形成于該基底上；以及一第一及第二淡摻雜區(qū)，形成于該基底中，其中，該內部電路包括形成于該基底上的一第一柵極以及形成于該基底中且分別位于該第一柵極的兩側之一第一源極及漏極區(qū)，而該靜電放電防護電路包括形成于該基底上之一第二柵極以及形成于該基底中且分別位于該第二柵極的兩側之一第二源極及漏極區(qū)，該第一淡摻雜區(qū)包圍該第一漏極區(qū)，而該第二淡摻雜區(qū)僅設置于該第二柵極及第二漏極區(qū)之間，且該第一及第二淡摻雜區(qū)的深度均大于該第一及第二漏極區(qū)的深度。
以下，就圖式說明本發(fā)明的一種半導體裝置、靜電放電防護裝置及其制造方法的實施例。


圖1顯示了一傳統(tǒng)芯片上具有輸出入緩沖器的靜電放電防護電路；圖2顯示了一傳統(tǒng)具有N型靜電放電離子注入的靜電放電防護組件；圖3顯示了傳統(tǒng)具有P型靜電放電離子注入的靜電放電防護組件；圖4顯示了一傳統(tǒng)靜電放電防護組件的制程；圖5A～圖5F顯示了本發(fā)明一實施例中同時具有一靜電放電防護電路及內部電路的半導體裝置制造方法；圖6顯示了本發(fā)明一實施例中的靜電放電防護電路的剖面圖；圖7顯示了本發(fā)明一實施例中內部電路的剖面圖；圖8顯示了本發(fā)明一實施例中具有堆疊型NMOS結構的靜電放電防護組件的剖面圖。
圖號說明51 P型基底 511 P型井區(qū) 512 淺溝隔離區(qū)521、522 柵極 53、59 屏蔽層 57、58 光罩541 漏極區(qū) 551 靜電放電離子注入?yún)^(qū)552 淡摻雜漏極區(qū)56 側壁分離子543、544、81 N型濃摻雜區(qū)61 接合墊71 接觸點具體實施方式
圖5A～圖5F顯示了本發(fā)明一實施例中同時具有一靜電放電防護電路及內部電路的半導體裝置制造方法，靜電放電防護電路及內部電路均是由晶體管所組成。
如圖5A所示，首先提供一P型基底51，其具有一P型井區(qū)511及淺溝隔離(STI)區(qū)512。靜電放電防護電路及內部電路的晶體管柵極521及522則形成于P型基底51上。
如圖5B所示，涂布一屏蔽層53并進行圖案化，且使用單一個光罩57將屏蔽層53位于柵極521及522上方、靜電放電防護電路晶體管的部份漏極區(qū)541上方以及內部電路晶體管漏極與源極區(qū)上方的部份移除。光罩57系與淡摻雜漏極結構所使用的光罩整合為一，用以定義靜電放電防護電路中的靜電放電離子注入?yún)^(qū)以及內部電路中的淡摻雜漏極結構之用。
如圖5C所示，進行一第一離子注入步驟。此步驟使用N型淡摻雜離子對未被圖案化后的屏蔽層覆蓋處進行離子注入，其深度為D1。此步驟形成了靜電放電防護電路中的靜電放電離子注入?yún)^(qū)551及內部電路的淡摻雜漏極區(qū)552。
如圖5D所示，屏蔽層53被移除且在柵極521及522的側壁形成分離子。側壁分離子56經(jīng)由化學氣相沉積法沉積一介電層，并加以蝕刻而形成。
如圖5E所示，涂布另一個屏蔽層59并進行圖案化，經(jīng)由一N型濃擴散光罩58將位于所有源極及漏極區(qū)上方的部份移除。
如圖5F所示，對未被圖案化的屏蔽層59覆蓋的區(qū)域進行一第二離子注入步驟，以形成N型濃摻雜區(qū)543。此步驟使用N型濃摻雜離子，其深度為D2，且D2小于D1。之后，屏蔽層59便被移除。
第二離子注入步驟之后，便進行傳統(tǒng)的互補金氧半制程，如金屬硅化、金屬內聯(lián)機的制程。
圖6顯示了依據(jù)前述步驟所形成的靜電放電防護電路的剖面圖。此電路具有一接合面深度D1，稍大于漏極擴散區(qū)的接合面深度D2。除了靜電放電防護電路中的漏極543與源極544擴散區(qū)下方區(qū)域之外，N型淡靜電放電離子注入?yún)^(qū)551包住了位于漏極側543的原淡摻雜漏極區(qū)。靜電放電防護電路晶體管的漏極543耦合至一接合墊61，而其源極、柵極及基底則耦合至接地點。當一正向靜電放電脈沖施加于接合墊61上時，靜電放電防護晶體管的漏極會產(chǎn)生崩潰而鉗制了靜電放電電壓。由于沒有N型淡靜電放電離子注入?yún)^(qū)的區(qū)域具有一較低的崩潰電壓值，靜電放電電流會先流經(jīng)這些區(qū)域，使得一基底電流會產(chǎn)生而觸發(fā)在NMOS組件中的側向NPN雙載流子接合面晶體管。這些靜電放電電流最終會經(jīng)由此寄生側向NPN雙載流子晶體管進行放電。因此，靜電放電電流路徑會遠離NMOS組件的弱信道表面，而流經(jīng)一個大面積的區(qū)域。此組件避免一般N型靜電放電離子注入組件崩潰電壓增高的困擾，更可避免P型靜電放電離子注入組件因噪聲或信號突峰造成靜電放電防護組件被誤觸的誤動作。此外，提高了其靜電放電防護能力，尤其是對機械模式的靜電放電防護能力的提升。
另外，靜電放電離子注入?yún)^(qū)的摻雜濃度是小于漏極摻雜區(qū)的。內部電路較深的淡摻雜漏極結構亦是由N型淡靜電放電離子注入步驟形成的，如圖7所示。接觸點71可以形成于晶體管的柵極、漏極及源極上以做適當?shù)膬嚷?lián)機之用。靜電放電防護組件之信道長度幾乎于具有傳統(tǒng)淡摻雜漏極結構的內部組件相同。由于橫跨漏極、源極至P型基底的區(qū)域具有較低的摻雜濃度，內部電路的接合面寄生電容值也較低，而提高了內部電路的操作速度。
再者，使用圖5A～5F的制程亦可以制作出用于混壓輸出入接口電路而具有堆棧型NMOS結構的靜電放電防護電路。其差異在于柵極的數(shù)目以及額外增加了N型濃摻雜區(qū)81，如圖8所示。
綜合上述，本發(fā)明提供一種具有新靜電放電離子注入結構的靜電放電防護組件的制造方法，其中用以制作淡摻雜漏極結構及靜電放電離子注入?yún)^(qū)的光罩整合為一。此種方法兼容于現(xiàn)行一般的互補金氧半制程。如此形成的靜電放電防護組件具有低成本、高防護力及高操作速度的特性。
雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
權利要求
1.一種半導體裝置的制造方法，其特征在于，適用于一半導體裝置，該半導體裝置具有一第一及第二晶體管，分別設置于一靜電放電防護電路及一內部電路中，該方法包括以下步驟提供一基底；在該基底上形成該第一及第二晶體管的柵極；沉積一屏蔽層，并僅使用一個光罩對該屏蔽層進行圖案化，以將位于該些柵極、該第一晶體管部份漏極區(qū)、該第二晶體管源極及漏極區(qū)上方的屏蔽層移除；利用該圖案化后的屏蔽層，以一第一濃度進行一第一離子注入步驟；移除該圖案化后的屏蔽層，并形成該些柵極的側壁分離子；以及以一第二濃度進行一第二離子注入步驟，其中該第二濃度大于該第一濃度。
2.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第一離子注入步驟為淡N型離子靜電放電防護注入步驟。
3.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第二離子注入步驟為濃N型離子漏極擴散步驟。
4.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第一離子注入步驟為淡P型離子靜電放電防護注入步驟。
5.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第二離子注入步驟為濃P型離子漏極擴散步驟。
6.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第一離子注入步驟所使用的布局結構適用于單一金氧半場效晶體管。
7.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第一離子注入步驟所使用的布局結構適用于一具有堆棧結構的金氧半場效晶體管。
8.如權利要求1所述的半導體裝置的制造方法，其特征在于，該第一離子注入步驟中所使用的深度大于該第二離子注入步驟中所使用的深度。
9.如權利要求1所述的半導體裝置的制造方法，其特征在于，更包括以下步驟形成復數(shù)內部連接導線，以使該第一晶體管的漏極耦接至一接合墊，源極與門極耦接接收一接地電位。
10.如權利要求1所述的半導體裝置的制造方法，其特征在于，更包括以下步驟在該第二晶體管的柵極、漏極及源極上形成接觸插塞。
11.一種靜電放電防護裝置，其特征在于，耦接至一內部電路的接合墊，包括一基底；一柵極，形成于該基底上；一源極及漏極區(qū)，形成于該基底中且分別位于該柵極的兩側，該漏極區(qū)耦接至該接合墊，而該源極耦接接收一參考電位；以及一淡摻雜區(qū)，形成于該基底中且僅位于該柵極與該漏極區(qū)之間，其深度大于該漏極區(qū)的深度。
12.如權利要求11所述的靜電放電防護裝置，其特征在于，該源極及漏極區(qū)為N型濃摻雜區(qū)。
13.如權利要求11所述的靜電放電防護裝置，其特征在于，該源極及漏極區(qū)為P型濃摻雜區(qū)。
14.如權利要求11所述的靜電放電防護裝置，其特征在于，該淡摻雜區(qū)為一N型淡靜電放電防護摻雜區(qū)。
15.如權利要求11所述的靜電放電防護裝置，其特征在于，該淡摻雜區(qū)為一P型淡靜電放電防護摻雜區(qū)。
16.一種半導體裝置，其特征在于，包括一基底；一內部電路，形成于該基底上，包括一第一柵極，形成于該基底上；以及一第一源極及漏極區(qū)，形成于該基底中且分別位于該第一柵極的兩側；一靜電放電防護電路，形成于該基底上，包括一第二柵極，形成于該基底上；以及一第二源極及漏極區(qū)，形成于該基底中且分別位于該第二柵極的兩側；以及一第一及第二淡摻雜區(qū)，形成于該基底中，其中該第一淡摻雜區(qū)包圍該第一漏極區(qū)，而該第二淡摻雜區(qū)僅設置于該第二柵極及第二漏極區(qū)之間，且該第一及第二淡摻雜區(qū)的深度均大于該第一及第二漏極區(qū)的深度。
17.如權利要求16所述的半導體裝置，其特征在于，該些源極及漏極區(qū)為N型濃摻雜區(qū)。
18.如權利要求16所述的半導體裝置，其特征在于，該些源極及漏極區(qū)為P型濃摻雜區(qū)。
19.如權利要求16所述的半導體裝置，其特征在于，該些淡摻雜區(qū)為N型淡靜電放電防護摻雜區(qū)。
20.如權利要求16所述的半導體裝置，其特征在于，該些淡摻雜區(qū)為P型淡靜電放電防護摻雜區(qū)。
全文摘要
本發(fā)明提供一種半導體裝置的制造方法，半導體裝置具有一第一及第二晶體管，分別設置于一靜電放電防護電路及一內部電路中，包括以下步驟提供一基底；在基底上形成第一及第二晶體管的柵極；沉積一屏蔽層，并僅使用一個光罩對屏蔽層進行圖案化，以將位于柵極、第一晶體管部分漏極區(qū)、第二晶體管源極及漏極區(qū)上方的屏蔽層移除；利用圖案化后的屏蔽層，以一第一濃度進行一第一離子注入步驟；移除圖案化后的屏蔽層，并形成柵極的側壁分離子；以一第二濃度進行一第二離子注入步驟，其中第二濃度大于第一濃度。
文檔編號H01L21/8238GK1677646SQ20041003072
公開日2005年10月5日 申請日期2004年3月31日 優(yōu)先權日2004年3月31日
發(fā)明者柯明道, 徐新智, 羅文裕 申請人:矽統(tǒng)科技股份有限公司