專利名稱：調(diào)節(jié)半導(dǎo)體器件中載流子遷移率的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路中的晶體管的制造，尤其涉及在極小尺度下性能得到提高的場效應(yīng)晶體管互補(bǔ)對(duì)的制造。
背景技術(shù)：
集成電路設(shè)計(jì)和制造的性能和經(jīng)濟(jì)因素已經(jīng)導(dǎo)致集成電路的元件(如，晶體管、電容等)的尺度在尺寸上急劇減小，而在芯片上的緊湊度急劇增大。也就是說，通過減少為了實(shí)現(xiàn)片上系統(tǒng)的目標(biāo)所需的芯片間和板間互連的數(shù)量，而增加的元件的集成度和緊湊度，減小了信號(hào)傳輸路徑長度、信號(hào)傳輸時(shí)間、對(duì)噪音的敏感度和可能的時(shí)鐘頻率的增加，而增加集成度所需的元件尺寸的減小，增加了在芯片上提供的性能與每芯片生產(chǎn)成本(如，晶片/芯片面積和工藝材料)和潛在地含有芯片的器件的成本的比值。
然而，當(dāng)集成電路元件的尺度縮小時(shí)，不可避免地?fù)p害了使晶體管和其它元件運(yùn)轉(zhuǎn)的恒定材料特性和物理效應(yīng)。因此，對(duì)晶體管的設(shè)計(jì)已進(jìn)行了很多改進(jìn)，以把這些元件的性能保持到合適的水平。例如，已使用輕摻雜漏區(qū)(LDD)結(jié)構(gòu)(現(xiàn)在一般稱為延伸摻雜，因?yàn)橐言陔娏髯钚≈堤卣鞒叽鐥l件中要求重?fù)诫s水平)、鹵素?fù)诫s以及漸變雜質(zhì)分布，以抵消短溝道效應(yīng)和穿通效應(yīng)等，尤其對(duì)于場效應(yīng)晶體管(FET)，場效應(yīng)晶體管已成為供除最高頻率器件的所有器件選擇的有源器件。器件尺度的減小也要求在降低的電壓下工作，以保持充分的性能且不損壞器件，雖然可以降低運(yùn)行限度(operating margin)。
在場效應(yīng)晶體管中保持充分性能的重要因素是載流子遷移率，其影響在通過非常薄的介質(zhì)與溝道隔離的柵極上施加的電壓的控制下，在摻雜半導(dǎo)體溝道中(以電子或空穴)流動(dòng)的電流或電荷量。FET中載流子遷移率的降低不僅減小給定晶體管的開關(guān)速度/轉(zhuǎn)換率，也減少了“開態(tài)”電阻到“關(guān)態(tài)”電阻之間的差別。后一個(gè)效應(yīng)增加了對(duì)噪音的敏感度，減少了下行(downstream)晶體管柵極(電容性負(fù)載)的數(shù)量，和/或降低了驅(qū)動(dòng)下行晶體管柵極(電容性負(fù)載)的速度。即使在金屬-氧化物-半導(dǎo)體(MOS)場效應(yīng)晶體管和互補(bǔ)MOS(CMOS)器件(目前在集成電路中廣泛使用)的早期開發(fā)中，載流子的遷移率尤其是設(shè)計(jì)重點(diǎn)，由于nMOS器件中的主要載流子電子和pMOS器件中的主要載流子空穴之間的載流子的遷移率的差別，經(jīng)常要求將pMOS器件制成比互補(bǔ)nMOS器件大好幾倍，pMOS器件與互補(bǔ)nMOS器件配對(duì)以獲得CMOS對(duì)的合理對(duì)稱操作。在更近來的嚴(yán)格設(shè)計(jì)中已經(jīng)表現(xiàn)出，由于抑制短溝道效應(yīng)和超薄氧化物效應(yīng)需要的重?fù)诫s，在體積縮小很多的MOS器件中，載流子遷移率下降了。
也已在理論上表現(xiàn)出，并得到試驗(yàn)證實(shí)，F(xiàn)ET的溝道區(qū)中的機(jī)械應(yīng)力可以顯著提高或降低載流子的遷移率；依賴于應(yīng)力的符號(hào)(如，張力或壓力)和載流子類型(如，電子或空穴)。在形成晶體管溝道的摻雜半導(dǎo)體晶格中，張應(yīng)力提高電子遷移率，降低空穴遷移率，而壓應(yīng)力提高空穴遷移率，降低電子遷移率。該現(xiàn)象得到了公認(rèn)，而與導(dǎo)致其發(fā)生的物理效應(yīng)相關(guān)的理論對(duì)于其開發(fā)并不重要。在這點(diǎn)上，已經(jīng)提出了大量的結(jié)構(gòu)和材料用于在半導(dǎo)體材料中包括張力或壓力，如在集成電路設(shè)計(jì)中通常包括的淺溝槽隔離(STI)結(jié)構(gòu)、柵極隔板、蝕刻阻擋層和硅化物。使Si溝道應(yīng)變的現(xiàn)有技術(shù)方法包括使用SiGe從溝道底部施加應(yīng)力，而使用STI材料和SiN蝕刻阻擋層的方法從側(cè)面施加縱向應(yīng)力。
然而，如本領(lǐng)域技術(shù)人員所公知，關(guān)于SiGe緩沖層或利用應(yīng)變Si蓋層的注入-退火-緩沖方法，存在一些問題，包括嚴(yán)重影響效率的位錯(cuò)，以及包括砷擴(kuò)散加大、成本和過度復(fù)雜性的重大問題。STI方法成本較低，但是不對(duì)柵極自對(duì)準(zhǔn)，并具有外部電阻(RX)尺寸靈敏性。使用氮化物蝕刻阻擋層產(chǎn)生應(yīng)力(而值得使用只是因?yàn)樗鄬?duì)便宜)的方法確實(shí)有利，但是效果相對(duì)微小。
另外，在現(xiàn)有技術(shù)中，一般只能將該結(jié)構(gòu)制成為一種類型；以產(chǎn)生張應(yīng)力或壓應(yīng)力而不是同時(shí)產(chǎn)生二者。因此，在同時(shí)使用pFET和nFET晶體管的集成電路設(shè)計(jì)和CMOS技術(shù)(其中主要通過互補(bǔ)pMOS和nMOS晶體管對(duì)執(zhí)行邏輯)中，特別地，一類晶體管中載流子遷移率的提高需要伴隨有另一或互補(bǔ)類型的晶體管中載流子遷移率的降低；雖然在理論上有利于提高CMOS對(duì)的對(duì)稱操作，既便得到一些，也是很少的凈性能提高。而且，由這種結(jié)構(gòu)產(chǎn)生的和/或在可能超出晶體管尺寸的很多區(qū)域上的單一類型應(yīng)力，將導(dǎo)致晶片或襯底的翹曲或卷曲，所述翹曲或卷曲會(huì)損害后來的光刻工藝，如接觸和連接的形成，或在嚴(yán)重的情況下，芯片或晶片破裂；當(dāng)投入使用后，降低制造效率(在少數(shù)情況)或可靠性。另外，由這種結(jié)構(gòu)產(chǎn)生的應(yīng)力水平一般難于控制，尤其因?yàn)樵摻Y(jié)構(gòu)尺寸經(jīng)常被如隔離和擊穿電壓的其它設(shè)計(jì)考慮所限定。而且，這種結(jié)構(gòu)可在芯片或晶片表面上呈現(xiàn)出不利的形貌，其將損害后續(xù)的制造工藝。

發(fā)明內(nèi)容
因此本發(fā)明的一個(gè)目的是提供一種在同一芯片或晶片上的不同電子元件結(jié)構(gòu)中可以提供張應(yīng)力和壓應(yīng)力的方法和結(jié)構(gòu)。
本發(fā)明的另一目的是提供一種具有高制造效率，可容易和重復(fù)實(shí)現(xiàn)的方法和結(jié)構(gòu)，其對(duì)芯片或晶片或早期或后期進(jìn)行的制造工藝不產(chǎn)生負(fù)面影響，其中可容易地控制張應(yīng)力和壓應(yīng)力水平。
本發(fā)明的再一目的是提供一種方法和結(jié)構(gòu)，其相對(duì)可以避免由在凈形變接近零的襯底上交替施加多次相反的應(yīng)力引起的翹曲。
為實(shí)現(xiàn)本發(fā)明這些和其它目的，提供了一種調(diào)節(jié)半導(dǎo)體器件中的載流子的遷移率的方法，包括以下步驟淀積金屬或金屬的組合物，以接觸第一或第二晶體管柵極結(jié)構(gòu)，以及使金屬與晶體管柵極結(jié)構(gòu)形成合金，以形成晶體管柵極內(nèi)的第一應(yīng)力硅化物。在選定晶體管的溝道內(nèi)產(chǎn)生第一應(yīng)力，而沒有在另一個(gè)晶體管的溝道中產(chǎn)生應(yīng)力。同樣，可在另一個(gè)晶體管中形成第二應(yīng)力硅化物，以在其溝道中提供應(yīng)力，但是所述應(yīng)力不影響第一晶體管內(nèi)溝道上的應(yīng)力。
根據(jù)本發(fā)明另一個(gè)目的，提供了一種調(diào)節(jié)半導(dǎo)體器件中的載流子遷移率的裝置，包括襯底，在所述襯底上形成的均具有柵極介質(zhì)、柵極、以及源、漏和柵極區(qū)的第一和第二晶體管，至少在第一晶體管的一個(gè)溝道中提供張應(yīng)力的第一應(yīng)力硅化物，以及至少在第二晶體管的一個(gè)溝道中提供壓應(yīng)力的第二應(yīng)力硅化物。


通過參考附圖對(duì)本發(fā)明優(yōu)選實(shí)施例的下述詳細(xì)說明，將更好的理解前述和其它目的、方面和優(yōu)點(diǎn)，其中圖1a、1b和1c提供了制造CMOS晶體管的第一步驟的進(jìn)行過程的截面圖，包括初始Si襯底(圖1a)、形成器件隔離(圖1b)，以及柵極氧化(圖1c)；圖2為制造CMOS晶體管的第二步驟的截面圖，包括柵極材料的淀積；圖3為制造CMOS晶體管的第三步驟的截面圖，包括施加硬掩膜、光刻膠，以及構(gòu)圖所述光刻膠；圖4為制造CMOS晶體管的第四步驟的截面圖，包括除去所述光刻膠，并蝕刻?hào)艠O疊層材料；圖5為制造CMOS晶體管的第五步驟的截面圖，包括延伸區(qū)的注入，隔板的制造，接著進(jìn)行源漏區(qū)注入，隨后進(jìn)行結(jié)退火并硅化；圖6為制造CMOS晶體管的第六步驟的截面圖，包括SiN襯層的淀積；圖7為制造CMOS晶體管的第七步驟的截面圖，包括氧化膜的淀積，接著進(jìn)行柵極疊層頂部的CMP；圖8為制造CMOS晶體管的第八步驟的截面圖，包括使用光刻和蝕刻工藝構(gòu)圖氧化或氮化膜，以在pEFT的硅化過程中阻擋nFET區(qū)；圖9為制造CMOS晶體管的第九步驟的截面圖，包括在晶片頂部淀積金屬，以形成張力硅化物；圖10為制造CMOS晶體管的第十步驟的截面圖，包括使用標(biāo)準(zhǔn)RTA工藝使第一硅化物與施加的金屬反應(yīng)，以及除去過剩的沒有反應(yīng)的金屬；圖11為制造CMOS晶體管的第十一步驟的截面圖，包括使用干或濕蝕刻工藝除去nFET阻擋層，以及施加pFET阻擋層和施加與nFET柵極接觸的金屬；圖12為制造CMOS晶體管的第十二步驟的截面圖，包括使用常規(guī)RTA工藝形成第二硅化物，接著除去未反應(yīng)的金屬和pFET阻擋層，示出了最終的優(yōu)選實(shí)施例；圖13為在襯底和使用硅化鈷(CoSi2)柵極結(jié)構(gòu)的柵極區(qū)中產(chǎn)生的壓應(yīng)力和張應(yīng)力的截面圖；圖14為在襯底和使用硅化鈀柵極結(jié)構(gòu)的柵極區(qū)中產(chǎn)生的壓應(yīng)力和張應(yīng)力的截面圖；圖15為三柵極器件的截面圖，其允許溝道在溝道的柵極控制得到提高的FET中具有更大的應(yīng)力和載流子遷移率。
具體實(shí)施例方式
在下述對(duì)圖1-12的討論中，應(yīng)該認(rèn)識(shí)到，希望下述實(shí)施例在大部分應(yīng)用和集成電路設(shè)計(jì)中是最有利的，從而對(duì)所提供的本發(fā)明有最全面的認(rèn)識(shí)和了解。也就是說，下述實(shí)施例及其變化將說明對(duì)在單個(gè)芯片上的各個(gè)相鄰晶體管施加的各種張應(yīng)力和壓應(yīng)力，并將提供對(duì)載流子遷移率的提高或其它調(diào)節(jié)。然而，也可應(yīng)用結(jié)合該實(shí)施例說明的本發(fā)明的原理，給任何設(shè)計(jì)中和為任何目的的相鄰晶體管，提供任何希望大小、任意符號(hào)的應(yīng)力。
現(xiàn)在參考附圖，尤其參考圖1a、1b和1c，示出了制造本發(fā)明優(yōu)選實(shí)施例的首先的幾步，包括制備襯底22(如，Si、應(yīng)變Si、SiGe、Ge、SOI、或任何其它半導(dǎo)體襯底)，形成隔離器件23，如在所述襯底22上用于限定襯底22的n阱區(qū)和p阱區(qū)的淺溝槽隔離(STI)，接著在襯底上形成氧化層21，其在后來構(gòu)成柵極介質(zhì)。在氧化后，在整個(gè)晶片上淀積適于形成柵極的半導(dǎo)體材料20(如，硅或鍺)，如圖2所示。如圖3所示，使用硬掩膜材料24覆蓋該材料20，然后用光刻膠層25覆蓋硬掩膜材料24。將光刻膠層25構(gòu)圖為位于希望的pFET和nFET柵極區(qū)正上方的至少兩部分251、252。然后使用光刻膠部分251/252將硬掩膜的曝光區(qū)域除去，變?yōu)榕c光刻膠部分251/252具有相同平面尺寸的至少兩部分241/242。
現(xiàn)在參考圖4，在構(gòu)圖硬掩膜24后除去光刻膠25，將材料20和柵極氧化物蝕刻為至少兩個(gè)獨(dú)立的柵極疊層，所述柵極疊層限定了襯底22上的nFET和pFET，nFET和pFET分別包括剩余柵極氧化物212/211的薄層、柵極202/201、以及硬掩膜242/241。
在形成柵極后，注入延伸區(qū)26，形成隔板27，隨后形成源/漏區(qū)注入34，接著進(jìn)行結(jié)退火并形成硅化物或其它半導(dǎo)體材料的合金(有時(shí)統(tǒng)稱為“硅化物”，即使不包括硅)35，以及把雜質(zhì)擴(kuò)散到特定區(qū)域，如圖5所示。
如圖6所示，對(duì)整個(gè)晶片施加SiN襯層。然后淀積氧化膜29，隨后對(duì)柵極疊層頂部進(jìn)行CMP，從而使柵極頂部的整個(gè)晶片的表面平面化，并除去硬掩膜242/241，如圖7所示。
現(xiàn)在參考圖8，示出了中間結(jié)構(gòu)，其中，使用光刻和蝕刻工藝構(gòu)圖氧化或氮化膜30，以阻擋nFET區(qū)來制備pFET的硅化。
下一步，如圖9所示，在整個(gè)晶片上淀積用來形成張力合金或硅化物(如，CoSi2)的金屬31。當(dāng)柵極材料20與金屬31反應(yīng)時(shí)，在柵極區(qū)201內(nèi)形成張力硅化物。張力硅化物希望位于pFET的柵極中，從而張力硅化物在溝道341內(nèi)產(chǎn)生壓應(yīng)力和提高空穴遷移率的環(huán)境，從而提高了性能。
使用如標(biāo)準(zhǔn)RTA工藝使該第一合金或硅化物201(下文中有時(shí)優(yōu)選地簡稱“硅化物”，雖然本發(fā)明可利用其它半導(dǎo)體材料實(shí)施)反應(yīng)，隨后，如圖10所示，除去過剩的沒有反應(yīng)的金屬。然后，從nFET上除去阻擋層30，并在pFET區(qū)上設(shè)置新的阻擋層32，以允許另一金屬33在施加時(shí)只與nFET柵極202接觸，如圖11所示。
如第一硅化物，使用如常規(guī)RTA工藝形成第二硅化物。與nFET柵極接觸，形成第二合金或硅化物(表現(xiàn)壓力特性)。nFET柵極最好表現(xiàn)壓力特性，以對(duì)nFET溝道342施加張應(yīng)力。公知nFET溝道342中的張應(yīng)力可以增加電子遷移率和提高nFET性能。
除去未反應(yīng)的金屬和pFET上的阻擋層32，以形成如圖12所示的本發(fā)明優(yōu)選實(shí)施例的最終結(jié)構(gòu)，可以通過連接、鈍化層等公知方法完成所述最終結(jié)構(gòu)。
如圖所示，重要的是觀察張力硅化物201和壓力硅化物202都沒有到達(dá)它們各自的溝道341，342。柵極區(qū)內(nèi)未反應(yīng)的Si(優(yōu)選約100的厚度)適當(dāng)?shù)乇苊饬斯瘮?shù)和閾值的改變以及對(duì)柵極氧化物完整性的可能影響。通過精確測量多層厚度和精確淀積金屬厚度調(diào)節(jié)該過程，以使未反應(yīng)的硅化物不與溝道中的Si接觸。也使用精確溫度控制產(chǎn)生希望的反應(yīng)并定位硅化物。
公知CoSi2膜非?？箯垼鳱iSi較小抗張，以及PdSi非常抗壓。公知其它合金(如，Ge或SiGe的合金)也具有類似效應(yīng)。通過選擇形成硅化物的金屬，通過形成在pFET溝道中產(chǎn)生壓應(yīng)力并防止在nFET溝道中產(chǎn)生壓應(yīng)力的，以及反之亦然的結(jié)構(gòu)和方法，本發(fā)明使用這些合金或硅化物的特性明確地達(dá)到了電子和空穴遷移率的希望值。可使用這些硅化物和厚度的任何組合來優(yōu)化應(yīng)力，并因此優(yōu)化各個(gè)晶體管溝道中載流子的遷移率和柵極的功函數(shù)，以達(dá)到希望的開關(guān)閾值。例如，形成具有如下組合的柵極是有利的在柵極疊層底部(接近溝道)使用NiSi或CoSi2，并在柵極頂部使用PdSi?？赏ㄟ^如下實(shí)現(xiàn)上述凹入多晶Si柵極201或202，形成NiSi或CoSi2，然后淀積更多多晶Si，進(jìn)行CMP，然后與Pd反應(yīng)形成PdSi。這里的主要優(yōu)點(diǎn)為，如果柵極被完全硅化，或接近完全硅化，可以使用最接近溝道區(qū)的硅化物設(shè)計(jì)柵極的功函數(shù)，而使用在柵極頂部的硅化物設(shè)計(jì)溝道應(yīng)力。通過使用非常薄的第一硅化層和厚得多的第二硅化層產(chǎn)生溝道應(yīng)力，可能實(shí)現(xiàn)上述操作。這樣，在允許柵極功函數(shù)的設(shè)計(jì)完全自由的同時(shí)，在從硅化物得到的張力和壓力對(duì)空穴和電子載流子遷移率影響的范圍內(nèi)，可將空穴和電子載流子的遷移率提高或調(diào)節(jié)到任意希望值。
圖13示出了CoSi柵極疊層(位于pFET柵極中)中的應(yīng)力等高線，使用虛線表示壓應(yīng)力的分布，使用實(shí)線表示張應(yīng)力的分布。顯示了位于CoSi2柵極201正下方的溝道區(qū)341的截面圖上的應(yīng)力。非?？箯埖腃oSi2柵極顯著擴(kuò)展，提供所有示出應(yīng)力圖形的來源，并在襯底22a的溝道區(qū)內(nèi)導(dǎo)致高度壓力環(huán)境。壓應(yīng)力在襯底區(qū)22a中最大，當(dāng)應(yīng)力散開到襯底區(qū)22e時(shí)，壓應(yīng)力減小。應(yīng)力符號(hào)在柵極邊緣處突變。
圖14示出了PdSi柵極疊層(位于nFET柵極中)中的應(yīng)力等高線，使用虛線表示壓應(yīng)力的分布，使用實(shí)線表示張應(yīng)力的分布。顯示了位于PdSi柵極202正下方的溝道區(qū)342的截面圖上繪制的應(yīng)力。非?？箟旱腜dSi柵極顯著縮短，提供所有示出應(yīng)力圖形的來源，并在襯底22a的溝道區(qū)內(nèi)導(dǎo)致高度張力環(huán)境。張應(yīng)力在柵極邊緣的襯底區(qū)22a中最大，當(dāng)應(yīng)力散開到襯底區(qū)22e時(shí)，張應(yīng)力減小。
圖15示出了窄寬度溝道FET，有時(shí)稱為FinFET，或代表CMOS對(duì)的nFET或者pFET的三柵極器件。最近，對(duì)于小尺寸需求下的高性能FET，有源Si區(qū)38的這種幾何形狀已經(jīng)引起了關(guān)注，并尤其適合根據(jù)本發(fā)明的改進(jìn)。在實(shí)施例中，使用了具有用柵極20包圍有源區(qū)38的結(jié)構(gòu)的器件。柵極20與金屬反應(yīng)以形成覆蓋有源Si區(qū)38的至少三面的應(yīng)力硅化物(如，PdSi、CoSi2、或NiSi)。此外，通過淀積硅可調(diào)節(jié)硅化物的位置，可能進(jìn)行幾步，(每步)之后，通過在適合的溫度下退火形成適合厚度的金屬和硅化物。該結(jié)構(gòu)導(dǎo)致應(yīng)力沿Si37a和37b的垂直部分以及Si36的水平部分?jǐn)U展。在該結(jié)構(gòu)中，由柵極的每個(gè)側(cè)面在溝道中引起的應(yīng)變被累積而顯著增加，并且來自柵極的每個(gè)垂直部分和水平部分的應(yīng)力，可以提高溝道的所有三個(gè)部分37a、37b和36的載流子遷移率。
如前所述，可以發(fā)現(xiàn)，本發(fā)明提供了用于控制和提高在同一芯片上的nFET和pFET中的載流子遷移率的方法和結(jié)構(gòu)，沒有損害制造效率或?qū)υ缙谛纬傻慕Y(jié)構(gòu)或后期執(zhí)行的工藝產(chǎn)生不利的影響，并且在不損害制造效率的情況下，只需一些附加而公知的工藝就可容易地控制載流子的遷移率。由于在相對(duì)較小的各區(qū)域(相比于芯片厚度)施加雖然可能較大的壓力和張力，芯片或晶片不會(huì)趨于翹曲或卷曲，首先，因?yàn)閺垜?yīng)力和壓應(yīng)力區(qū)域分散，其次，因?yàn)橹辉谂c溝道一起延伸的相對(duì)小的柵極區(qū)施加應(yīng)力。而且，由于硅化物的添加沒有增加晶體管的面積，而只是改變其中的材料以大幅度提高性能、形貌的準(zhǔn)確性、空間尺度和集成度。應(yīng)該認(rèn)識(shí)到，盡管對(duì)載流子遷移率的“改進(jìn)”一般指其中的增加，但是通過相同的工藝，只是交換關(guān)于晶體管類型的硅化物材料，以顛倒施加到各晶體管導(dǎo)電/摻雜類型上的張力和壓力類型，就可以減小載流子遷移率。另外，可使用備用材料進(jìn)一步調(diào)節(jié)溝道應(yīng)力的大小。形成硅化物的次序也可在晶體管之間變化，因?yàn)檫@些工藝通過掩蔽來阻擋。
盡管根據(jù)單個(gè)優(yōu)選實(shí)施例描述了本發(fā)明，本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，本發(fā)明可在所附權(quán)利要求書的精神和范圍內(nèi)進(jìn)行改變。
權(quán)利要求
1.一種調(diào)節(jié)半導(dǎo)體器件中載流子遷移率的方法，包括以下步驟淀積金屬或金屬組合物，以接觸第一或第二晶體管柵極結(jié)構(gòu)中的一個(gè)，以及使所述金屬和所述晶體管柵極結(jié)構(gòu)成為合金，以在所述晶體管柵極內(nèi)形成第一應(yīng)力合金，從而在所述第一或第二晶體管的至少一個(gè)相應(yīng)的溝道中產(chǎn)生第一應(yīng)力，而沒有在所述第一或第二晶體管的另一個(gè)晶體管的至少一個(gè)溝道中產(chǎn)生應(yīng)力。
2.根據(jù)權(quán)利要求1的方法，其中所述合金為硅化物。
3.根據(jù)權(quán)利要求1的方法，其中第一晶體管和第二晶體管具有相反的導(dǎo)電類型。
4.根據(jù)權(quán)利要求3的方法，還包括以下步驟在所述第一晶體管柵極而不是所述第二晶體管柵極上淀積金屬，以與第一電極形成合金，從而形成所述第一應(yīng)力合金，導(dǎo)致在所述第一晶體管的至少一個(gè)溝道中施加的第一應(yīng)力，以及在所述第二晶體管柵極而不是所述第一晶體管柵極上淀積金屬，以與第二電極形成合金，從而形成第二應(yīng)力合金，導(dǎo)致至少在所述第二晶體管的溝道中施加的第二應(yīng)力。
5.根據(jù)權(quán)利要求4的方法，其中所述第一應(yīng)力合金和第二應(yīng)力合金施加相反的應(yīng)力。
6.根據(jù)權(quán)利要求5的方法，其中由所述第一應(yīng)力合金導(dǎo)致的所述第一應(yīng)力至少在所述第一晶體管的溝道區(qū)表現(xiàn)應(yīng)力，其與由所述第一應(yīng)力合金提供的應(yīng)力相反，以及由所述第二應(yīng)力合金導(dǎo)致的所述第二應(yīng)力至少在所述第二晶體管的溝道區(qū)表現(xiàn)應(yīng)力，其與由所述第二應(yīng)力合金提供的應(yīng)力相反。
7.根據(jù)權(quán)利要求6的方法，其中通過對(duì)所述第一晶體管的至少一個(gè)溝道施加張應(yīng)力，而對(duì)所述第二晶體管的至少一個(gè)溝道施加壓應(yīng)力，來調(diào)節(jié)載流子的遷移率。
8.根據(jù)權(quán)利要求1的方法，其中所述淀積步驟包括將第一金屬淀積到所述第一晶體管的一部分所述柵極材料上，以在鄰接所述第一晶體管的溝道的柵極的下部區(qū)域形成第三合金；以及在所述第一晶體管柵極上淀積第二金屬，以在柵極的上部區(qū)域形成所述第一晶體管柵極內(nèi)第一應(yīng)力合金。
9.根據(jù)權(quán)利要求8的方法，其中所述淀積步驟還包括將第三金屬淀積到所述第二晶體管的一部分所述柵極材料上，以在鄰接所述第二晶體管的溝道的柵極的下部區(qū)域形成第四合金；以及在所述第二晶體管柵極上淀積第四金屬，以在柵極的上部區(qū)域形成所述第二晶體管柵極內(nèi)的第二應(yīng)力合金，由此所述第二應(yīng)力合金在所述第二晶體管的溝道區(qū)產(chǎn)生第二應(yīng)力。
10.根據(jù)權(quán)利要求9的方法，其中第一應(yīng)力合金和第二應(yīng)力合金具有相反的應(yīng)力。
11.根據(jù)權(quán)利要求10的方法，其中第一晶體管和第二晶體管具有相反的導(dǎo)電類型。
12.根據(jù)權(quán)利要求11的方法，其中所述第一晶體管是nFET，其中所述第一應(yīng)力合金受到壓應(yīng)力，產(chǎn)生所述第一應(yīng)力，其中第一應(yīng)力為張力，以及所述第二晶體管是pFET，其中所述第二應(yīng)力合金受到張應(yīng)力，產(chǎn)生所述第二應(yīng)力，其中第二應(yīng)力為壓力。
13.一種調(diào)節(jié)半導(dǎo)體器件中載流子遷移率的裝置，包括襯底，第一晶體管，包括柵極介質(zhì)、柵極、以及源、漏和柵極區(qū)，形成于所述襯底上，第二晶體管，包括柵極介質(zhì)、柵極、以及源、漏和柵極區(qū)，形成于所述襯底上，以及第一應(yīng)力合金，至少在第一晶體管的一個(gè)溝道提供張應(yīng)力。
14.根據(jù)權(quán)利要求13的裝置，其中所述合金是硅化物。
15.根據(jù)權(quán)利要求13的裝置，還包括第二應(yīng)力合金，至少在第二晶體管的一個(gè)溝道提供壓應(yīng)力。
16.根據(jù)權(quán)利要求15的裝置，其中可由SiNi、CoSi2、PdSi或其它表現(xiàn)張力或壓力特性的材料構(gòu)成所述第一和第二應(yīng)力合金。
17.根據(jù)權(quán)利要求16的裝置，還包括位于所述第一晶體管的柵極區(qū)的下部區(qū)域的第三合金，以及位于所述第二晶體管的柵極區(qū)的下部區(qū)域的第四合金。
18.根據(jù)權(quán)利要求17的裝置，其中柵極包圍每個(gè)所述第一和第二晶體管的所述溝道的至少兩側(cè)。
19.根據(jù)權(quán)利要求13的裝置，其中可由SiNi、CoSi2、PdSi或其它表現(xiàn)張力或壓力特性的材料構(gòu)成第一應(yīng)力合金。
20.根據(jù)權(quán)利要求19的裝置，其中柵極包圍每個(gè)所述第一和第二晶體管的所述溝道的至少兩側(cè)。
全文摘要
本發(fā)明提供了一種調(diào)節(jié)半導(dǎo)體器件中載流子遷移率的方法和裝置。在制造互補(bǔ)型金屬－氧化物－半導(dǎo)體(CMOS)場效應(yīng)晶體管(包括nFET和pFET)時(shí)，通過使柵極材料和金屬反應(yīng)在晶體管柵極內(nèi)產(chǎn)生應(yīng)力合金(最好是CoSi
文檔編號(hào)H01L27/092GK1612326SQ20041006925
公開日2005年5月4日 申請(qǐng)日期2004年7月15日 優(yōu)先權(quán)日2003年10月30日
發(fā)明者M·P·別良斯基, D·恰丹巴拉奧, O·H·多庫馬奇, B·B·多里斯, O·格盧斯陳克夫 申請(qǐng)人:國際商業(yè)機(jī)器公司