專利名稱：多晶片的封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體封裝結(jié)構(gòu)，特別是一種內(nèi)含有一個次封裝結(jié)構(gòu)的封裝結(jié)構(gòu)。
背景技術(shù)：
對于電子產(chǎn)品的高密度、高性能及成本控制的需求加速了系統(tǒng)單晶片(System On a Chip，SOC)及系統(tǒng)單封裝(System In a Package，SIP)的發(fā)展，目前應(yīng)用最廣泛的封裝技術(shù)為多晶片模塊封裝結(jié)構(gòu)(Multi-Chip Module，MCM)，其為集成不同功能的晶片，例如微處理器(microprocessors)、內(nèi)存(memory)、邏輯元件(logic)、光學(xué)集成電路(optic ICs)及電容器(capacitors)，以取代先前將個別封裝結(jié)構(gòu)置于一電路板上。
參考圖1及圖2，分別顯示常用多晶片模塊封裝結(jié)構(gòu)的立體及剖面示意圖。常用多晶片模塊封裝結(jié)構(gòu)10包括一第一基板11、一第一封裝結(jié)構(gòu)12、一第二封裝結(jié)構(gòu)13及復(fù)數(shù)個第一焊球14。
該第一基板11具有一上表面111及一下表面112。
該第一封裝結(jié)構(gòu)12包括一第一晶片121、復(fù)數(shù)條第一導(dǎo)線122及一第一封膠123。該第一晶片121附著于該第一基板11的上表面111，且利用該等第一導(dǎo)線122與該第一基板11電氣連接。該第一封膠123包覆該第一晶片121、該等第一導(dǎo)線122及部分的該第一基板11上表面111。
該第二封裝結(jié)構(gòu)13包括一第二基板131、一第二晶片132、復(fù)數(shù)條第二導(dǎo)線133、一第二封膠134及復(fù)數(shù)個第二焊球135。該第二基板131具有一上表面1311及一下表面1312。該第二晶片132附著于該第二基板131的上表面1311，且利用該等第二導(dǎo)線133與該第二基板131電氣連接。該第二封膠134包覆該第二晶片132、該等第二導(dǎo)線133及該第二基板131上表面1311。該等第二焊球135形成于該第二基板131的下表面1312。該第二封裝結(jié)構(gòu)13是于其本身封裝完成后，利用該等第二焊球135以表面安裝(surface mounting)的方式結(jié)合于該第一基板11的上表面111。
第一焊球14形成于該第一基板11的下表面112。
在該常用多晶片模塊封裝結(jié)構(gòu)10中，該第一晶片121為一微處理晶片，該第二晶片132為一內(nèi)存晶片，由于不同的該內(nèi)存晶片的尺寸大小均不同，且輸入/輸出引腳的數(shù)目也不同，因此不同的內(nèi)存晶片與不同的微處理晶片作信號整合時，需要重新設(shè)計其信號傳遞路徑，造成成本增加及研發(fā)時間延長。另外，在該常用多晶片模塊封裝結(jié)構(gòu)10中，該第一封裝結(jié)構(gòu)12及該第二封裝結(jié)構(gòu)13是平行排列，所占的面積較大。
因此，有必要提供一創(chuàng)新且富進(jìn)步性的多晶片的封裝結(jié)構(gòu)，以解決上述問題。
發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種內(nèi)含有一個次封裝結(jié)構(gòu)的封裝結(jié)構(gòu)，其以堆疊方式產(chǎn)生，以減少復(fù)數(shù)個封裝結(jié)構(gòu)平行排列時所占面積較大的問題。
本發(fā)明的另一目的是提供一種內(nèi)含有一個次封裝結(jié)構(gòu)的封裝結(jié)構(gòu)，該次封裝結(jié)構(gòu)為已測試完成的封裝體，其可以當(dāng)作已知合格晶粒(Known-GoodDie，KGB)而集成至封裝結(jié)構(gòu)中，因為封裝結(jié)構(gòu)測試(package test)比起已知合格晶粒具有測試容易與成本較低的優(yōu)點，所以可降低制造成本。
本發(fā)明的另一目的是提供一種內(nèi)含有一個次封裝結(jié)構(gòu)的封裝結(jié)構(gòu)，該封裝結(jié)構(gòu)中具有至少兩個晶片，不需再重新設(shè)計該等晶片間信號傳遞路徑。
本發(fā)明的又一目的是提供一種多晶片的封裝結(jié)構(gòu)，其包括一第一基板、一第一晶片、一次封裝結(jié)構(gòu)及一第一封膠。
該第一基板具有一上表面及一下表面。該第一晶片附著于該第一基板的上表面，且與該第一基板電氣連接。
該次封裝結(jié)構(gòu)具有一上表面及一下表面，該次封裝結(jié)構(gòu)的下表面是附著于該第一晶片上，該次封裝結(jié)構(gòu)包括一第二基板、一第二晶片及一第二封膠。該第二基板具有一上表面及一下表面，且與該第一晶片電氣連接。該第二晶片附著于該第二基板的上表面，且與該第二基板電氣連接。該第二封膠包覆該第二晶片及部分的該第二基板上表面。
該第一封膠包覆該第一晶片、該次封裝結(jié)構(gòu)及該第一基板上表面。
圖1顯示常用多晶片模塊封裝結(jié)構(gòu)的立體示意圖；圖2顯示常用多晶片模塊封裝結(jié)構(gòu)的剖面示意圖；圖3顯示本發(fā)明第一實施例的剖面示意圖；圖4顯示本發(fā)明第二實施例的剖面示意圖；圖5顯示本發(fā)明第三實施例的剖面示意圖；圖6顯示本發(fā)明第四實施例的剖面示意圖；圖7顯示本發(fā)明第五實施例的剖面示意圖；圖8顯示本發(fā)明第六實施例的剖面示意圖；圖9顯示本發(fā)明中第二種次封裝結(jié)構(gòu)的剖面示意圖；圖10顯示本發(fā)明中第三種次封裝結(jié)構(gòu)的剖面示意圖；圖11顯示本發(fā)明第七實施例的剖面示意圖；圖12顯示本發(fā)明中第五種次封裝結(jié)構(gòu)的剖面示意圖；圖13顯示本發(fā)明中第六種次封裝結(jié)構(gòu)的剖面示意圖；圖14顯示本發(fā)明中第七種次封裝結(jié)構(gòu)的剖面示意圖；圖15顯示本發(fā)明第八實施例的剖面示意圖；圖16顯示本發(fā)明第九實施例的剖面示意圖；及圖17顯示本發(fā)明第十實施例的剖面示意圖。
具體實施例方式
本發(fā)明是關(guān)于一種多晶片的封裝結(jié)構(gòu)，其包括至少一個半導(dǎo)體器件(semiconductor device)及至少一個次封裝結(jié)構(gòu)(sub-package)，其特征在于該半導(dǎo)體器件及該次封裝結(jié)構(gòu)是沿一縱向方向排列設(shè)置，該半導(dǎo)體器件可以是一個晶片或是另一個次封裝結(jié)構(gòu)。
參考圖3，顯示本發(fā)明第一實施例的剖面示意圖。本實施例的多晶片的封裝結(jié)構(gòu)20包括一第一基板21、一第一晶片22、復(fù)數(shù)個第一導(dǎo)線23、一次封裝結(jié)構(gòu)24、復(fù)數(shù)個第三導(dǎo)線25、一第一封膠26及復(fù)數(shù)個焊球27。
該第一基板21具有一上表面211及一下表面212。該第一晶片22附著于該第一基板21的上表面211，且利用該等第一導(dǎo)線23與該第一基板21電氣連接?？梢岳斫獾氖?，如果該第一晶片22是以倒裝晶片方式(flip-chip)附著于該第一基板21，則無該等第一導(dǎo)線23的設(shè)置。
該次封裝結(jié)構(gòu)24具有一上表面241及一下表面242，該次封裝結(jié)構(gòu)24的下表面242是以一膠粘劑粘附于該第一晶片22上，該次封裝結(jié)構(gòu)24包括一第二基板243、一第二晶片244、復(fù)數(shù)個第二導(dǎo)線245及一第二封膠246。
該第二基板243具有一上表面2431及一下表面2432，且利用該等第三導(dǎo)線25與該第一晶片22電氣連接，或者該等第三導(dǎo)線25與該第一基板21電氣連接。該第二晶片244附著于該第二基板243的上表面2431，且利用該等第二導(dǎo)線245與該第二基板243電氣連接。該第二封膠246包覆該第二晶片244及部分的該第二基板243上表面2431。值得注意的是，該第二封膠246并未完全蓋住該第二基板243上表面2431，而該第二基板243上表面2431未被該第二封膠246蓋住的部分設(shè)有復(fù)數(shù)個焊墊(未圖示)，以供該第三導(dǎo)線25連接之用。
該次封裝結(jié)構(gòu)24是一種選自由岸面柵格陣列(Land Grid Array，LGA)、四方扁平無引腳式(Quad Flat Non-leaded，QFN)、雙排小外觀無引腳式(Small Outline Non-leaded，SON)及覆晶薄膜(Chip On Film)等封裝結(jié)構(gòu)所組成的群組。在本實施例中，該次封裝結(jié)構(gòu)24為岸面柵格陣列封裝結(jié)構(gòu)，其下表面2432具有復(fù)數(shù)個接合焊墊(landing pad)以供測試之用，該次封裝結(jié)構(gòu)24通過測試之后再粘附于該第一晶片22上，以減少浪費。
該第一封膠26包覆該第一晶片22、該次封裝結(jié)構(gòu)24、該等第一導(dǎo)線23、該等第三導(dǎo)線25及該第一基板上表面211。該等焊球27形成于該第一基板21的下表面212，用以供該第一晶片22借此與外界裝置電氣連接。
該第一晶片22及第二晶片244可以是光學(xué)晶片、邏輯晶片、微處理晶片或內(nèi)存晶片。在本實施例中，該第一晶片22為一微處理晶片，該第二晶片244為一內(nèi)存晶片。
參考圖4，顯示本發(fā)明第二實施例的剖面示意圖。本實施例與第一實施例大致相同，不同處僅為本實施例加設(shè)一散熱片28，其包括一散熱片本體281及一支撐部282，該支撐部282是由該散熱片本體281向外向下延伸，用以支撐該散熱片本體281。該散熱片本體281的上表面暴露于空氣中，以增加散熱效率。
參考圖5，顯示本發(fā)明第三實施例的剖面示意圖。本實施例與第一實施例大致相同，不同處僅為在本實施例中，該第一晶片22與該次封裝結(jié)構(gòu)24的位置對調(diào)，即該第一晶片22是疊設(shè)于該次封裝結(jié)構(gòu)24的上表面241，且該次封裝結(jié)構(gòu)24的下表面242粘附于該第一基板21的上表面211。另外，在本實施例中，該等第三導(dǎo)線25電氣連接該第二基板243上表面2431及該第一基板21的上表面211。另外，該等第三導(dǎo)線25可電性連接該第一晶片22與該第一基板21，或者該等第三導(dǎo)線25可電性連接該第一晶片22與該第二基板243。
參考圖6，顯示本發(fā)明第四實施例的剖面示意圖。本實施例是加設(shè)一晶片于第一實施例中。本實施例的多晶片的封裝結(jié)構(gòu)30，其包括一第一基板31、一第一晶片32、復(fù)數(shù)個第一導(dǎo)線33、一次封裝結(jié)構(gòu)34、復(fù)數(shù)個第三導(dǎo)線35、一第一封膠36、復(fù)數(shù)個焊球37、一第三晶片38、復(fù)數(shù)個第四導(dǎo)線39、復(fù)數(shù)個第五導(dǎo)線391。
該第一基板31具有一上表面311及一下表面312。該第一晶片32附著于該第一基板31的上表面311，且利用該等第一導(dǎo)線33與該第一基板31電氣連接?？梢岳斫獾氖?，如果該第一晶片32是以倒裝晶片方式(flip-chip)附著于該第一基板31，則無該等第一導(dǎo)線33的設(shè)置。
該次封裝結(jié)構(gòu)34具有一上表面341及一下表面342，該次封裝結(jié)構(gòu)34的下表面342是以一膠粘劑粘附于該第一晶片32上，該次封裝結(jié)構(gòu)34包括一第二基板343、一第二晶片344、復(fù)數(shù)個第二導(dǎo)線345及一第二封膠346。
該第二基板343具有一上表面3431及一下表面3432，且利用該等第三導(dǎo)線35與該第一晶片32電氣連接。該第二晶片344附著于該第二基板343的上表面3431，且利用該等第二導(dǎo)線345與該第二基板343電氣連接。該第二封膠346包覆該第二晶片344及部分的該第二基板343上表面3431。值得注意的是，該第二封膠346并未完全蓋住該第二基板343上表面3431，而該第二基板343上表面3431未被該第二封膠346蓋住的部分設(shè)有復(fù)數(shù)個焊墊(未圖示)，以供該第三導(dǎo)線35連接之用。
該次封裝結(jié)構(gòu)34是一種選自由岸面柵格陣列、四方扁平無引腳式、雙排小外觀無引腳式及覆晶薄膜等封裝結(jié)構(gòu)所組成的群組。在本實施例中，該次封裝結(jié)構(gòu)34是為岸面柵格陣列封裝結(jié)構(gòu)，其下表面3432具有復(fù)數(shù)個接合焊墊(landing pad)以供測試之用，該次封裝結(jié)構(gòu)34是通過測試之后再粘附于該第一晶片32上，以減少浪費。
該第三晶片38附著于該次封裝結(jié)構(gòu)34的上表面341，且利用該等第四導(dǎo)線39與該第一基板31電氣連接，或利用該等第五導(dǎo)線391與該第一晶片32電氣連接。
該第一封膠36包覆該第一晶片32、該次封裝結(jié)構(gòu)34、該等第一導(dǎo)線33、該等第三導(dǎo)線35、該第三晶片38、該等第四導(dǎo)線39及該第一基板上表面311。該等焊球37形成于該第一基板31的下表面312。
該第一晶片32、第二晶片344及第三晶片38可以是光學(xué)晶片、邏輯晶片、微處理晶片或內(nèi)存晶片。在本實施例中，該第一晶片32為一微處理晶片，該第二晶片344為一內(nèi)存晶片，該第三晶片38為另一微處理晶片。
參考圖7，顯示本發(fā)明第五實施例的剖面示意圖。本實施例與第四實施例大致相同，不同處僅為本實施例的第三晶片38是位于該第一晶片32及該次封裝結(jié)構(gòu)34之間，也即，該第一晶片32附著于該第一基板31的上表面311，該第三晶片38附著于該第一晶片32之上，且該次封裝結(jié)構(gòu)34的下表面342附著于該該第三晶片38上。
在本實施例中，該等第一導(dǎo)線33是用以電氣連接該第一晶片32及第一基板31。該等第二導(dǎo)線345是用以電氣連接該第二晶片344及該第二基板343。該等第三導(dǎo)線35是用以電氣連接該第二基板343及該第一晶片32。該等第四導(dǎo)線392用以電氣連接該第二基板343及該第三晶片38。該等第五導(dǎo)線391用以電氣連接該第一晶片32及該第三晶片38。
參考圖8，顯示本發(fā)明第六實施例的剖面示意圖。本實施例與第四實施例大致相同，不同處僅為本實施例的第一晶片32及第三晶片38均位于該次封裝結(jié)構(gòu)34之上，也即，該次封裝結(jié)構(gòu)34的下表面342附著于該第一基板上表面311，該第一晶片32附著于該次封裝結(jié)構(gòu)34的上表面341，該第三晶片38附著于該第一晶片32之上。
在本實施例中，該等第一導(dǎo)線33是用以電氣連接該第一晶片32及第一基板31。該等第二導(dǎo)線345是用以電氣連接該第二晶片344及該第二基板343。該等第三導(dǎo)線35是用以電氣連接該第一基板31及該第二基板343，或電氣連接該第二基板343及該第一晶片32(未圖示)。該等第四導(dǎo)線392用以電氣連接該第一基板31及該第三晶片38。該等第五導(dǎo)線391用以電氣連接該第一晶片32及該第三晶片38。
參考圖9，顯示第二種次封裝結(jié)構(gòu)的剖面示意圖。在上述實施例中，該等第一種次封裝結(jié)構(gòu)24，34的該第二晶片是直接附著于該第二基板的上表面。在本圖中，該第二種次封裝結(jié)構(gòu)40具有一上表面401及一下表面402，其包括一第二基板41、一第二晶片42、復(fù)數(shù)個第二導(dǎo)線43及一第二封膠44。
該第二基板41具有一上表面411、一下表面412及一開孔45。該第二晶片42附著于該第二基板41的開孔45中，且利用該等第二導(dǎo)線43與該第二基板41電氣連接。該第二封膠44包覆該第二晶片42及部分的該第二基板41上表面411。值得注意的是，該第二封膠44并未完全蓋住該第二基板41上表面411，而該第二基板41上表面411未被該第二封膠44蓋住的部分具有至少一個打線焊墊(finger pad)46及至少一個測試焊墊(test pad)47，該打線焊墊46是用以連接其他導(dǎo)線，該測試焊墊47是用以供測試。在本圖中，該打線焊墊46位于該第二基板41的上表面411，該測試焊墊47位于該第二基板41的下表面412。
參考圖10，顯示第三種次封裝結(jié)構(gòu)的剖面示意圖。本圖所示的第三種次封裝結(jié)構(gòu)40與圖9所示的第二種次封裝結(jié)構(gòu)40大致相同，不同處僅為本圖所示的第三種次封裝結(jié)構(gòu)40中，該打線焊墊46及該測試焊墊47均位于該第二基板41的上表面411。
參考圖11，顯示本發(fā)明第七實施例的剖面示意圖。本實施例與第一實施例大致相同，不同處僅為在本實施例中，該次封裝結(jié)構(gòu)24是翻轉(zhuǎn)180度。因此，該第二基板243上表面2431為該次封裝結(jié)構(gòu)24的上表面，該第二封膠246的下表面為該次封裝結(jié)構(gòu)24的下表面。該第二晶片244附著于該第二基板243下表面2432。本實施的該次封裝結(jié)構(gòu)24為第四種次封裝結(jié)構(gòu)24。
參考圖12，顯示第五種次封裝結(jié)構(gòu)的剖面示意圖。在上述第七實施例中，該次封裝結(jié)構(gòu)24的該第二晶片244是直接附著于該第二基板243的下表面2432。在本圖中，該第六種次封裝結(jié)構(gòu)50具有一上表面501及一下表面502，其包括一第二基板51、一第二晶片52、復(fù)數(shù)個第二導(dǎo)線53及一第二封膠54。
該第二基板51具有一上表面511、一下表面512及一開孔55。該第二晶片52附著于該第二基板51的開孔55中，且利用該等第二導(dǎo)線53與該第二基板51電氣連接。該第二封膠54包覆該第二晶片52及部分的該第二基板51下表面512。值得注意的是，該第二封膠54并未完全蓋住該第二基板51下表面512，而該第二基板51下表面512未被該第二封膠54蓋住的部分具有至少一個打線焊墊(finger pad)56及至少一個測試焊墊(test pad)57，該打線焊墊56是用以連接其他導(dǎo)線，該測試焊墊57是用以供測試。在本圖中，該打線焊墊56是位于該第二基板51的上表面511，該測試焊墊57是位于該第二基板51的下表面512。
參考圖13，顯示第六種次封裝結(jié)構(gòu)的剖面示意圖。本圖所示的第六種次封裝結(jié)構(gòu)50與圖12所示的第五種次封裝結(jié)構(gòu)50大致相同，不同處僅為本圖所示的第六種次封裝結(jié)構(gòu)50中，該打線焊墊56及該測試焊墊57均位于該第二基板51的上表面511。
參考圖14，顯示第七種次封裝結(jié)構(gòu)的剖面示意圖。本圖所示的第七種次封裝結(jié)構(gòu)50與圖13所示的第六種次封裝結(jié)構(gòu)50大致相同，不同處僅為本圖所示的第七種次封裝結(jié)構(gòu)50中，該打線焊墊56是位于該第二基板51的下表面512，該測試焊墊57是位于該第二基板51的上表面511。
參考圖15，顯示本發(fā)明第八實施例的剖面示意圖。本實施例的多晶片的封裝結(jié)構(gòu)60，其包括一第一次封裝結(jié)構(gòu)61、一第二次封裝結(jié)構(gòu)62、一第三基板63、一第三封膠64、復(fù)數(shù)個第三導(dǎo)線65、復(fù)數(shù)個第四導(dǎo)線66及復(fù)數(shù)個焊球67。
該第三基板63具有一上表面631及一下表面632，該第三封膠64是用以包覆該第一次封裝結(jié)構(gòu)61、該第二次封裝結(jié)構(gòu)62及該第三基板63上表面631。該等第三導(dǎo)線65是用以電氣連接該第三基板63及該第一次封裝結(jié)構(gòu)61。該等第四導(dǎo)線66是用以電氣連接該第三基板63及該第二次封裝結(jié)構(gòu)62。該等焊球67形成于該第三基板63的下表面632。
該第一次封裝結(jié)構(gòu)61具有一上表面611及一下表面612，其包括一第一基板613、一第一晶片614、一第一封膠615及復(fù)數(shù)個第一導(dǎo)線616。該第一基板613具有一上表面6131及一下表面6132。該第一晶片614是透過該等第一導(dǎo)線616與該第一基板613電氣連接。該第一封膠615具有一上表面及一下表面，其包覆該第一晶片614及該第一基板613。
該第二次封裝結(jié)構(gòu)62具有一上表面621及一下表面622，其包括一第二基板623、一第二晶片624、一第二封膠625及復(fù)數(shù)個第二導(dǎo)線626。該第二基板623具有一上表面6231及一下表面6232。該第二晶片624是透過該等第二導(dǎo)線626與該第二基板623電氣連接。該第二封膠625具有一上表面及一下表面，其包覆該第二晶片624及該第二基板623。
在本實施例中，在第一次封裝結(jié)構(gòu)61中，該第一晶片614直接附著于該第一基板613的上表面6131。在第二次封裝結(jié)構(gòu)62中，該第二晶片624直接附著于該第二基板623的上表面6231。然而可以理解的是，第一次封裝結(jié)構(gòu)61或該第二次封裝結(jié)構(gòu)62可以替換成圖9所示的第二種次封裝結(jié)構(gòu)40或圖10所示的第三種次封裝結(jié)構(gòu)40。
在本實施例中，為具有互相疊置的第一次封裝結(jié)構(gòu)61及第二次封裝結(jié)構(gòu)62。然而可以理解的是，本實施例的多晶片的封裝結(jié)構(gòu)60可以更包括一第三晶片，其位置可以在第二次封裝結(jié)構(gòu)62之上，或是位于該第一次封裝結(jié)構(gòu)61及該第二次封裝結(jié)構(gòu)62之間，或是位于該第一次封裝結(jié)構(gòu)61及第三基板63之間。
參考圖16，顯示本發(fā)明第九實施例的剖面示意圖。本實施例與第八實施例大致相同，所不同的是，本實施例的第二次封裝結(jié)構(gòu)62是翻轉(zhuǎn)180度。值得注意的是，該第一次封裝結(jié)構(gòu)61也可翻轉(zhuǎn)180度。
在本實施例中，第二次封裝結(jié)構(gòu)62中，該第二晶片624直接附著于該第二基板623的下表面6232。然而可以理解的是，該翻轉(zhuǎn)的第二次封裝結(jié)構(gòu)62可以替換成圖12所示的第五種次封裝結(jié)構(gòu)50，或是圖13所示的第六種次封裝結(jié)構(gòu)50，或是圖14所示的第七種次封裝結(jié)構(gòu)50。
在本實施例中，為具有互相疊置的第一次封裝結(jié)構(gòu)61及第二次封裝結(jié)構(gòu)62。然而可以理解的是，本實施例的多晶片的封裝結(jié)構(gòu)60可以更包括一第三晶片，其位置可以在第二次封裝結(jié)構(gòu)62之上，或是位于該第一次封裝結(jié)構(gòu)61及該第二次封裝結(jié)構(gòu)62之間，或是位于該第一次封裝結(jié)構(gòu)61及第三基板63之間。
參考圖17，顯示本發(fā)明第十實施例的剖面示意圖。本實施例與圖8的第六實施例大致相同，不同之處僅在于本實施例的該次封裝結(jié)構(gòu)34是倒置的。
本實施例的多重封裝的封裝結(jié)構(gòu)30包括一第一基板31、一第一晶片32、復(fù)數(shù)個第一導(dǎo)線33、一次封裝結(jié)構(gòu)34、復(fù)數(shù)個第三導(dǎo)線35、一第一封膠36、復(fù)數(shù)個焊球37、一第三晶片38、復(fù)數(shù)個第四導(dǎo)線392、復(fù)數(shù)個第五導(dǎo)線391。
該第一基板31具有一上表面311和一下表面312。該次封裝結(jié)構(gòu)34具有一上表面341和一下表面342，該次封裝結(jié)構(gòu)34的下表面342是以一粘膠粘附于該第一基板31的上表面，該次封裝結(jié)構(gòu)34包括一第二基板343、一第二晶片344、復(fù)數(shù)個第二導(dǎo)線345及一第二封膠346。
該第二基板343具有一上表面3431和一下表面3432，且利用該等第三導(dǎo)線35與該第一基板31電氣連接。該第二晶片344是附著于該第二基板343的下表面3433，且利用該等第二導(dǎo)線345與該第二基板343電氣連接。該第二封膠346包覆該第二晶片344和部分該第二基板343的下表面3432。
該第一晶片32附著于該次封裝結(jié)構(gòu)34的上表面3411，且利用該等第一導(dǎo)線33與該第一基板31電氣連接。該第三晶片38附著于該第一晶片32上，且利用該等第四導(dǎo)線392與該第一基板31電氣連接，或利用該等第五導(dǎo)線391與該第一晶片32電氣連接。
該第一封膠36包覆該第一晶片32、該次封裝結(jié)構(gòu)34、該等第一導(dǎo)線33、該等第三導(dǎo)線35、該第三晶片38、該等第四導(dǎo)線392、該等第五導(dǎo)線391和該第一基板上表面311。該等焊球37形成在該第一基板31的下表面312。
上述實施例僅為說明本發(fā)明的原理及其功效，并非限制本發(fā)明，因此所屬領(lǐng)域的技術(shù)人員對上述實施例進(jìn)行修改及變化仍不脫離本發(fā)明的精神。本發(fā)明的權(quán)利范圍應(yīng)如前述權(quán)利要求中所列。
權(quán)利要求
1.一種多晶片的封裝結(jié)構(gòu)，其包括一第一基板，其具有一上表面及一下表面；一第一晶片，其附著于該第一基板的上表面；復(fù)數(shù)個第一導(dǎo)線，用以電氣連接該第一基板及該第一晶片；一次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該次封裝結(jié)構(gòu)的下表面附著于該第一晶片上，該次封裝結(jié)構(gòu)包括一第二基板，其具有一上表面及一下表面，且與該第一晶片及該第一基板其中之一電氣連接；一第二晶片，其附著于該第二基板的下表面，且與該第二基板電氣連接；及一第二封膠，其包覆該第二晶片及部分的該第二基板下表面；及一第一封膠，其包覆該第一晶片、該次封裝結(jié)構(gòu)及該第一基板上表面。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中該第二基板具有一開孔，該第二晶片附著于該開孔中，且第二基板具有至少一個打線焊墊及至少一個測試焊墊，該打線焊墊是用以連接其他導(dǎo)線，該測試焊墊是用以供測試。
3.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)，其中該打線焊墊及該測試焊墊均位于該第二基板的上表面。
4.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)，其中該打線焊墊是位于該第二基板的上表面，該測試焊墊是位于該第二基板的下表面。
5.一種多晶片的封裝結(jié)構(gòu)，其包括一第一基板，其具有一上表面及一下表面；一次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該次封裝結(jié)構(gòu)的下表面附著于該第一基板的上表面，該次封裝結(jié)構(gòu)包括一第二基板，其具有一上表面及一下表面，且與該第一基板電氣連接；一第二晶片，其附著于該第二基板的下表面，且與該第二基板電氣連接；及一第二封膠，其包覆該第二晶片及部分的該第二基板下表面；一第一晶片，其附著于該次封裝結(jié)構(gòu)的上表面，且與該第一基板電氣連接；一第三晶片，其附著于該第一晶片的上表面，且與該第一晶片電氣連接；及一第一封膠，其包覆該第一晶片、該第三晶片、該次封裝結(jié)構(gòu)及該第一基板上表面。
6.根據(jù)權(quán)利要求5所述的結(jié)構(gòu)，其中該第二基板具有一開孔，該第二晶片附著于該開孔中，且第二基板具有至少一個打線焊墊及至少一個測試焊墊，該打線焊墊是用以連接其他導(dǎo)線，該測試焊墊是用以供測試。
7.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中該打線焊墊及該測試焊墊均位于該第二基板的上表面。
8.根據(jù)權(quán)利要求6所述的結(jié)構(gòu)，其中該打線焊墊是位于該第二基板的上表面，該測試焊墊是位于該第二基板的下表面。
9.一種多晶片的封裝結(jié)構(gòu)，其包括一第三基板，其具有一上表面及一下表面；一第一次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該第一次封裝結(jié)構(gòu)的下表面附著于該第三基板的上表面，該第一次封裝結(jié)構(gòu)包括一第一基板，其具有一上表面及一下表面，且與該第三基板電氣連接；一第一晶片，其附著于該第一基板的上表面，且與該第一基板電氣連接；及一第一封膠，其包覆該第一晶片及部分的該第一基板上表面；一第二次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該第二次封裝結(jié)構(gòu)的下表面附著于該第一次封裝結(jié)構(gòu)的上表面，該第二次封裝結(jié)構(gòu)包括一第二基板，其具有一上表面及一下表面，且與該第三基板電氣連接；一第二晶片，其附著于該第二基板的上表面，且與該第二基板電氣連接；及一第二封膠，其包覆該第二晶片及部分的該第二基板上表面；及一第三封膠，其包覆該第一次封裝結(jié)構(gòu)、該第二次封裝結(jié)構(gòu)及該第三基板上表面。
10.一種多晶片的封裝結(jié)構(gòu)，其包括一第三基板，其具有一上表面及一下表面；一第一次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該第一次封裝結(jié)構(gòu)的下表面附著于該第三基板的上表面，該第一次封裝結(jié)構(gòu)包括一第一基板，其具有一上表面及一下表面，且與該第三基板電氣連接；一第一晶片，其附著于該第一基板的上表面，且與該第一基板電氣連接；及一第一封膠，其包覆該第一晶片及部分的該第一基板上表面；一第二次封裝結(jié)構(gòu)，其具有一上表面及一下表面，該第二次封裝結(jié)構(gòu)的下表面附著于該第一次封裝結(jié)構(gòu)的上表面，該第二次封裝結(jié)構(gòu)包括一第二基板，其具有一上表面及一下表面，且與該第三基板電氣連接；一第二晶片，其附著于該第二基板的下表面，且與該第二基板電氣連接；及一第二封膠，其包覆該第二晶片及部分的該第二基板下表面；及一第三封膠，其包覆該第一次封裝結(jié)構(gòu)、該第二次封裝結(jié)構(gòu)及該第三基板上表面。
11.根據(jù)權(quán)利要求10所述的結(jié)構(gòu)，其中該第二基板具有一開孔，該第二晶片附著于該開孔中，且第二基板具有至少一個打線焊墊及至少一個測試焊墊，該打線焊墊是用以連接其他導(dǎo)線，該測試焊墊是用以供測試。
12.根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中該打線焊墊及該測試焊墊均位于該第二基板的上表面。
13.根據(jù)權(quán)利要求11所述的結(jié)構(gòu)，其中該打線焊墊是位于該第二基板的上表面，該測試焊墊是位于該第二基板的下表面。
全文摘要
本發(fā)明是關(guān)于一種多晶片的封裝結(jié)構(gòu)，其包括一第一基板、一第一晶片、一次封裝結(jié)構(gòu)及一第一封膠。該第一晶片附著于該第一基板之上。該第一封膠包覆該第一晶片、該次封裝結(jié)構(gòu)及該第一基板上表面。該次封裝結(jié)構(gòu)的下表面附著于該第一晶片上，該次封裝結(jié)構(gòu)包括一第二基板、一第二晶片及一第二封膠。該第二基板具有一上表面及一下表面，且與該第一晶片電氣連接。該第二晶片附著于該第二基板的上表面，且與該第二基板電氣連接。該第二封膠包覆該第二晶片及部分的該第二基板上表面。進(jìn)而，以減少復(fù)數(shù)個封裝結(jié)構(gòu)平行排列時所占面積較大的問題，且不需再重新設(shè)計該等晶片間信號傳遞路徑。
文檔編號H01L21/50GK1783482SQ20041009660
公開日2006年6月7日 申請日期2004年12月2日 優(yōu)先權(quán)日2004年12月2日
發(fā)明者陶恕, 蔡裕方 申請人:日月光半導(dǎo)體制造股份有限公司