專利名稱：小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于集成電路制造中的功率器件(功率晶體管)結(jié)構(gòu)的設(shè)計(jì)方法，特別是關(guān)于一種小比導(dǎo)通電阻的集成化大電流功率器件(功率晶體管)結(jié)構(gòu)的設(shè)計(jì)方法，該類功率器件(功率晶體管)的結(jié)構(gòu)常用于智能功率集成電路制造中。為了便于描述本發(fā)明，其申請(qǐng)文件中統(tǒng)一將所述“功率器件(功率晶體管)”簡(jiǎn)稱為“器件”。
背景技術(shù)：
在高低壓大電流兼容集成電路制造中，常常需要一個(gè)或多個(gè)功率晶體管，即功率器件，而這些功率器件常常與低壓控制電路一起集成，由于受工藝的限制，一般只能從集成電路表面引出導(dǎo)線，在電流較小時(shí)，不會(huì)對(duì)集成電路功能和可靠性產(chǎn)生影響，但在較大電流下，要求較小的功率器件導(dǎo)通電阻時(shí)，集成電路的有效管芯面積與功率特性以及電路制造成本有很大的關(guān)系。目前，大多數(shù)的功率集成電路制造中的功率器件(功率晶體管)是縱向和橫向混合導(dǎo)電的，一般的電流路徑都是通過(guò)有源層(外延層)或較低摻雜的器件層流向埋層，再通過(guò)埋層橫向?qū)щ?，流出器件。?duì)圖1、2、3中所描述的現(xiàn)有器件結(jié)構(gòu)進(jìn)行分析，可看出，是在半導(dǎo)體襯底1上選擇地形成高摻雜低電阻率埋層2，通過(guò)外延(也可通過(guò)硅片鍵合減薄方式)形成器件有源層3，通過(guò)磷穿透方法形成低阻導(dǎo)電區(qū)域4，采用通用的半導(dǎo)體工藝制作出符合耐壓要求的電流處理元胞5，如VDMOS源漏元胞和雙極功率晶體管的基極、發(fā)射極條狀元胞。設(shè)計(jì)這些器件時(shí)，通常是采用VDMOS設(shè)計(jì)方法對(duì)所述元胞進(jìn)行耐壓設(shè)計(jì)，確定合適的電流處理元胞的元胞尺寸、元胞間距和終端結(jié)構(gòu)。這些器件在橫向很寬大(面積很大)時(shí)，將產(chǎn)生一些問(wèn)題即隨著面積的增大，器件的比導(dǎo)通電阻也隨之增大。對(duì)于如何限制器件的比導(dǎo)通電阻的無(wú)限制增大，目前，國(guó)內(nèi)外還尚未有這方面的設(shè)計(jì)方法報(bào)道，一般的方法是采用兩種方式進(jìn)行設(shè)計(jì)處理，一種是設(shè)計(jì)結(jié)果不知道器件比導(dǎo)通電阻的大小，另一種是忽略埋層對(duì)器件比導(dǎo)通電阻的貢獻(xiàn)。這兩種方式都對(duì)功率器件制造結(jié)構(gòu)設(shè)計(jì)產(chǎn)生缺陷，在集成電路要求功率器件電流很大以及導(dǎo)通電阻很小時(shí)，器件的工作效率將會(huì)有很大的降低。例如，耐壓100V左右的器件結(jié)構(gòu)，埋層和外延層(有源層)單位長(zhǎng)度電阻比為100，元胞層數(shù)在10～100時(shí)，不同的設(shè)計(jì)方法將帶來(lái)1～5倍的面積利用率差異，如果集成電路中功率器件占整個(gè)集成電路面積的80％(通常大電流功率集成電路都是如此)，則可能導(dǎo)致80％～400％的面積利用率差異。

發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問(wèn)題在于提供一種設(shè)計(jì)性能更好、更經(jīng)濟(jì)的小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，使設(shè)計(jì)時(shí)能對(duì)功率集成電路中的大電流功率器件結(jié)構(gòu)的比導(dǎo)通電阻進(jìn)行控制，提高面積利用率。
本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案在于對(duì)所述功率器件的電流處理元胞進(jìn)行耐壓設(shè)計(jì)，確定原始元胞的元胞尺寸、元胞間距和終端結(jié)構(gòu)，所述設(shè)計(jì)方法還包括步驟(1)對(duì)所述原始元胞進(jìn)行環(huán)形化處理，轉(zhuǎn)換為對(duì)應(yīng)的環(huán)形元胞；(2)確定所述器件的埋層單位長(zhǎng)度電阻值和有源層單位長(zhǎng)度電阻值；(3)根據(jù)所述環(huán)形元胞電流路徑進(jìn)行所述器件結(jié)構(gòu)的電路等效，繪制所述器件的等效電路圖；(4)繪制所述器件的環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的比導(dǎo)通電阻值間的關(guān)系曲線；(5)根據(jù)所述器件的電路性能要求和加工參數(shù)能力確定可加工的功率并聯(lián)單元尺寸(環(huán)形元胞層數(shù))、形狀；(6)將所述功率并聯(lián)單元按其并聯(lián)方式進(jìn)行連接和重復(fù)，確定所述器件的版圖結(jié)構(gòu)布局。
本發(fā)明所述原始元胞環(huán)形化處理方法包括(1)依據(jù)所述器件平面圖形確定其相對(duì)于原始元胞電流路徑的軸對(duì)稱和中心對(duì)稱點(diǎn)；(2)在保證所述原始元胞的元胞尺寸、元胞間距不變的情況下，以所述對(duì)稱點(diǎn)為中心，將所述原始元胞轉(zhuǎn)換為呈同心環(huán)的所述環(huán)形元胞。
本發(fā)明繪制所述器件的環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的比導(dǎo)通電阻值關(guān)系曲線的方法包括(1)計(jì)算確定所述每層環(huán)形元胞的周長(zhǎng)；(2)計(jì)算確定對(duì)應(yīng)于所述每層環(huán)形元胞的有源層電阻值和埋層電阻值；(3)根據(jù)所述器件的等效電路圖計(jì)算確定所述器件電極間電阻值；(4)計(jì)算確定對(duì)應(yīng)于所述環(huán)形元胞層數(shù)的器件比導(dǎo)通電阻值；(5)以所述環(huán)形元胞層數(shù)為變量，作為橫坐標(biāo)，以對(duì)應(yīng)于環(huán)形元胞層數(shù)的比導(dǎo)通電阻值為縱坐標(biāo)，繪制出所述環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的器件比導(dǎo)通電阻值間的關(guān)系曲線圖；本發(fā)明對(duì)應(yīng)于所述每層環(huán)形元胞的有源層電阻值和埋層電阻值分別由所述的有源層單位長(zhǎng)度電阻值和埋層單位長(zhǎng)度電阻值與相應(yīng)所述環(huán)形元胞的周長(zhǎng)之商確定。
本發(fā)明所述的器件比導(dǎo)通電阻值由與所述的環(huán)形元胞層數(shù)相對(duì)應(yīng)的由所述有源層和埋層形成的器件電極間電阻值和與所述環(huán)形元胞層數(shù)相對(duì)應(yīng)的器件面積之積確定。
本發(fā)明的有益效果。由于本發(fā)明采用上述技術(shù)方案，將所述的功率器件電流處理元胞進(jìn)行對(duì)應(yīng)的等效的合理環(huán)形化處理，并形成了器件結(jié)構(gòu)的等效電路圖以及元胞層數(shù)和與元胞層數(shù)相對(duì)應(yīng)的器件比導(dǎo)通電阻值間的關(guān)系曲線圖，從而能有效地控制集成電路中大電流功率器件的比導(dǎo)通電阻值的大小，控制器件制造結(jié)構(gòu)中的電流處理元胞的尺寸(元胞層數(shù))、形狀，形成優(yōu)化的功率并聯(lián)單元，提高集成電路中功率器件的面積利用率，一般可提高1～5倍的面積利用率。因此，本發(fā)明的方法是一種比同類器件結(jié)構(gòu)的現(xiàn)有設(shè)計(jì)方法具有設(shè)計(jì)性能更好和更經(jīng)濟(jì)的集成化大電流功率器件結(jié)構(gòu)設(shè)計(jì)方法。當(dāng)然，本發(fā)明方法也可以用于分離大電流功率器件制造結(jié)構(gòu)的設(shè)計(jì)。


圖1是現(xiàn)有的采用外延方法的一個(gè)集成化功率器件結(jié)構(gòu)的示意圖；圖2是現(xiàn)有VDMOS功率器件結(jié)構(gòu)的示意圖，其中(a)為其平面圖，(b)為其A-A剖面示意圖；圖3是現(xiàn)有BJT功率器件結(jié)構(gòu)的示意圖，其中(a)為其平面圖，(b)為其B-B剖面示意圖；圖4是用本發(fā)明方法將圖2、圖3的原始元胞進(jìn)行環(huán)形化處理后獲得的環(huán)形元胞平面示意圖；圖5是用本發(fā)明方法獲得的功率器件的功率并聯(lián)單元和整個(gè)功率器件平面布局示意圖，其中(a)為一個(gè)功率并聯(lián)單元示意圖，(b)為整個(gè)功率器件平面布局示意圖；圖6是本發(fā)明方法根據(jù)圖1、圖2、圖3、圖4進(jìn)行電路等效而獲得的器件等效電路圖；圖7是本發(fā)明方法所獲得的一種功率器件的環(huán)形元胞層數(shù)和與其相對(duì)應(yīng)的器件比導(dǎo)通電阻值間的關(guān)系曲線圖；圖8是本發(fā)明方法步驟框圖。
具體實(shí)施方式
本發(fā)明的具體實(shí)施方式
不僅限于以下的描述，可根據(jù)本發(fā)明技術(shù)構(gòu)思的原則，獲得其他類似的技術(shù)解決方案。
下面，以圖2、圖3中的VDMOS和BJT功率器件說(shuō)明本發(fā)明方法，為了突出重點(diǎn)，圖2、圖3中的VDMOS和BJT器件的柵極和基極沒有繪出，其源和發(fā)射極元胞(電流處理元胞)5的數(shù)目也只是示意，實(shí)際的元胞數(shù)遠(yuǎn)大于示意圖中描述的數(shù)目，圖中的漏和集電極4(由前面所述的低電阻導(dǎo)電區(qū)和埋層構(gòu)成，因此這里仍以編號(hào)4表示)設(shè)為單一環(huán)形。這里以VDMOS器件為例進(jìn)一步說(shuō)明，本發(fā)明方法首先是采用本領(lǐng)域技術(shù)人員所熟知的通用VDMOS設(shè)計(jì)方法進(jìn)行所述功率器件電流處理元胞(原始元胞)5的耐壓設(shè)計(jì)，確定所述原始元胞5的元胞尺寸、元胞間距和終端結(jié)構(gòu)。原始元胞5的布局可為正方形或矩形、圓形等，為了簡(jiǎn)化描述，圖中為正方形布局。
在按上述方法確定所述原始元胞5的元胞尺寸、元胞間距和終端結(jié)構(gòu)之后，對(duì)所述原始元胞5進(jìn)行合理的環(huán)形化處理，以便進(jìn)行有關(guān)計(jì)算，即依據(jù)所述器件平面圖形確定相對(duì)于原始元胞5電流路徑的軸對(duì)稱和中心對(duì)稱點(diǎn)，對(duì)于正方形、圓形平面圖形布局的器件，易確定其對(duì)稱點(diǎn)，對(duì)于長(zhǎng)方形平面圖形布局的器件，以其對(duì)角線交點(diǎn)為對(duì)稱點(diǎn)，在保證所述原始元胞5的元胞尺寸(導(dǎo)通尺寸、厚度等)、元胞間距不變的原則下，將所述器件的原始元胞5進(jìn)行對(duì)應(yīng)的合理環(huán)形化處理，來(lái)等效于原始設(shè)計(jì)的通用的非環(huán)形化的原始元胞5，也就是把按通用方法設(shè)計(jì)的原始非環(huán)形化的元胞5以所確定的對(duì)稱點(diǎn)為中心，成對(duì)應(yīng)地轉(zhuǎn)換為呈同心環(huán)的環(huán)形元胞5(如圖4所示，由于環(huán)形化處理前后的元胞是對(duì)應(yīng)的，故仍以編號(hào)5表示環(huán)形元胞)，依據(jù)此轉(zhuǎn)換后所獲得的圖4計(jì)算確定所述器件的功率并聯(lián)單元6優(yōu)化尺寸(見圖5)和器件結(jié)構(gòu)的等效電路圖(見圖6)以及進(jìn)行相關(guān)的計(jì)算。
本發(fā)明所述的埋層2的埋層單位長(zhǎng)度電阻值和有源層(外延層)3的有源層單位長(zhǎng)度電阻值是按下面方法確定的，圖1中的Ra、Rb分別表示所述有源層單位長(zhǎng)度電阻和埋層單位長(zhǎng)度電阻，對(duì)同一器件其電阻值為常數(shù)。
有源層單位長(zhǎng)度電阻Ra(見圖1)是從硅片表面縱向到埋層2方向上的電阻，圖2(b)、圖3(b)中垂直于紙面方向上的單位長(zhǎng)度電阻。其電阻值可由Ra＝ρLS-1近似計(jì)算獲得，其中ρ為有源層3的電阻率(通常由外延層材料確定)，L為所述環(huán)形元胞5厚度，S為有源層3中所述環(huán)形元胞5單位長(zhǎng)度[圖2(b)中垂直于紙面方向上]與所述環(huán)形元胞5有效導(dǎo)通尺寸之積。例如，設(shè)外延層3的電阻率為2Ω·cm，環(huán)形元胞5厚度為10μm，環(huán)形元胞5有效導(dǎo)通尺寸10μm，元胞5垂直于圖2(b)紙面方向上單位長(zhǎng)度為1μm，則Ra＝2Ω·cm×10μm÷(1μm×10μm)＝20000Ω。
埋層單位長(zhǎng)度電阻Rb(見圖1)為兩層環(huán)形元胞5之間的埋層貢獻(xiàn)的電阻在器件寬度方向上取單位長(zhǎng)度時(shí)的值，圖2(b)、圖3(b)中垂直于紙面方向上的單位長(zhǎng)度電阻。該電阻值可由Rb＝RsLW-1近似計(jì)算確定，其中Rs為埋層方塊電阻(由埋層材料確定)，L為元胞5間距，W為元胞5單位長(zhǎng)度[圖3(b)垂直于紙面方向上]。例如，設(shè)埋層方塊電阻為20Ω/□，元胞5間距10μm，垂直于圖3(b)紙面方向上的單位長(zhǎng)度為1μm，則Rb＝20Ω/□×10μm÷1μm＝200Ω。
本發(fā)明所述器件結(jié)構(gòu)的等效電路圖是按所述環(huán)形元胞5的電流路徑方向(與原始元胞電流路徑相同)進(jìn)行電路等效而繪制成的，如圖6所示，以源端起點(diǎn)為對(duì)稱點(diǎn)繪制。圖6中Ra1、Ra2、……、Ran表示所述有源層中對(duì)應(yīng)于每個(gè)轉(zhuǎn)換成的環(huán)形元胞5的等效電阻，即有源層電阻；Rb1、Rb2、……、Rbn表示在埋層中對(duì)應(yīng)于每個(gè)轉(zhuǎn)換成的環(huán)形元胞5的等效電阻，即埋層電阻。Rds1、Rds2、……、Rdsn表示按圖6中箭頭方向(從左向右)看過(guò)去的電路網(wǎng)絡(luò)的等效電阻，為VDMOS器件源漏間近似電阻值。根據(jù)圖6可進(jìn)行相關(guān)計(jì)算，獲得所述功率器件的環(huán)形元胞5的元胞層數(shù)與相對(duì)應(yīng)的比導(dǎo)通電阻值間的關(guān)系曲線。其方法如下(1)計(jì)算確定所述每層環(huán)形元胞5的周長(zhǎng)。設(shè)所述環(huán)形元胞5為正方形環(huán)形結(jié)構(gòu)(如圖4中所示)，但這并不失去一般性。從圖4的中心小正方形元胞開始計(jì)算，由于中心的環(huán)形元胞很小，對(duì)整個(gè)器件計(jì)算影響不大。設(shè)中心第一個(gè)正方形環(huán)形元胞邊長(zhǎng)為H1，則周長(zhǎng)為4H1，第二個(gè)正方形環(huán)形元胞的邊長(zhǎng)為H1+2Lb，此處Lb為所述正方形環(huán)形元胞重復(fù)間距(指所述元胞導(dǎo)通尺寸與元胞間距之和)，第三個(gè)正方形環(huán)形元胞的邊長(zhǎng)為H1+2(1+1)Lb，……，第n個(gè)(層)正方形環(huán)形元胞的邊長(zhǎng)Hn為H1+2(1+n)Lb。由此可計(jì)算確定每個(gè)(每層)所述環(huán)形元胞的周長(zhǎng)。對(duì)于其他形狀，如矩形、圓形環(huán)形元胞，也可按各自的周長(zhǎng)公式采用類似方法推算。
(2)計(jì)算確定與所述每層環(huán)形元胞對(duì)應(yīng)的有源層電阻Ran和埋層電阻Rbn。Ran由所述有源層單位長(zhǎng)度電阻Ra之值除以相應(yīng)環(huán)形元胞層的周長(zhǎng)之商確定，Rbn由所述埋層單位長(zhǎng)度電阻Rb之值除以相應(yīng)環(huán)形元胞層的周長(zhǎng)之商確定。
(3)依據(jù)圖6的等效電路圖計(jì)算確定所述VDMOS器件源漏間電阻值Rdsn。從圖6可得到如下遞推式Rds1=Ra2(Ra1+Rb1)Ra2+Ra1+Rb1]]>
Rds2=Ra3(Rds1+Rb2)Ra3+Rds1+Rb2]]>Rdsn=Ran+1(Rdsn-1+Rbn)Ran+1+Rdsn-1+Rbn]]>(4)計(jì)算確定對(duì)應(yīng)于所述環(huán)形元胞層數(shù)的器件比導(dǎo)通電阻值。器件比導(dǎo)通電阻值由與所述環(huán)形元胞層數(shù)相對(duì)應(yīng)的由所述有源層和埋層形成的器件源漏間電阻值和與所述的環(huán)形元胞層數(shù)相對(duì)應(yīng)的VDMOS器件面積之積確定，即由Rdsn之值乘以與Rdsn相應(yīng)的環(huán)形元胞層數(shù)下的VDMOS器件的面積就得到相應(yīng)于該環(huán)形元胞層數(shù)的器件比導(dǎo)通電阻值。計(jì)算工具可采用Microsoft的Excel或自己編一個(gè)程序進(jìn)行計(jì)算。見表1(用Excel計(jì)算的，設(shè)元胞重復(fù)尺寸為20μm，起始位置為10μm)。
與所述的環(huán)形元胞層數(shù)相對(duì)應(yīng)的VDMOS器件面積為相應(yīng)的環(huán)形元胞的邊長(zhǎng)乘以邊長(zhǎng)之積(正方形環(huán)形元胞)。對(duì)于其他形狀的環(huán)形元胞，如矩形、圓形的，其對(duì)應(yīng)于元胞層數(shù)的器件面積可用各自的面積計(jì)算式進(jìn)行計(jì)算確定。
表1
(5)以所述環(huán)形元胞層數(shù)為變量，作為橫坐標(biāo)，以與環(huán)形元胞層數(shù)相對(duì)應(yīng)的比導(dǎo)通電阻值為縱坐標(biāo)，繪出如圖7所示的環(huán)形元胞層數(shù)與器件比導(dǎo)通電阻值間的關(guān)系曲線圖。該曲線對(duì)于不同耐壓器件和不同加工參數(shù)能力是不同的。
由上述的曲線圖以及集成電路對(duì)功率器件的性能要求和實(shí)際加工參數(shù)能力，確定出可加工的器件功率并聯(lián)單元6[見圖5(a)]的合理尺寸(即環(huán)形元胞層數(shù))和形狀，由于該環(huán)形元胞是對(duì)應(yīng)于所述環(huán)形化處理之前的非環(huán)形的原始元胞的，因此，該功率并聯(lián)單元6也就直接對(duì)應(yīng)于非環(huán)形化原始元胞的VDMOS器件的功率關(guān)聯(lián)單元。
最后，將所述的功率并聯(lián)單元6按照所述器件的并聯(lián)方式進(jìn)行并聯(lián)和重復(fù)，得到所述功率器件的版圖結(jié)構(gòu)布局，見圖5(b)。
本發(fā)明方法優(yōu)化控制器件比導(dǎo)通電阻和節(jié)省面積是顯然的。例如，按照前面所述的數(shù)據(jù)，即設(shè)外延層(有源層)單位長(zhǎng)度電阻值Ra＝20000Ω，埋層單位長(zhǎng)度電阻值Rb＝200Ω，對(duì)元胞進(jìn)行耐壓設(shè)計(jì)時(shí)獲得的所述原始元胞尺寸為10μm，元胞間距10μm，有源層厚10μm，由圖7曲線看出，當(dāng)元胞層數(shù)為10時(shí)，器件的比導(dǎo)通電阻值為2～3MΩ·cm2，而元胞層數(shù)在100時(shí)，器件的比導(dǎo)通電阻值達(dá)到10MΩ·cm2，換句話說(shuō)，兩種情況下面積利用率相差5倍。因此，設(shè)計(jì)這種功率器件時(shí)，就不要把所述元胞層數(shù)設(shè)計(jì)得太多，應(yīng)根據(jù)電路要求和實(shí)際加工參數(shù)能力選取合理的元胞層數(shù)制作所述的功率并聯(lián)單元，通過(guò)這些功率并聯(lián)單元的連接和重復(fù)，達(dá)到所述功率器件的小導(dǎo)通電阻值的要求，同時(shí)保持較小的器件面積。從上面的描述可知，增加所述元胞的層數(shù)，可以降低器件源漏間電阻，但面積利用率降低，若控制元胞層數(shù)在一定范圍，就可獲得器件源漏間電阻在實(shí)際加工能力下的優(yōu)化結(jié)果，從而形成實(shí)際可加工的功率并聯(lián)單元，以此并聯(lián)單元為基礎(chǔ)，進(jìn)行并聯(lián)和重復(fù)來(lái)提高器件電流流通能力，保持器件的小比導(dǎo)通電阻。由于所述元胞的環(huán)形化處理是直接對(duì)應(yīng)和等效于原始耐壓設(shè)計(jì)時(shí)確定的非環(huán)形的原始元胞布局的，因此，其優(yōu)化的結(jié)果可直接對(duì)應(yīng)地用于所述耐壓設(shè)計(jì)時(shí)確定的器件。例如，我們?nèi)∠鄬?duì)易加工的環(huán)形元胞層數(shù)30，由圖7得到器件比導(dǎo)通電阻值約3MΩ·cm2，如果電路設(shè)計(jì)要求12MΩ的器件，則需要的器件面積為3MΩ·cm2/12MΩ＝0.25cm2，若并聯(lián)布線面積為10％，則所需器件的最終面積為0.25cm2*(1+0.1)＝0.275cm2；若按非環(huán)形化的原始元胞設(shè)計(jì)方案，不進(jìn)行并聯(lián)單元優(yōu)化設(shè)計(jì)，即元胞層數(shù)為100，則器件的比導(dǎo)通電阻值約為10MΩ·cm2，對(duì)相同要求的12MΩ的器件設(shè)計(jì)，則需器件面積為10MΩ·cm2/12MΩ＝0.833cm2，兩種設(shè)計(jì)方法得到的器件面積之比為0.833cm2/0.275cm2≈3(倍)，器件面積利用率提高了約3倍。由此可見，本發(fā)明方法比同類器件的現(xiàn)有設(shè)計(jì)方法的設(shè)計(jì)性能更好、更經(jīng)濟(jì)。
對(duì)于BJT(雙極)功率器件結(jié)構(gòu)的設(shè)計(jì)方法與上述VDMOS器件相同，將源漏柵變?yōu)榘l(fā)射極、基極、集電極即可，源漏間電阻變?yōu)榘l(fā)射極集電極間電阻。至于本發(fā)明所述大電流功率器件其他結(jié)構(gòu)的設(shè)計(jì)方法與現(xiàn)有方法完全相同，是本領(lǐng)域技術(shù)人員所熟知的，且不是本發(fā)明的主題，故不再述。
權(quán)利要求
1.一種小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，對(duì)所述器件的電流處理元胞進(jìn)行耐壓設(shè)計(jì)，確定原始元胞的元胞尺寸、元胞間距和終端結(jié)構(gòu)，其特征在于該設(shè)計(jì)方法還包括步驟(1)對(duì)所述原始元胞進(jìn)行環(huán)形化處理，轉(zhuǎn)換為對(duì)應(yīng)的環(huán)形元胞；(2)確定所述器件的埋層單位長(zhǎng)度電阻值和有源層(外延層)單位長(zhǎng)度電阻值；(3)根據(jù)所述環(huán)形元胞電流路徑進(jìn)行所述器件結(jié)構(gòu)的電路等效，繪制所述器件的等效電路圖；(4)繪制所述器件的環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的比導(dǎo)通電阻值間的關(guān)系曲線；(5)根據(jù)所述器件的電路性能要求和加工參數(shù)能力確定可加工的功率并聯(lián)單元尺寸(環(huán)形元胞層數(shù))、形狀；(6)將所述功率并聯(lián)單元按其并聯(lián)方式進(jìn)行連接和重復(fù)，確定所述器件的版圖結(jié)構(gòu)布局。
2.根據(jù)權(quán)利要求1所述的小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，其特征在于所述原始元胞環(huán)形化處理方法包括(1)依據(jù)所述器件平面圖形確定其相對(duì)于原始元胞電流路徑的軸對(duì)稱和中心對(duì)稱點(diǎn)；(2)在保證所述原始元胞的元胞尺寸、元胞間距不變的情況下，以所述對(duì)稱點(diǎn)為中心，將所述原始元胞轉(zhuǎn)換為呈同心環(huán)的所述環(huán)形元胞。
3.根據(jù)權(quán)利要求1所述的小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，其特征在于繪制所述器件的環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的比導(dǎo)通電阻值關(guān)系曲線的方法包括(1)計(jì)算確定所述每層環(huán)形元胞的周長(zhǎng)；(2)計(jì)算確定對(duì)應(yīng)于所述每層環(huán)形元胞的有源層電阻值和埋層電阻值；(3)根據(jù)所述器件的等效電路圖計(jì)算確定所述器件電極間電阻值；(4)計(jì)算確定對(duì)應(yīng)于所述環(huán)形元胞層數(shù)的器件比導(dǎo)通電阻值；(5)以所述環(huán)形元胞層數(shù)為變量，作為橫坐標(biāo)，以對(duì)應(yīng)于環(huán)形元胞層數(shù)的比導(dǎo)通電阻值為縱坐標(biāo)，繪制出所述環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的器件比導(dǎo)通電阻值間的關(guān)系曲線4.根據(jù)權(quán)利要求1、2或3所述的小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，其特征在于對(duì)應(yīng)于所述每層環(huán)形元胞的有源層電阻值和埋層電阻值分別由所述的有源層單位長(zhǎng)度電阻值和埋層單位長(zhǎng)度電阻值與相應(yīng)的所述環(huán)形元胞的周長(zhǎng)之商確定。
5.根據(jù)權(quán)利要求1、2或3所述的小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法，其特征在于所述的器件比導(dǎo)通電阻值由與所述的環(huán)形元胞層數(shù)相對(duì)應(yīng)的由所述有源層和埋層形成的器件電極間電阻值和與所述環(huán)形元胞層數(shù)相對(duì)應(yīng)的器件面積之積確定。
全文摘要
本發(fā)明涉及一種小比導(dǎo)通電阻的集成化大電流功率器件結(jié)構(gòu)的設(shè)計(jì)方法。包括對(duì)所述器件的電流處理元胞進(jìn)行耐壓設(shè)計(jì)，確定原始元胞的元胞尺寸、元胞間距和終端結(jié)構(gòu)；將原始元胞轉(zhuǎn)換成環(huán)形元胞；確定器件埋層和有源層單位長(zhǎng)度電阻值；進(jìn)行器件結(jié)構(gòu)的電路等效，繪制等效電路圖；繪制環(huán)形元胞層數(shù)和與其對(duì)應(yīng)的器件比導(dǎo)通電阻值間的關(guān)系曲線；確定合理的功率并聯(lián)單元尺寸、形狀；對(duì)功率并聯(lián)單元進(jìn)行并聯(lián)連接和重復(fù)，獲得所述器件的版圖結(jié)構(gòu)布局。使用該方法設(shè)計(jì)所述功率器件時(shí)，可對(duì)器件的比導(dǎo)通電阻進(jìn)行有效控制，節(jié)省器件面積，是一種比同類器件制造結(jié)構(gòu)的現(xiàn)有設(shè)計(jì)方法具有設(shè)計(jì)性能更好、更經(jīng)濟(jì)的大電流功率器件制造結(jié)構(gòu)設(shè)計(jì)方法。
文檔編號(hào)H01L21/00GK1722360SQ200410104298
公開日2006年1月18日 申請(qǐng)日期2004年12月22日 優(yōu)先權(quán)日2004年12月22日
發(fā)明者譚開洲 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第二十四研究所, 電子科技大學(xué)