專利名稱：芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種線路基板(circuit substrate)，特別是涉及一種芯片載板及芯片封裝結(jié)構(gòu)。
背景技術(shù)：
近年來，隨著電子技術(shù)的日新月異，高科技電子產(chǎn)業(yè)的相繼問世，使得更人性化、功能更佳的電子產(chǎn)品不斷地推陳出新，并朝向輕、薄、短、小的趨勢設(shè)計。目前在半導(dǎo)體制程當(dāng)中，芯片(芯片即晶片，以下皆稱為芯片)載板(chip carrier)是經(jīng)常使用的構(gòu)裝元件之一。其中，芯片載板例如為一有機(jī)介電基板或一無機(jī)介電基板，其主要由多層圖案化導(dǎo)線層及多層介電層交替疊合所構(gòu)成，其中介電層配置于任二相鄰的圖案化導(dǎo)線層之間，而圖案化導(dǎo)線層可藉由貫穿介電層的導(dǎo)通孔(Plating Through Hole，PTH)或?qū)щ娍?via)而彼此電性連接。由于芯片載板具有布線細(xì)密、組裝緊湊以及性能良好等優(yōu)點(diǎn)，故已成為芯片封裝結(jié)構(gòu)(chip package structure)的主流。
一般而言，在目前芯片封裝的制程中，芯片主要是以打線接合(wirebonding)或覆晶接合(flip chip bonding)的方式與芯片載板電性連接。請參閱圖1所示，是現(xiàn)有習(xí)知的一種打線接合型態(tài)的芯片封裝結(jié)構(gòu)的局部剖面示意圖。此芯片構(gòu)裝結(jié)構(gòu)100，主要是由一芯片110、多數(shù)條導(dǎo)線116以及一芯片載板120所構(gòu)成。其中，芯片110的焊墊114可藉由一導(dǎo)線116電性連接至芯片載板120的上表面122的打線接合墊(bonding fingerpad)124，然而習(xí)知的打線用的導(dǎo)線116為昂貴的金線(gold wire)，明顯增加了封裝的成本。此外，為了避免暴露于焊罩層(solder mask layer)140的外的接合墊124表面產(chǎn)生氧化作用，習(xí)知以鎳/金層(Ni/Au layer)作為抗氧化層(oxidation prevention layer)128，其覆蓋在打線接合墊124的表面上，或其他對外電性連接的下接點(diǎn)126表面上，用以增加焊球(solderball)160與下接點(diǎn)126之間的表面接合性。
值得注意的是，現(xiàn)有習(xí)知的以電鍍方式所形成的鎳/金層具有下列的缺點(diǎn)1、電鍍的成本高且費(fèi)時，因此以鎳/金合金的貴金屬作為打線接合墊的抗氧化層明顯增加制程的成本。
2、在電鍍之前，芯片載板必須先制作至少一電鍍線(plating line)連接所有的打線接合墊，然而電鍍線會占用芯片載板的布局空間(layoutspace)，明顯減少芯片載板的有效面積。
3、電鍍線的制作會影響后續(xù)芯片封裝結(jié)構(gòu)的電氣性能(electricalperformance)。
4、鎳的電阻值高，且內(nèi)含不純物的成分多，容易影響訊號傳輸?shù)钠焚|(zhì)。
由以上的說明可知，如何在不需電鍍鎳/金層的情況下，減少芯片載板的制程時間與制程成本，且提高芯片封裝結(jié)構(gòu)的電氣性能與有效面積，乃是本實(shí)用新型極欲克服的課題。
由此可見，上述現(xiàn)有的芯片封裝結(jié)構(gòu)在結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決芯片封裝結(jié)構(gòu)存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的芯片封裝結(jié)構(gòu)存在的缺陷，本設(shè)計人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實(shí)務(wù)經(jīng)驗(yàn)及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的芯片封裝結(jié)構(gòu)，能夠改進(jìn)一般現(xiàn)有的芯片封裝結(jié)構(gòu)，使其更具有實(shí)用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實(shí)用價值的本實(shí)用新型。

發(fā)明內(nèi)容
本實(shí)用新型的主要目的在于，克服上述現(xiàn)有的芯片封裝結(jié)構(gòu)存在的不便與缺陷，而提供一種新的芯片封裝結(jié)構(gòu)，所要解決的技術(shù)問題是使其能增加芯片載板的有效面積，并提高芯片封裝結(jié)構(gòu)的電氣性能，從而更加適于實(shí)用。
本實(shí)用新型的目的及解決其技術(shù)問題是采用以下的技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本實(shí)用新型提出的一種芯片封裝結(jié)構(gòu)，其包括一芯片；一芯片載板，用以承載該芯片，并與該芯片電性連接，該芯片載板包括一疊合層，具有一上表面以及一下表面，且該疊合層還具有至少一打線接合墊(bonding finger pad)位于該上表面；一抗氧化層，覆蓋在該打線接合墊的表面，且該抗氧化層是為一非電解電鍍金屬鍍膜(non-electrolyticmetal coating)；以及至少一導(dǎo)線(bonding wire)，連接在該芯片與該打線接合墊之間。
本實(shí)用新型的目的及解決其技術(shù)問題還可以采用以下的技術(shù)措施來進(jìn)一步實(shí)現(xiàn)。
前述的芯片封裝結(jié)構(gòu)，其更包括一封膠，包覆在該芯片與該導(dǎo)線的周圍表面。
前述的芯片封裝結(jié)構(gòu)，其更包括一焊罩層，其覆蓋在該疊合層的該上表面，且該焊罩層具有至少一開口，其暴露出該打線接合墊的接點(diǎn)位置。
前述的芯片封裝結(jié)構(gòu)，其更包括至少一下接點(diǎn)，配置于該疊合層的該下表面。
前述的芯片封裝結(jié)構(gòu)，其更包括一焊罩層，覆蓋在該疊合層的該下表面，且該焊罩層具有至少一開口，其暴露出該下接點(diǎn)的接點(diǎn)位置。
前述的芯片封裝結(jié)構(gòu)，其中所述的抗氧化層是以化學(xué)浸鍍法(flash)、物理氣相沉積法、無電極電鍍法(electroless-plating)或浸漬法(immersion)所形成。
前述的芯片封裝結(jié)構(gòu)，其中所述的抗氧化層的厚度小于等于0.5微米。
前述的芯片封裝結(jié)構(gòu)，其中所述的導(dǎo)線的材質(zhì)是選自鋁、銅、鎳、鈦、鎢、鉑、銀以及鈀其中之一。
前述的芯片封裝結(jié)構(gòu)，其中所述的打線接合墊是為銅墊或鋁墊。
前述的芯片封裝結(jié)構(gòu)，其中所述的抗氧化層的材質(zhì)是選自鎳、金、鉑、銀、鈷、鋅、錫、鉍以及鈀其中之一。
前述的芯片封裝結(jié)構(gòu)，其中所述的芯片載板無電鍍線(non-platingline)設(shè)計。
本實(shí)用新型與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上技術(shù)方案可知，為了達(dá)到前述發(fā)明目的，本實(shí)用新型所運(yùn)用的技術(shù)手段在于提供一種芯片封裝結(jié)構(gòu)，其主要是由一芯片、一芯片載板以及至少一導(dǎo)線(bonding wire)所構(gòu)成。其中，芯片配置于芯片載板上，且芯片與芯片載板電性連接。此外，芯片載板具有一疊合層以及一抗氧化層，而疊合層具有至少一打線接合墊(bonding finger pad)位于上表面。另外，抗氧化層覆蓋在打線接合墊的表面，且抗氧化層是為一非電解電鍍金屬鍍膜(non-electrolytic metal coating)。再者，導(dǎo)線連接在芯片與打線接合墊之間。
依照本實(shí)用新型的較佳實(shí)施例所述，上述的抗氧化層例如以化學(xué)浸鍍法(flash)、物理氣相沉積法、無電極電鍍法(electroless-plating)或浸漬法(immersion)所形成，且其厚度例如小于等于0.5微米。
借由上述技術(shù)方案，本實(shí)用新型的芯片載板及其芯片封裝結(jié)構(gòu)至少具有下列優(yōu)點(diǎn)1、本實(shí)用新型利用簡易、快速的成膜技術(shù)取代現(xiàn)有習(xí)知高成本的電鍍制程，故可以減少芯片載板的制程時間與制程成本。
2、因?yàn)楸緦?shí)用新型不需要在芯片載板上制作電鍍線或預(yù)留電鍍線的布局空間，故可以提高芯片載板的有效面積與電氣性能。
3、由于導(dǎo)線是以成本較低的金屬線(例如銅或鋁)取代現(xiàn)有習(xí)知的金線，故能有效降低芯片封裝的成本。
4、因?yàn)閷?dǎo)線與打線接合墊之間的接合性較佳，強(qiáng)化了導(dǎo)線的抗拉能力，故能夠提高芯片封裝結(jié)構(gòu)的可靠度。
5、本實(shí)用新型的芯片載板可適用于單層或多層線路基板，且打線接合墊之間可以極微細(xì)間距平行排列，故能有效的增加打線接合的可靠度。
綜上所述，本實(shí)用新型特殊的芯片封裝結(jié)構(gòu)，包括一芯片、由一疊合層以及一抗氧化層所組成的芯片載板、以及至少一導(dǎo)線。其中，抗氧化層是以簡易、快速的成膜技術(shù)所形成的一非電解電鍍金屬鍍膜，其覆蓋在打線接合墊或其他接點(diǎn)的表面上。因此，不需以高成本的電鍍設(shè)備所形成的鎳/金層作為打線接合墊或其他接點(diǎn)的抗氧化層，也不需在芯片載板上制作電鍍線或預(yù)留電鍍線的布局空間，故可減少芯片載板的制程時間與制程成本，且可提高芯片載板的有效面積與電氣性能。因此本實(shí)用新型能夠增加芯片載板的有效面積，并可提高芯片封裝結(jié)構(gòu)的電氣性能。其具有上述諸多的優(yōu)點(diǎn)及實(shí)用價值，并在同類產(chǎn)品中未見有類似的結(jié)構(gòu)設(shè)計公開發(fā)表或使用而確屬創(chuàng)新，其不論在結(jié)構(gòu)上或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實(shí)用的效果，且較現(xiàn)有的芯片封裝結(jié)構(gòu)具有增進(jìn)的多項(xiàng)功效，從而更加適于實(shí)用，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計。
上述說明僅是本實(shí)用新型技術(shù)方案的概述，為了能夠更清楚了解本實(shí)用新型的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，且為了讓本實(shí)用新型的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖1是現(xiàn)有習(xí)知一種打線接合型態(tài)的芯片封裝結(jié)構(gòu)的局部剖面示意圖。
圖2是本實(shí)用新型一較佳實(shí)施例的一種芯片載板的局部剖面示意圖。
圖3是本實(shí)用新型一較佳實(shí)施例的一種芯片封裝結(jié)構(gòu)的局部剖面示意圖。
100芯片構(gòu)裝結(jié)構(gòu) 110芯片114焊墊 116導(dǎo)線120芯片載板 122上表面124打線接合墊126下接點(diǎn)128抗氧化層 140焊罩層160焊球 200芯片載板
210疊合層 214打線接合墊216抗氧化層 220焊罩層222開口 300芯片封裝結(jié)構(gòu)310芯片 314焊墊316導(dǎo)線 320芯片載板330疊合層 332a、332b上表面、下表面334打線接合墊 336下接點(diǎn)338抗氧化層 340焊罩層350封膠 360焊球具體實(shí)施方式
為更進(jìn)一步闡述本實(shí)用新型為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，
以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本實(shí)用新型提出的芯片封裝結(jié)構(gòu)其具體實(shí)施方式
、結(jié)構(gòu)、特征及其功效，詳細(xì)說明如后。
請參閱圖2所示，是本實(shí)用新型一較佳實(shí)施例的一種芯片載板的局部剖面結(jié)構(gòu)示意圖。該芯片載板200，例如為有機(jī)介電基板、無機(jī)介電基板或軟性電路板，其包括一疊合層210、一抗氧化層216以及一焊罩層220所構(gòu)成。其中，疊合層210例如是由單層或多層圖案化導(dǎo)線層以及至少一介電層交替疊合所構(gòu)成。以多層線路基板為例，介電層可配置于任二相鄰的圖案化導(dǎo)線層之間，且圖案化導(dǎo)線層可藉由貫穿介電層的導(dǎo)通孔(PTH)或?qū)щ娍?via)而彼此電性連接。
如圖2所示，疊合層210具有多數(shù)個打線接合墊214(僅圖示其一)，其配置于上表面212，且焊罩層220例如以印刷的方式形成于疊合層210的上表面212，并且焊罩層220具有至少一開口222，其暴露出打線接合墊214的至少部分表面。在本實(shí)施例中，該打線接合墊214例如以微小間距平行排列，并可藉由一導(dǎo)線(bonding wire)與芯片(圖中未示)電性連接。當(dāng)然，接合墊214若以極微細(xì)間距平行排列時，芯片對外連接的I/O數(shù)量則愈多。此外，上述的疊合層210若由單層線路層以及一軟性介電材質(zhì)(例如聚醯亞胺)所構(gòu)成時，則作為可撓性的軟性電路板。
值得注意的是，為了避免芯片載板200的打線接合墊214(其材質(zhì)例如為銅或鋁)發(fā)生氧化作用，接合墊214所暴露的表面是以一抗氧化層216覆蓋著。其中，抗氧化層216是為一非電解電鍍金屬鍍膜(non-electrolyticmetal coating)，且特別是抗氧化層216可取代習(xí)知高成本的電鍍設(shè)備所形成的鎳/金層，以降低制程的成本。在本實(shí)施例中，抗氧化層216的材質(zhì)例如選自鎳、金、鉑、銀、鈷、鋅、錫、鉍以及鈀其中之一。上述這些材質(zhì)可藉由簡易、快速的成膜技術(shù)，例如是化學(xué)浸鍍法(flash)、物理氣相沉積法(Physical Vapor Deposition，PVD)、非電解電鍍法(non-electroless method)或浸漬法(immersion)，形成于接合墊214的所暴露的表面。因此，相較于現(xiàn)有習(xí)知電鍍鎳/金層的耗時與高成本來說，本實(shí)用新型所制作的抗氧化層216可有效地減少制程的時間與成本。
在上述的成膜技術(shù)中，利用無電極電鍍法所形成的抗氧化層的材質(zhì)例如有鎳、金、鉑、銀、鈷、鋅、錫以及鈀等。此外，利用浸漬法所形成的抗氧化層的材質(zhì)例如有金、鈀、錫、銀、鉍、鎳以及鉑等。
此外，現(xiàn)有習(xí)知方式在電鍍之前，必須先制作電鍍線于芯片載板上，然后在電鍍鎳/金層完成之后，再切割電鍍線，以形成各自獨(dú)立的訊號線及其接合墊，從而導(dǎo)致芯片載板的有效面積減少，以及影響線路的布局空間與電氣特性。反觀本實(shí)用新型，其所使用的成膜技術(shù)，在無須制作電鍍線的前提下，明顯增加了芯片載板200的有效面積(或相對縮小芯片載板200的尺寸)，且可提高線路的布局空間與電氣特性。
接著，請參閱圖3所示，是本實(shí)用新型一較佳實(shí)施例的一種芯片封裝結(jié)構(gòu)的局部剖面示意圖。以打線接合的芯片封裝結(jié)構(gòu)300為例，該芯片封裝結(jié)構(gòu)300，主要包括一芯片310、多數(shù)條導(dǎo)線316(圖中僅示其一)以及一芯片載板320，該芯片310配置于芯片載板320上，且芯片310的焊墊314可藉由一導(dǎo)線316電性連接至芯片載板320的打線接合墊334。其中，該導(dǎo)線316的材質(zhì)非為高成本的金線，而是選自鋁、銅、鎳、鈦、鎢、鉑、銀以及鈀其中之一。此外，芯片載板320包括一疊合層330、一抗氧化層338以及一焊罩層340。以多層線路基板為例，疊合層330的上表面332a與下表面332b可分別具有多數(shù)個接合墊334以及多數(shù)個下接點(diǎn)336，且焊罩層340分別覆蓋在疊合層330的上表面332a與下表面332b，并以開口暴露出打線接合墊334與下接點(diǎn)336的局部表面(或全部表面)。
值得注意的是，打線接合墊334與下接點(diǎn)336的所暴露的表面是以簡易、快速的成膜技術(shù)覆蓋一抗氧化層338，以避免產(chǎn)生氧化作用，影響電氣性能。其中，抗氧化層338例如以化學(xué)浸鍍法、物理氣相沉積法、無電極電鍍法或浸漬法所形成的非電解電鍍金屬鍍膜，例如為其成膜厚度小于習(xí)知鎳/金層的電鍍厚度(約5.5微米)，且最佳成膜厚度約小于等于0.5微米。因此，相較于現(xiàn)有習(xí)知鍍金的成本高，而鎳的高阻值且內(nèi)含不純物的成分高的缺點(diǎn)，本實(shí)用新型所使用的抗氧化層338與導(dǎo)線316的成本較低，且打線接合墊334與導(dǎo)線316之間的表面接合性佳，進(jìn)而可以提高訊號傳輸?shù)钠焚|(zhì)。
此外，芯片封裝結(jié)構(gòu)300在完成打線接合的制程后，更可以一封膠350包覆在芯片310、芯片載板320的打線接合墊334以及導(dǎo)線316的周圍表面，以保護(hù)芯片310與導(dǎo)線316。在本實(shí)施例中，由于導(dǎo)線316與打線接合墊334之間的抗拉強(qiáng)度提高，因此在灌封膠350的過程中，可改善因模流沖擊金屬導(dǎo)線316而造成偏移(sweeping)或下陷(sagging)的機(jī)率，進(jìn)而可提高芯片封裝結(jié)構(gòu)300的可靠度。此外，以球格陣列(BGA)型態(tài)的芯片封裝結(jié)構(gòu)為例，疊合層330的下接點(diǎn)336還可植入多個焊球360(solder ball)，以作為芯片封裝結(jié)構(gòu)300對外電性連接的媒介。
由以上的說明可知，本實(shí)用新型的芯片載板及其芯片封裝結(jié)構(gòu)，因?yàn)椴捎煤喴?、快速的成膜技術(shù)，以形成一抗氧化層在打線接合墊或其他接點(diǎn)的所暴露的表面上。因此，不需以高成本的電鍍設(shè)備形成鎳/金層作為打線接合墊或其他接點(diǎn)的抗氧化層，也不需在芯片載板上制作電鍍線或預(yù)留電鍍線的布局空間，故可減少芯片載板的制程時間與制程成本，且可提高芯片載板的有效面積與電氣性能。
以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非對本實(shí)用新型作任何形式上的限制，雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然而并非用以限定本實(shí)用新型，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本實(shí)用新型技術(shù)方案的范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本實(shí)用新型技術(shù)方案內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上的實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本實(shí)用新型技術(shù)方案的范圍內(nèi)。
權(quán)利要求1.一種芯片封裝結(jié)構(gòu)，其特征在于其包括一芯片；一芯片載板，用以承載該芯片，并與該芯片電性連接，該芯片載板包括一疊合層，具有一上表面以及一下表面，且該疊合層還具有至少一打線接合墊位于該上表面；一抗氧化層，覆蓋在該打線接合墊的表面，且該抗氧化層是為一非電解電鍍金屬鍍膜；以及至少一導(dǎo)線，連接在該芯片與該打線接合墊之間。
2.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其更包括一封膠，包覆在該芯片與該導(dǎo)線的周圍表面。
3.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其更包括一焊罩層，其覆蓋在該疊合層的該上表面，且該焊罩層具有至少一開口，其暴露出該打線接合墊的接點(diǎn)位置。
4.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其更包括至少一下接點(diǎn)，配置于該疊合層的該下表面。
5.根據(jù)權(quán)利要求4所述的芯片封裝結(jié)構(gòu)，其特征在于其更包括一焊罩層，覆蓋在該疊合層的該下表面，且該焊罩層具有至少一開口，其暴露出該下接點(diǎn)的接點(diǎn)位置。
6.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其中所述的抗氧化層的厚度小于等于0.5微米。
7.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其中所述的導(dǎo)線的材質(zhì)是選自鋁、銅、鎳、鈦、鎢、鉑、銀以及鈀其中之一。
8.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其中所述的打線接合墊為銅墊或鋁墊。
9.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其中所述的抗氧化層的材質(zhì)是選自鎳、金、鉑、銀、鈷、鋅、錫、鉍以及鈀其中之一。
10.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于其中所述的芯片載板不具有電鍍線。
專利摘要本實(shí)用新型是關(guān)于一種芯片封裝結(jié)構(gòu)，包括一芯片、由一疊合層以及一抗氧化層所組成的芯片載板、以及至少一導(dǎo)線。其中，抗氧化層是以簡易、快速的成膜技術(shù)所形成的一非電解電鍍金屬鍍膜，其覆蓋在打線接合墊或其他接點(diǎn)的表面上。因此，不需以高成本的電鍍設(shè)備所形成的鎳/金層作為打線接合墊或其他接點(diǎn)的抗氧化層，也不需在芯片載板上制作電鍍線或預(yù)留電鍍線的布局空間，故可減少芯片載板的制程時間與制程成本，且提高芯片載板的有效面積與電氣性能。
文檔編號H01L21/50GK2791881SQ20042009652
公開日2006年6月28日 申請日期2004年9月27日 優(yōu)先權(quán)日2004年9月27日
發(fā)明者何昆耀, 宮振越 申請人:威盛電子股份有限公司