專利名稱：半導體元件及其制造方法
技術領域：
本發(fā)明是有關于一種集成電路以及半導體元件制造方法，且特別有關于一種降低硅之中的應力以助于在硅上方形成硅化鎳的方法。
背景技術：
在現(xiàn)今的集成電路以及半導體元件制造方法中，乃采用自對準硅化物(SALICIDE)技術，以降低多晶硅柵極與源/漏極的電阻，進而降低電阻電容延遲時間(RC delay)。電阻電容延遲時間是柵極的速度性能的指針，也就是說電阻電容延遲時間越短，則可以增進柵極的速度性能。已知自對準硅化物技術中，常采用鈷硅化物(CoSi2)，用于0.25微米以下的制程。然而，在42納米以下的超微細線路的制程中，若使用鈷硅化物作為超微細多晶硅柵極，會引起所謂的附聚作用(agglomeration effects)，因此必須尋找其它替代材料。
現(xiàn)有技術中利用硅化鎳所形成的超微細多晶硅柵極，由于具有較低的片電阻、較少的漏電流、較少的硅消耗量，而且甚至可以提升N型場效應晶體管或P型場效應晶體管的驅動電流，因而可以解決上述問題。
但是，上述硅化鎳技術也有其缺點，就是當單晶硅或含硅的基板中具有張應力時，在形成硅化鎳的同時也會生成二硅化鎳。而且，在硅的基板深處生成二硅化鎳，會導致漏電流；另外，二硅化鎳可以在廣泛的溫度范圍下生成。例如，在225℃的溫度下，可以在P型單晶硅基板上形成外延二硅化鎳。
單晶硅或含硅的基板中的張應力可能是由基板中的P型摻雜物原子所引起。例如，硼是經(jīng)常摻雜于硅之中的P型摻雜物。因為硼的原子半徑小于硅的原子半徑，因此會在硅晶格中產(chǎn)生應力。另外，硅之中的張應力也有可能是由幾何形狀與熱效應等因素所引起。
因此，業(yè)界急需一種具有硅化鎳的集成電路以及半導體元件的制造方法。
發(fā)明內容
本發(fā)明的主要目的之一就是降低硅之中的應力以助于在硅上方形成硅化鎳。
為達上述目的，本發(fā)明的方法主要是提供一種半導體元件的制造方法，包括下列步驟首先，提供一基板，然后在該基板的含硅區(qū)域摻雜第一摻雜物。其中，該第一摻雜物在該含硅區(qū)域產(chǎn)生應力。接著，在該含硅區(qū)域摻雜第二摻雜物，以降低該第一摻雜物在該含硅區(qū)域產(chǎn)生的應力。其中，具有該第一摻雜物與該第二摻雜物的該含硅區(qū)域包括一源/漏區(qū)。之后，形成一硅化鎳膜于該源/漏區(qū)上。
本發(fā)明所述的半導體元件的制造方法，該第二摻雜物的原子半徑大于硅的原子半徑，且是選自由第二族元素、第三族元素、第四族元素、以及上述元素的組合所組成的群組。
本發(fā)明所述的半導體元件的制造方法，該第一摻雜物的摻雜步驟是達到一特定的活化載體層濃度，且當該活化載體層濃度維持在一特定值時，位于該源/漏區(qū)的該第二摻雜物降低該含硅區(qū)域的應力。
本發(fā)明所述的半導體元件的制造方法，在形成該硅化鎳膜的步驟前，更包括一個活化該源/漏區(qū)內的第一摻雜物與該第二摻雜物的步驟。
本發(fā)明另提供一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生應力；形成一非晶硅層于該源/漏區(qū)上，該非晶硅層具有一厚度；以及形成一硅化鎳膜于該非晶硅層上。
本發(fā)明所述的半導體元件的制造方法，該非晶硅層是具有一特定的厚度，且該非晶硅層的形成方法包括一既有的離子布植制程或一額外的非晶化離子布植制程，而將位于該基板側的該非晶硅層的一部分結晶化。
本發(fā)明所述的半導體元件的制造方法，該硅化鎳膜的形成步驟僅消耗該非晶硅層。
本發(fā)明所述的半導體元件的制造方法，該硅化鎳膜的形成步驟包括先形成一鎳膜于該源/漏區(qū)上，且該硅化鎳膜的形成步驟僅消耗該非晶硅層，之后對該基板進行一退火步驟。
本發(fā)明還提供一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；形成一深埋層于該基板內，該深埋層具有一晶格常數(shù)而在該基板內產(chǎn)生應力；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物可以抵消深埋層所引起的應力；以及形成一硅化鎳膜于該源/漏區(qū)上。
本發(fā)明所述的半導體元件的制造方法，該深埋層的形成步驟包括先形成該深埋層于該基板上，并且形成一硅層或含硅材料于該深埋層上，且該深埋層的晶格常數(shù)大于硅的晶格常數(shù)。
本發(fā)明又提供一種半導體元件，所述半導體元件包括一基板；一深埋層，置于該基板內，且該深埋層具有一晶格常數(shù)而在該基板內產(chǎn)生應力；一摻雜物，摻雜于該基板的含硅區(qū)域內，以形成一源/漏區(qū)，而該摻雜物可以抵消深埋層所引起的應力；以及一硅化鎳膜，形成于該源/漏區(qū)上。
本發(fā)明進而提供一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生張應力；形成一鎳膜于該源/漏區(qū)上；形成一覆蓋層于該鎳膜上，該覆蓋層是選自一種會壓縮該鎳膜以及該鎳膜的下方區(qū)域；以及將該鎳膜轉換成一硅化鎳膜。
本發(fā)明所述的半導體元件的制造方法，更包括移除該覆蓋層的步驟，其中該覆蓋層包括一介電材料。
本發(fā)明所述的半導體元件的制造方法，是對該基板進行一退火步驟，以將該鎳膜轉換成一硅化鎳膜。
本發(fā)明進而又提供一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生張應力；形成一鎳膜于該源/漏區(qū)上；將該鎳膜轉換成一二硅化鎳膜；以及將該二硅化鎳膜轉換成一硅化鎳膜。
本發(fā)明所述的半導體元件的制造方法，該鎳膜轉換步驟是在小于250℃的溫度下對該基板進行一退火步驟，且大體進行30秒，而該二硅化鎳膜轉換步驟是大體在400℃的溫度下對該基板進行一退火步驟，且大體進行2秒。
本發(fā)明所述的半導體元件的制造方法，該鎳膜轉換步驟是在大體介于200至220℃的溫度下對該基板進行一退火步驟，且大體進行30秒。
另外，本發(fā)明也提供一種將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，包括下列步驟首先，形成一鎳膜于該包含二硅化鎳的薄膜上。接著，對該基板進行一退火步驟，以將該包含二硅化鎳的薄膜轉換成硅化鎳膜。
本發(fā)明所述的將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，該退火步驟包括一快速加熱退火制程。
本發(fā)明所述的將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，更包括從硅化鎳膜上移除未反應的鎳膜的部分。
本發(fā)明所述半導體元件及其制造方法，可降低硅之中的應力，進而有助于在硅上方形成硅化鎳。
圖1A至圖1C是繪示根據(jù)本發(fā)明一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖2A是繪示根據(jù)現(xiàn)有技術的活化載體濃度對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖；圖2B是繪示根據(jù)現(xiàn)有技術的應力對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖；圖3A是繪示根據(jù)本發(fā)明一較佳實施例的活化載體濃度對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖；圖3B是繪示根據(jù)本發(fā)明一較佳實施例的應力對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖；圖4A至圖4C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖5A至圖5C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖6A至圖6C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖7A至圖7C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖8A至圖8C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖；圖9A至圖9C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。
具體實施例方式
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下圖1A至圖1C是繪示根據(jù)本發(fā)明一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖1A所示，此方法包括下列主要步驟首先，形成柵極結構130于單晶硅基板120或任何含硅的基板上(例如是硅化鍺)。然后，在柵極結構130的兩側形成第一與第二非導電間隙子160a與160b。上述柵極結構130可以包括柵極氧化物132與柵極導體134。其中，柵極氧化物132例如是二氧化硅并形成于單晶硅基板120上；柵極導體134例如是多晶硅并形成于柵極氧化物132上。上述柵極結構130可以利用已知方法形成。上述間隙子160a與160b可以是氧化物或氮化物層。
接著，進行源/漏區(qū)的離子布植制程，以在單晶硅基板120中形成自對準第一與第二P+源/漏區(qū)170a、170b。上述源/漏區(qū)的離子布植制程是可以使用P型摻雜物，例如是硼或二氟化硼。P型金屬氧化物半導體元件的輕摻雜漏區(qū)域或是N型金屬氧化物半導體元件的離子布植區(qū)域(未顯示)可以摻雜P型摻雜物，作為源/漏區(qū)的延伸區(qū)域171a、171b。其中，上述源/漏區(qū)的延伸區(qū)域171a、171b可以在間隙子制程前或是源/漏區(qū)的離子布植制程后形成。在本說明書中，“源/漏區(qū)”一詞就是指源/漏區(qū)及/或源/漏區(qū)的延伸區(qū)域。
因為硼的原子半徑遠小于硅的原子半徑。因此根據(jù)本實施例，可利用硼或二氟化硼在基板的源/漏區(qū)進行離子布植制程，以增加硅或含硅的基板的張應力，并維持導電度。在其它實施例中，也可以在基板的源/漏區(qū)植入原子半徑大于硅原子半徑的摻雜物，例如是第二族元素、第三族元素、第四族元素、或上述元素的組合。上述應力補償制程可以在源/漏區(qū)的離子布植制程前或后進行。圖1B是繪示在源/漏區(qū)的離子布植制程后進行應力補償制程。
根據(jù)本發(fā)明，為了維持正常的元件功能，在應力補償制程之后，活化載體層的濃度與輪廓應該大致不變，如圖2A與圖3A所示。其中，圖2A是繪示根據(jù)現(xiàn)有技術的活化載體濃度(Activecarrier concentration)對離子布植深度(depth)(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖。圖3A是繪示根據(jù)本發(fā)明一較佳實施例的活化載體濃度對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖。另外，圖2B是繪示根據(jù)現(xiàn)有技術的應力(strain)對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖。圖3B是繪示根據(jù)本發(fā)明一較佳實施例的應力對離子布植深度(未經(jīng)應力補償?shù)碾x子布植制程)的關系圖。根據(jù)本發(fā)明的應力補償?shù)碾x子布植制程，明顯降低基板的源/漏區(qū)的應力。因此，由現(xiàn)有技術可以知道，欲促進硅化鎳的生成并不一定要完全補償基板的源/漏區(qū)的應力。
根據(jù)本發(fā)明的應力補償?shù)碾x子布植制程，依照原子半徑的差異而調整硼或二氟化硼在源/漏區(qū)的離子布植制程的劑量以及第二、三、四族元素在應力補償?shù)碾x子布植制程的劑量，可以保持活化載體濃度與輪廓。例如，在未經(jīng)應力補償?shù)碾x子布植制程的狀況下，假設硼或二氟化硼在源/漏區(qū)的離子布植制程的劑量約3×1015/cm2，則在應力補償?shù)碾x子布植制程的狀況下的活化載體在源/漏區(qū)的總劑量可以利用下列式子計算
對于硼與第四族元素-鍺原子半徑RGe＝1.22埃，RSi＝1.11埃，RB＝0.8埃RSi＝C×RB+(1-C)×RGeC＝0.26其中，C是一預設的濃度比值，且定義為源/漏區(qū)的摻雜物與應力補償?shù)膿诫s物的濃度比值。
劑量(鍺)∶劑量(硼)＝(0.74)3∶(0.26)3≈23∶1活化載體在源/漏區(qū)的總劑量＝劑量(鍺)+劑量(硼)對于硼與第三族元素-銦原子半徑RIn＝1.44埃，RSi＝1.11埃，RB＝0.8埃RSi＝C×RB+(1-C)×RInC＝0.516劑量(銦)∶劑量(硼)＝(0.484)3∶(0.516)3≈0.83∶1活化載體在源/漏區(qū)的總劑量＝劑量(銦)+劑量(硼)對于硼與第三族元素-銦以及第五族元素-銻的組合原子半徑RIn＝1.44埃，RSb＝1.40埃，RSi＝1.11埃，RB＝0.8埃RSi＝C×RIn+C×RSb+(1-2C)×RBC＝0.25劑量(銦)∶劑量(銻)∶劑量(硼)≈1∶1∶8活化載體在源/漏區(qū)的總劑量
＝劑量(銦)+劑量(銻)+劑量(硼)在完成源/漏區(qū)的離子布植制程以及應力補償?shù)碾x子布植制程之后，可以進行一快速加熱退火制程(rapid temperature anneal，RTA)，以活化摻雜物。上述快速加熱退火制程可以在大約600℃至1000℃的溫度度下，進行大約5秒鐘。當然，根據(jù)現(xiàn)有技術可以得知，上述參數(shù)是視所要的摻雜物輪廓而定。
如圖1c所示，利用已知鎳自對準硅化物(SALICIDE)制程，在應力釋放后的源/漏區(qū)170a、170b上形成導電硅化鎳膜180a、180b，之后進行一快速加熱退火制程。因為源/漏區(qū)的張應力已經(jīng)降低，可以促進單晶硅化鎳膜180a、180b在源/漏區(qū)以接近100％的純度生成。因此，二硅化鎳便不易在源/漏區(qū)生成。
圖4A至圖4C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖4A所示，此方法包括下列主要步驟首先，提供一單晶硅基板220(或任何含硅的基板)。此基板220包括一柵極結構230、間隙子260a與260b、以及源/漏區(qū)270a與270b，而此柵極結構230是由柵極氧化物232與柵極導體234所組成。
根據(jù)本發(fā)明，接著，在源/漏區(qū)270a、270b上形成非晶硅層271；或是將部分的源/漏區(qū)270a、270b非晶化。例如在其它實施例中，可以在快速加熱退火制程之前，對源/漏區(qū)270a、270b進行一非晶化離子布植制程。由于源/漏區(qū)的離子布植制程通常會導致非晶硅層生成，因此也可以在源/漏區(qū)的離子布植制程中，形成上述非晶硅層271于源/漏區(qū)270a、270b上。另外，也可以在沉積鎳膜之前，利用非晶化離子布植制程形成上述非晶硅層271。借由調整摻雜物、劑量、能量、溫度以及電流等參數(shù)，可以得到適當?shù)姆蔷Ч鑼?71厚度。另外，如圖4B所示，借著降低后續(xù)源/漏區(qū)摻雜物活化制程的溫度，將靠近硅基板側的部分非晶硅層271結晶化，因而減少非晶硅層271的厚度，以得到適當?shù)姆蔷Ч鑼雍穸?。在一較佳實施中，在大約700℃的溫度下進行源/漏區(qū)摻雜物活化制程(通常退火溫度約1000℃以下)。適當?shù)姆蔷Ч鑼?71的厚度是依照在后續(xù)硅化(Silicidation)制程中所要沉積的鎳膜厚度而定，因為鎳膜會消耗一定比例的非晶硅層271而形成硅化鎳。在一較佳實施例中，鎳膜厚度與適當?shù)姆蔷Ч鑼雍穸缺壤秊?∶1.8。
圖4C是說明上述硅化制程，因而在源/漏區(qū)270a、270b上形成硅化鎳膜280a、280b。上述硅化制程是可以使用傳統(tǒng)的快速加熱退火制程參數(shù)，以形成硅化鎳。通常，硅化制程只消耗剩余的非晶硅層。因此，若在硅化制程中使用非晶硅層271，可以避免在源/漏區(qū)上形成二硅化鎳，因而促進鎳膜280a、280b在源/漏區(qū)上形成。
圖5A至圖5C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖5A所示，此方法包括下列主要步驟首先，提供一單晶硅基板320(或任何含硅的基板)。此基板320包括一柵極結構330、間隙子360a與360b、以及源/漏區(qū)370a與370b，而此柵極結構330是由柵極氧化物332與柵極導體334所組成。
根據(jù)本發(fā)明，接著在基板上形成具有適當厚度的非晶硅層371，如圖5B所示。上述非晶硅層271的形成方法包括化學氣相沉積法。其中，非晶硅層271的適當厚度是依照在后續(xù)硅化(Silicidation)制程中所要沉積的鎳膜厚度而定，如之前所述。因此，在一較佳實施例中，鎳膜厚度與適當?shù)姆蔷Ч鑼雍穸缺壤秊?∶1.8。
圖5C是說明上述硅化制程，因而在源/漏區(qū)370a、370b上形成硅化鎳膜380a、380b。上述硅化制程是可以使用傳統(tǒng)的快速加熱退火制程參數(shù)，以形成硅化鎳。如圖4A至圖4C所示的方法，硅化制程消耗非晶硅層371，卻不消耗外延硅或單晶硅基板。因此，若在硅化制程中使用非晶硅層371，可以避免在源/漏區(qū)370a、370b上形成二硅化鎳，因而促進硅化鎳膜380a、380b在源/漏區(qū)370a、370b上形成。
圖6A至圖6C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖6A所示，此方法包括形成一深埋層于一n型或p型基板或任何含硅的基板上。其中，深埋層包括鍺、硅化鍺或二氧化硅，且具有較硅大的晶格常數(shù)。如圖6A所示，利用外延成長法形成深埋層421于基板420上，然后形成一硅層422于深埋層421上。上述深埋層421的形成方法包括化學氣相沉積法。因為深埋層421的晶格常數(shù)大于硅的晶格常數(shù)，因此深埋層421會產(chǎn)生應力。
如圖6B所示，形成柵極結構430于硅層422上。然后，在柵極結構430的兩側形成第一與第二非導電間隙子460a與460b。上述柵極結構430包括柵極氧化物432與柵極導電層434。其中，柵極結構430與間隙子460a、460b相似于圖1A所示的柵極結構與間隙子。
如圖6B所示，于傳統(tǒng)的源/漏區(qū)的離子布植制程中使用P型摻雜物，在硅層422中形成自對準第一與第二P+源/漏區(qū)470a、470b。上述P型摻雜物例如是硼或二氟化硼。因為硼的原子半徑大于硅的原子半徑，下方的硅層422會補償(抵消)由硼所引起的張力。
如圖6C所示，利用快速加熱退火制程與硅化制程，分別活化摻雜物以及形成導電硅化鎳膜480a、480b于源/漏區(qū)470a、470b上。由于硅層422的源/漏區(qū)470a、470b的大部分應力已經(jīng)被深埋層421降低，可以避免在源/漏區(qū)上形成二硅化鎳，因而促進硅化鎳膜480a、480b在源/漏區(qū)上形成。即使形成少量的二硅化鎳，深埋層421也會阻止二硅化鎳在深埋層更深處形成。
圖7A至圖7C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖7A所示，此方法包括下列主要步驟首先，提供一單晶硅基板520(或任何含硅的基板)。此基板520包括一柵極結構530、間隙子560a與560b、具有張力的P+源/漏區(qū)570a與570b、以及用于硅化制程的鎳膜575a與575b，而此柵極結構530是由柵極氧化物532與柵極導體534所組成。其中，鎳膜575a與575b分別置于源/漏區(qū)570a與570b上。
如圖7B所示，介電覆蓋層590a與590b由氮化物、氧化物、或氮氧化物所組成，并分別形成于鎳膜575a與575b上。上述介電間隙子560a與560b以及/或介電覆蓋層590a與590b可以在張力下形成。上述介電覆蓋層590a與590b的組成材料應該具備壓縮鎳膜575a與575b的特性，因而補償或抵消下方鎳膜575a與575b的張力。上述組成介電覆蓋層590a與590b的材料例如是氮化物。
如圖7C所示，可以使用傳統(tǒng)的快速加熱退火制程，分別將鎳膜575a與575b轉換成硅化鎳膜580a與580b。其中，可以調整的參數(shù)包括溫度、時間、鎳膜575a與575b厚度、介電覆蓋層590a與590b厚度、或間隙子560a與560b厚度，以反制基板520的源/漏區(qū)570a與570b中的張應力。
由于介電覆蓋層590a與590b以及/或間隙子560a與560b(源/漏延伸區(qū)位于間隙子下方)所提供的反制的壓縮應力已經(jīng)降低鎳膜575a與575b中大部分的張應力，因此在硅化制程中將大大降低于源/漏區(qū)生成二硅化鎳的機會。在硅化制程之后，可以使用已知移除制程，將介電覆蓋層590a與590b移除。上述移除制程包括干蝕刻或濕蝕刻。
圖8A至圖8C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。如圖8A所示，此方法包括下列主要步驟首先，提供一單晶硅基板620(或任何含硅的基板)。此基板620包括一柵極結構630、間隙子660a與660b、具有張力的P+源/漏區(qū)670a與670b、以及用于硅化制程的鎳膜675a與675b，而此柵極結構630是由柵極氧化物632與柵極導體634所組成。其中，鎳膜675a與675b分別置于源/漏區(qū)670a與670b上。
使用兩次快速加熱退火制程，分別將鎳膜675a與675b轉換成硅化鎳膜。如圖8B所示，第一次快速加熱退火制程將鎳膜675a與675b轉換成富含金屬的二硅化鎳膜676a與676b。在一較佳實施例中，第一次快速加熱退火制程的溫度大約介于200℃至220℃，并大約進行10秒鐘至20分鐘。因為二硅化鎳膜容易在250℃至400℃的溫度下形成，因此在介于200℃至220℃的低溫下，可以有效避免生成二硅化鎳膜。
如圖8C所示，第二次快速加熱退火制程將二硅化鎳膜676a與676b轉換成硅化鎳膜680a與680b。在一較佳實施例中，第二次快速加熱退火制程的溫度大約介于375℃至425℃，并大約進行10秒鐘至20秒鐘。必要的話，第二次快速加熱退火制程也可以在后續(xù)形成一蝕刻停止層時使用。其中，上述蝕刻停止層的沉積溫度大約是400℃。
圖9A至圖9C是繪示根據(jù)本發(fā)明另一較佳實施例的P型金屬氧化物半導體元件的制程剖面圖。當二硅化鎳形成之后升高接觸電阻時，本發(fā)明的方法也可以作為修補步驟。如圖9A所示，此方法包括下列主要步驟首先，提供一硅基板720。此基板720包括一柵極結構730、間隙子760a與760b、置于源/漏區(qū)770a與770b上的二硅化鎳膜、置于二硅化鎳膜777a與777b上的層間介電層781、以及接觸洞782a與782b，而此柵極結構730是由柵極氧化物732與多晶硅柵極導體734所組成。其中，接觸洞782a與782b露出二硅化鎳膜777a與777b的部分表面。
如圖9B所示，在二硅化鎳膜777a與777b上方形成一鎳膜778。通常，鎳膜778的厚度約介于20埃至40埃之間。接著，使用快速加熱退火制程將二硅化鎳膜777a與777b轉換成硅化鎳膜780a與780b。
如圖9B所示，移除快速加熱退火制程之后剩余的未反應的鎳。
以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項技術的人員，在不脫離本發(fā)明的精神和范圍內，可在此基礎上做進一步的改進和變化，因此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下120、220、320、420、520、620、720硅基板130、230、330、430、530、630、730柵極結構132、232、332、432、532、632、732柵極氧化物134、234、334、434、534、634、734柵極導體160a、260a、360a、460a、560a、660a、760a間隙子160b、260b、360b、460b、560b、660b、760b間隙子170a、171a、270a、370a、470a、570a、670a、770a源/漏區(qū)170b、171b、270b、370b、470b、570b、670b、770b源/漏區(qū)271、371硅層180a、280a、380a、480a、580a、680a、780a硅化鎳膜
180b、280b、380b、480b、580b、680b、780b硅化鎳膜421深埋層422硅層575a、675a鎳膜575b、675b鎳膜590a介電覆蓋層590b介電覆蓋層676a二硅化鎳膜676b二硅化鎳膜777a二硅化鎳膜777b二硅化鎳膜778鎳膜782a接觸洞782b接觸洞
權利要求
1.一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一第一摻雜物，而該第一摻雜物在該含硅區(qū)域產(chǎn)生應力；在該含硅區(qū)域摻雜一第二摻雜物，以降低該第一摻雜物在該含硅區(qū)域產(chǎn)生的應力，其中具有該第一摻雜物與該第二摻雜物的該含硅區(qū)域包括一源/漏區(qū)；以及形成一硅化鎳膜于該源/漏區(qū)上。
2.根據(jù)權利要求1所述的半導體元件的制造方法，其特征在于該第二摻雜物的原子半徑大于硅的原子半徑，且是選自由第二族元素、第三族元素、第四族元素、以及上述元素的組合所組成的群組。
3.根據(jù)權利要求1所述的半導體元件的制造方法，其特征在于該第一摻雜物的摻雜步驟是達到一特定的活化載體層濃度，且當該活化載體層濃度維持在一特定值時，位于該源/漏區(qū)的該第二摻雜物降低該含硅區(qū)域的應力。
4.根據(jù)權利要求1所述的半導體元件的制造方法，其特征在于在形成該硅化鎳膜的步驟前，更包括一個活化該源/漏區(qū)內的第一摻雜物與該第二摻雜物的步驟。
5.一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生應力；形成一非晶硅層于該源/漏區(qū)上，該非晶硅層具有一厚度；以及形成一硅化鎳膜于該非晶硅層上。
6.根據(jù)權利要求5所述的半導體元件的制造方法，其特征在于該非晶硅層是具有一特定的厚度，且該非晶硅層的形成方法包括一既有的離子布植制程或一額外的非晶化離子布植制程，而將位于該基板側的該非晶硅層的一部分結晶化。
7.根據(jù)權利要求5所述的半導體元件的制造方法，其特征在于該硅化鎳膜的形成步驟僅消耗該非晶硅層。
8.根據(jù)權利要求5所述的半導體元件的制造方法，其特征在于該硅化鎳膜的形成步驟包括先形成一鎳膜于該源/漏區(qū)上，且該硅化鎳膜的形成步驟僅消耗該非晶硅層，之后對該基板進行一退火步驟。
9.一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；形成一深埋層于該基板內，該深埋層具有一晶格常數(shù)而在該基板內產(chǎn)生應力；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物可以抵消深埋層所引起的應力；以及形成一硅化鎳膜于該源/漏區(qū)上。
10.根據(jù)權利要求9所述的半導體元件的制造方法，其特征在于該深埋層的形成步驟包括先形成該深埋層于該基板上，并且形成一硅層或含硅材料于該深埋層上，且該深埋層的晶格常數(shù)大于硅的晶格常數(shù)。
11.一種半導體元件，所述半導體元件包括一基板；一深埋層，置于該基板內，且該深埋層具有一晶格常數(shù)而在該基板內產(chǎn)生應力；一摻雜物，摻雜于該基板的含硅區(qū)域內，以形成一源/漏區(qū)，而該摻雜物可以抵消深埋層所引起的應力；以及一硅化鎳膜，形成于該源/漏區(qū)上。
12.一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生張應力；形成一鎳膜于該源/漏區(qū)上；形成一覆蓋層于該鎳膜上，該覆蓋層是選自一種會壓縮該鎳膜以及該鎳膜的下方區(qū)域；以及將該鎳膜轉換成一硅化鎳膜。
13.根據(jù)權利要求12所述的半導體元件的制造方法，其特征在于更包括移除該覆蓋層的步驟，其中該覆蓋層包括一介電材料。
14.根據(jù)權利要求12所述的半導體元件的制造方法，其特征在于是對該基板進行一退火步驟，以將該鎳膜轉換成一硅化鎳膜。
15.一種半導體元件的制造方法，所述半導體元件的制造方法包括下列步驟提供一基板；在該基板的含硅區(qū)域摻雜一摻雜物，以形成一源/漏區(qū)，而該摻雜物在該源/漏區(qū)產(chǎn)生張應力；形成一鎳膜于該源/漏區(qū)上；將該鎳膜轉換成一二硅化鎳膜；以及將該二硅化鎳膜轉換成一硅化鎳膜。
16.根據(jù)權利要求15所述的半導體元件的制造方法，其特征在于該鎳膜轉換步驟是在小于250℃的溫度下對該基板進行一退火步驟，且進行30秒，而該二硅化鎳膜轉換步驟是在400℃的溫度下對該基板進行一退火步驟，且進行2秒。
17.根據(jù)權利要求15所述的半導體元件的制造方法，其特征在于該鎳膜轉換步驟是在介于200至220℃的溫度下對該基板進行一退火步驟，且進行30秒。
18.一種將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，包括下列步驟形成一鎳膜于該包含二硅化鎳的薄膜上；以及對該基板進行一退火步驟，以將該包含二硅化鎳的薄膜轉換成硅化鎳膜。
19.根據(jù)權利要求18所述的將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，其特征在于該退火步驟包括一快速加熱退火制程。
20.根據(jù)權利要求18所述的將半導體元件中具有源/漏區(qū)的基板上方的包含二硅化鎳的薄膜轉換成硅化鎳膜的方法，其特征在于更包括從硅化鎳膜上移除未反應的鎳膜的部分。
全文摘要
本發(fā)明提供一種半導體元件及其制造方法，具體涉及一種降低硅之中的應力以助于在硅上方形成硅化鎳的方法。該方法包括應力補償?shù)脑?漏區(qū)離子布植制程、于非晶硅層上形成一硅化物的制程、應力補償?shù)纳盥駥又瞥獭⒂诠杌镄纬善陂g進行的應力補償?shù)慕殡姼采w層制程、于硅化物形成期間進行的兩次退火制程、以及將二硅化鎳轉換成硅化鎳的制程。本發(fā)明所述半導體元件及其制造方法，可降低硅之中的應力，進而有助于在硅上方形成硅化鎳。
文檔編號H01L21/285GK1716553SQ20051007352
公開日2006年1月4日 申請日期2005年6月2日 優(yōu)先權日2004年6月2日
發(fā)明者李丹晨 申請人:臺灣積體電路制造股份有限公司