專利名稱：半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，特別涉及一種互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)元件，其源極及漏極間具有應(yīng)變溝道區(qū)域。
背景技術(shù)：
超大規(guī)模集成電路(VLSI)的微型化是不斷發(fā)展的趨勢(shì)。隨著電路中元件不斷地縮小與變快，元件中驅(qū)動(dòng)電流的改善也隨之變得重要。元件電流直接與柵極長度、柵極電容、以及載流子遷移率(mobility)有關(guān)?？s短?hào)艠O長度、增加?xùn)艠O電容、以及增加載流子遷移率都能有效地改善元件中電流的性能。為了縮減電路的尺寸，縮短?hào)艠O長度為持續(xù)不段努力的目標(biāo)。相對(duì)地，增加?xùn)艠O電容也已經(jīng)通過降低柵極介電層厚度、利用高介電常數(shù)的介電材料等方法達(dá)到。為能更進(jìn)一步改善元件電流性能，因而有必要進(jìn)一步地改善載流子遷移率。
在改善載流子遷移率的已知技術(shù)中，形成應(yīng)變硅溝道為一眾所周知的方法。應(yīng)變可提升塊材中電子及空穴的遷移率。金屬氧化物半導(dǎo)體(MOS)元件的性能可因溝道表面受到應(yīng)變而得以提升。在柵極長度維持固定的情況下，也即在不增加電路制造及設(shè)計(jì)復(fù)雜度的條件下，應(yīng)變硅溝道能有效地改善元件的性能。
當(dāng)硅置于應(yīng)變的環(huán)境下時(shí)，平面中室溫的電子遷移率會(huì)急劇增加。形成應(yīng)變的方法之一是采用濃度梯度的硅鍺(SiGe)外延層做為基底，其上形成一應(yīng)力回復(fù)的硅鍺(SiGe)層。一硅層形成于應(yīng)力回復(fù)的硅鍺(SiGe)層上。金屬氧化物半導(dǎo)體(MOS)元件形成于該硅層之上，其具有與生俱來的應(yīng)變。由于硅鍺的晶格常數(shù)大于硅的晶格常數(shù)，因此上述硅層受到雙軸向的張力，致使載流子具有應(yīng)變強(qiáng)化的遷移率。
在元件中的應(yīng)變可以三個(gè)軸向分量呈現(xiàn)，即平行于MOS元件溝道的長度方向、平行于元件溝道的寬度方向、及垂直于溝道平面的方向。平行于元件溝道的長度與寬度方向的應(yīng)變稱平面內(nèi)(in-plane)應(yīng)變。在相關(guān)技術(shù)中已揭露雙軸向、平面內(nèi)(in-plane)的張應(yīng)變能改善NMOS元件的性能，而平行于溝道長度方向的壓應(yīng)變能改善PMOS元件的性能。
有鑒于此，業(yè)界亟需一種通過引入張應(yīng)變能改善NMOS元件的性能及壓應(yīng)變能改善PMOS元件的性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種具有應(yīng)變溝道區(qū)域的半導(dǎo)體元件，通過引入張應(yīng)變能改善NMOS元件的性能及壓應(yīng)變能改善PMOS元件的性能。
本發(fā)明的另一目的在于提供一種半導(dǎo)體元件的制造方法，形成應(yīng)力單元于半導(dǎo)體元件中，以改善半導(dǎo)體元件的性能。
根據(jù)上述目的，本發(fā)明提供一種半導(dǎo)體元件，其包括一基底，包括具有大于或等于硅晶格常數(shù)的材料；一第一層位于該基底上，該第一層的晶格常數(shù)大于該基底的晶格常數(shù)；一柵極位于該第一層上，該柵極包括一柵極電極及其下的一柵極介電層；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及部分該第一層的表面上；以及一第二層位于該第一層上，該第二層包括一頂表面、一底表面、及一側(cè)表面連接該頂表面與該底表面，該第二層的晶格常數(shù)小于該第一層的晶格常數(shù)；其中該第二層位于該柵極電極與至少一部分的間隙壁之下；以及其中該第二層所有的側(cè)表面與底表面接觸該第一層。
本發(fā)明所述的半導(dǎo)體元件，其中該第二層的頂表面接觸該第一層，致使該第一層完全地裹覆第二層。
本發(fā)明所述的半導(dǎo)體元件，其中該半導(dǎo)體元件包括P-型金屬氧化物半導(dǎo)體元件(PMOS)或N-型金屬氧化物半導(dǎo)體元件(NMOS)。
根據(jù)上述目的，本發(fā)明提供一種半導(dǎo)體元件，包括一基底，具有一晶格常數(shù)；一緩沖層位于該基底上，該緩沖層的晶格常數(shù)大于或等于該基底的晶格常數(shù)；一頂蓋層位于該基底上，該頂蓋層的晶格常數(shù)小于或等于該緩沖層的晶格常數(shù)；一柵極位于該頂蓋層上，該柵極包括一柵極介電層于該頂蓋層上以及一柵極電極于該柵極介電層上；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及該頂蓋層的一凹入部分中；一應(yīng)力單元，形成于間隙壁中且位于該頂蓋層中，其中該應(yīng)力單元包括一半導(dǎo)體材料，其晶格常數(shù)大于該基底的晶格常數(shù)；以及一源極/漏極區(qū)域?qū)?zhǔn)于該間隙壁。
本發(fā)明所述的半導(dǎo)體元件，其中該頂蓋層與該緩沖層的材質(zhì)是擇自下列任意一組材料包括硅、鍺、碳、或上述材料的組合。
本發(fā)明所述的半導(dǎo)體元件，其中該應(yīng)力單元的材質(zhì)是擇自下列任意一組材料包括硅、鍺、碳、或上述材料的組合。
本發(fā)明所述的半導(dǎo)體元件，其中該緩沖層還包括一第一緩沖層部分，其具有一第一緩沖厚度，以及一第二緩沖層部分，其具有一第二緩沖厚度；其中該第二緩沖厚度小于或等于該第一緩沖厚度，以及該第一緩沖層部分位于該柵極與該間隙壁之下，該第二緩沖層部分鄰接該柵極與該間隙壁。
本發(fā)明所述的半導(dǎo)體元件，其中該頂蓋層還包括一第一頂蓋層部分，其具有一第一頂蓋厚度，以及一第二頂蓋層部分，其具有一第二頂蓋厚度；其中該第二頂蓋厚度小于或等于該第一頂蓋厚度，以及該第一頂蓋層部分位于該柵極之下，該第二緩沖層部分位于該應(yīng)力單元之下。
根據(jù)上述目的，本發(fā)明提供一種半導(dǎo)體元件，包括一基底，具有一晶格常數(shù)；一柵極位于該基底上，該柵極包括一柵極介電層于該基底上以及一柵極電極于該柵極介電層上；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及該基底的一凹入部分中；以及一應(yīng)力單元，形成于間隙壁中且位于該基底中，其中該應(yīng)力單元包括一半導(dǎo)體材料，其晶格常數(shù)大于該基底的晶格常數(shù)。
本發(fā)明所述的半導(dǎo)體元件，其中該基底還包括一第一基底部分，其具有一第一基底厚度，以及一第二基底部分，其具有一第二基底厚度；其中該第二基底厚度小于或等于該第一基底厚度，以及該第一基底部分位于該柵極與該間隙壁之下，該第二基底部分鄰接該柵極與該間隙壁。


圖1a-1c是顯示根據(jù)本發(fā)明適用于P-型金屬氧化物半導(dǎo)體元件(PMOS)的不同實(shí)施例變化；圖2a與2b各顯示在圖1a與1b所示的結(jié)構(gòu)上形成柵極介電層與柵極電極的剖面示意圖；圖3是顯示根據(jù)本發(fā)明另一實(shí)施方式適用于N-型金屬氧化物半導(dǎo)體元件(NMOS)；圖4是顯示根據(jù)本發(fā)明另一實(shí)施方式適用于N-型金屬氧化物半導(dǎo)體元件(NMOS)，實(shí)質(zhì)上緩沖層所有的部分都位于頂蓋層之下；圖5是顯示根據(jù)本發(fā)明另一實(shí)施方式，但并不包括緩沖層與頂蓋層；圖6是顯示根據(jù)圖5的實(shí)施例，包括緩沖層與頂蓋層；以及圖7是顯示根據(jù)圖6的另一實(shí)施方式，但并不包括緩沖層與頂蓋層。
具體實(shí)施例方式
以下結(jié)合附圖以及較佳實(shí)施例，以更詳細(xì)地說明本發(fā)明。
圖1a-1c是顯示根據(jù)本發(fā)明適用于P-型金屬氧化物半導(dǎo)體元件(PMOS)的不同實(shí)施例變化。簡而言之，圖1a-1c所示的不同實(shí)施例變化包括一基底120、一第一層140、以及一第二層160。圖1a-1c所顯示的關(guān)系如下第一層140的晶格常數(shù)大于或等于基底120的晶格常數(shù)，第二層160的晶格常數(shù)小于或等于第一層140的晶格常數(shù)。在上述實(shí)施例變化中，較佳的材料選擇為基底120由硅(Si)所構(gòu)成，第一層140由硅鍺(SiGe)所構(gòu)成，第二層160由硅(Si)所構(gòu)成。
請(qǐng)參閱圖1a，提供一迭層結(jié)構(gòu)，包括120a、140a、160a?；?20a包括半導(dǎo)體基底，較佳者為硅基底?；?20a也可包括硅晶圓或在絕緣層(例如嵌入氧化層(buried oxide，BOX))上形成一硅層，或稱為絕緣層上有硅(SOI)結(jié)構(gòu)。
第一層140a通過傳統(tǒng)的圖案化/外延步驟，形成于基底120a上。第一層140a包括半導(dǎo)體材料，其晶格常數(shù)大于或等于基底120a的晶格常數(shù)。第一層140a的材質(zhì)可包括SiGe?；蛘?，根據(jù)基底120a所選用的材質(zhì)，第一層140a可選擇不同的材質(zhì)包括Si、Ge、或C。第一層140a較佳的厚度范圍大約介于1至80納米(nm)。
再請(qǐng)參閱圖1a，一凹入的結(jié)構(gòu)形成于第一層140a的表面。將該凹入的結(jié)構(gòu)填入晶格常數(shù)小于或等于第一層140a晶格常數(shù)的材料。在上述各個(gè)不同實(shí)施例變化中，選用晶格常數(shù)小于或等于第一層140a晶格常數(shù)的材料，填入并將該凹入的結(jié)構(gòu)稱為第二層160a，如圖1a所示。第二層160a較佳的厚度范圍大約介于1至75納米(nm)。根據(jù)圖1a所示的較佳實(shí)施例，第二層160a除了一表面之外的其余表面全部被第一層140a所圍繞。
請(qǐng)參閱圖1b，圖1b是將圖1a所示結(jié)構(gòu)進(jìn)行后續(xù)步驟后所形成的結(jié)構(gòu)。更明確的說，一外延硅層形成于圖1a結(jié)構(gòu)的第一層140a與第二層160a上，所形成新的結(jié)構(gòu)如圖1b所示。其中，第二層160b的所有面都完全被第一層140b裹覆。
請(qǐng)參閱圖1c，本發(fā)明另一實(shí)施例是將圖1b結(jié)構(gòu)中第一層(晶格常數(shù)較大)與第二層(晶格常數(shù)較小)互換。更明確的說，圖1c所示的結(jié)構(gòu)包括一基底120c，例如硅、一第一層160c以及一第二層140c，第二層140c的所有面都完全被第一層160c裹覆。圖1c所示的結(jié)構(gòu)不同于圖1b所示的結(jié)構(gòu)在于，第二層140c的晶格常數(shù)大于基底120c的晶格常數(shù)，且第一層160c的晶格常數(shù)小于第二層140c的晶格常數(shù)?；?20c與第二層140c可以為相同的材質(zhì)，較佳者為硅。第一層160c(硅)較佳以外延方式形成。
圖2a與2b各顯示在圖1a與1b所示的結(jié)構(gòu)上形成柵極介電層180與柵極電極210的剖面示意圖。在圖2a所示的實(shí)施例中，柵極介電層180直接形成于第二層160a上。在圖2b所示的實(shí)施例中，柵極介電層180直接形成于第一層140b上。根據(jù)本發(fā)明的實(shí)施例，第二層160a(160b或140c)的面積可小于、等于、或大于柵極區(qū)域。
柵極介電層180的材質(zhì)可包括SiO2、氮氧化硅、氮化硅、或具高介變常數(shù)的材料。柵極電極210的材質(zhì)較佳者為多晶硅，然而其也可以為金屬或介電/金屬/半導(dǎo)體所構(gòu)成的復(fù)合結(jié)構(gòu)或其他復(fù)合結(jié)構(gòu)。
在圖2a與2b所示的結(jié)構(gòu)中，還包括一對(duì)間隙壁220，沿著柵極介電層180與柵極電極210的側(cè)壁形成。間隙壁220的功能可作為后續(xù)形成源極/漏極步驟中的自對(duì)準(zhǔn)(self-aligned)罩幕。間隙壁220可通過已知的方法形成，例如毯覆性地沉積一介電層于整個(gè)區(qū)域上，接著非等向性蝕刻移除水平面上的介電層，留下側(cè)壁上的間隙壁220。
圖3是顯示根據(jù)本發(fā)明另一實(shí)施例適用于N-型金屬氧化物半導(dǎo)體元件(NMOS)。請(qǐng)參閱圖3，在N-型金屬氧化物半導(dǎo)體(NMOS)元件中存有張應(yīng)力(tensil estress)，其結(jié)構(gòu)包括堆迭層結(jié)構(gòu)320、340及360?；?20包括一半導(dǎo)體基底，較佳者為硅基底，可以是硅晶圓或在絕緣層(例如嵌入氧化層(buriedoxide，BOX))上形成一硅層，或稱為絕緣層上有硅(SOI)結(jié)構(gòu)。
一選用的緩沖層340形成于基底320上，較佳者是以外延成長的方式形成于基底320上。緩沖層340的晶格常數(shù)大于或等于(較佳者為大于)基底320的晶格常數(shù)。在一較佳的實(shí)施例中，緩沖層340的材質(zhì)包括硅鍺(SiGe)?；蛘?，緩沖層340可選擇不同的材質(zhì)，包括Si、Ge、或C。緩沖層340較佳的厚度范圍大約介于2至50納米(nm)。
一選用的頂蓋層360以外延成長的方式形成于緩沖層340上。頂蓋層360的晶格常數(shù)小于或等于(較佳者為小于)緩沖層340的晶格常數(shù)。在一較佳的實(shí)施例中，頂蓋層360的材質(zhì)包括硅(Si)?；蛘撸斏w層360可選擇不同的材質(zhì)，包括Si或Ge。又或者，頂蓋層360也可包括硅鍺(SiGe)，其中頂蓋層360內(nèi)的鍺含量低于SiGe緩沖層340內(nèi)的鍺含量。半導(dǎo)體-頂蓋層360一般通稱為硅-頂蓋層360，雖然其可包括其他半導(dǎo)體材質(zhì)。
在互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)元件中，適用于PMOS的頂蓋層360的厚度較佳者低于適用于NMOS的頂蓋層360的厚度。想要達(dá)到PMOS的頂蓋層的厚度較NMOS的頂蓋層的厚度低的目的，可利用以下所述的兩種方法達(dá)到其一為在PMOS及NMOS元件上形成頂蓋層360，接著降低PMOS元件區(qū)域上的頂蓋層360的厚度；另一為在PMOS及NMOS元件上形成具有第一厚度的頂蓋層360，遮住PMOS元件區(qū)域上的頂蓋層360，接著進(jìn)一步形成NMOS元件區(qū)域上的頂蓋層360至第二厚度。根據(jù)本發(fā)明實(shí)施例，在PMOS元件區(qū)域上的頂蓋層360的厚度范圍大約介于0.1至50納米(nm)，而在NMOS元件區(qū)域上的頂蓋層360的厚度范圍大約介于0.3至30納米(nm)。
再請(qǐng)參閱圖3，形成一應(yīng)力單元380于緩沖層340與頂蓋層360上。應(yīng)力單元380可利用傳統(tǒng)的微影蝕刻步驟形成，例如利用一外加的間隙壁步驟，以定義一應(yīng)力區(qū)域。
根據(jù)本發(fā)明的較佳實(shí)施例，應(yīng)力單元380的晶格常數(shù)大于頂蓋層360的晶格常數(shù)。應(yīng)力單元380的材質(zhì)較佳者為SiGe。在圖3所示的實(shí)施例中，柵極介電層410直接形成于頂蓋層360上。根據(jù)本發(fā)明的實(shí)施例，頂蓋層360的面積可小于、等于、或大于柵極區(qū)域。柵極介電層410的材質(zhì)可包括SiO2、氮氧化硅、氮化硅、或具高介變常數(shù)的材料。柵極電極420的材質(zhì)較佳者為多晶硅，然而其也可以為金屬或介電/金屬/半導(dǎo)體所構(gòu)成的復(fù)合結(jié)構(gòu)或其他復(fù)合結(jié)構(gòu)。
在圖3所示的結(jié)構(gòu)中，還包括一對(duì)間隙壁430，沿著柵極介電層410與柵極電極420的側(cè)壁形成。間隙壁430的功能可作為后續(xù)形成源極/漏極步驟中的自對(duì)準(zhǔn)(self-aligned)罩幕。間隙壁430可通過已知的方法形成，例如毯覆性地沉積一介電層于整個(gè)區(qū)域上，接著非等向性蝕刻移除水平面上的介電層，留下側(cè)壁上的間隙壁430。
根據(jù)本發(fā)明的較佳實(shí)施例，間隙壁430延伸至硅頂蓋層360中，致使形成一第一凹入部分，如圖3中標(biāo)號(hào)DP所示。在硅頂蓋層360中第一凹入部分DP的范圍大約小于40納米(nm)。
在圖3所示的結(jié)構(gòu)中，應(yīng)力單元380包括一頂表面位于間隙壁430之下，一側(cè)壁鄰接間隙壁430，及一底表面位于頂蓋層360之上。圖3所示的結(jié)構(gòu)還包括頂蓋層360具有一第一頂蓋層部分位于應(yīng)力單元380之下，一第二頂蓋層部分位于間隙壁430之下，以及一第三部分位于柵極介電層410之下。頂蓋層360還包括一凹入部分，標(biāo)示為DP。頂蓋層360的第一頂蓋層部分與第二頂蓋層部分實(shí)質(zhì)上位于凹入部分DP的下方。
在另一實(shí)施例中，一第二凹入部分(標(biāo)示為DL)自頂蓋層360延伸至緩沖層340。如圖3所示的結(jié)構(gòu)中，緩沖層340包括第一緩沖層部分位于頂蓋層360之下，以及第二緩沖層部分鄰接頂蓋層360。
圖4是顯示根據(jù)本發(fā)明另一實(shí)施方式適用于N-型金屬氧化物半導(dǎo)體元件(NMOS)，實(shí)質(zhì)上緩沖層340所有的部分都位于頂蓋層360之下。請(qǐng)參閱圖4，一凹入部分(標(biāo)示為DS)自頂蓋層360完全穿過緩沖層340延伸至基底320。
如前所述，緩沖層340與頂蓋層360都為選用的。因此，圖5是顯示根據(jù)本發(fā)明另一實(shí)施方式，但并不包括緩沖層340與頂蓋層360。在此實(shí)施例中，應(yīng)力單元380包括一頂表面位于間隙壁430之下，一側(cè)壁鄰接間隙壁430，及一底表面位于基底320之上。圖5所示的結(jié)構(gòu)還包括一基底320具有一第一部分位于應(yīng)力單元380之下，一第二部分位于間隙壁430之下，一第三部分位于柵極介電層410之下，以及一第四部份鄰接間隙壁430。基底320還包括一凹入部分DP，自應(yīng)力單元380的底部表面而至柵極介電層410的底部為止。另一凹入部分DS，自基底320的裸露面而至應(yīng)力單元380的底部表面為止。凹入部分DS的深度范圍約小于80納米(nm)。
圖6是顯示根據(jù)圖5的實(shí)施例，包括緩沖層340與頂蓋層360。由于凹入部分會(huì)造成應(yīng)力單元380與緩沖層340形成裸露表面(free surface)。因而，在應(yīng)力單元380與緩沖層340的裸露表面處會(huì)生成張應(yīng)力(tensile stress)，致使在端面處生成松弛效應(yīng)(relaxation)，更進(jìn)一步地在元件中形成張應(yīng)力。
對(duì)于NMOS元件而言，凹入部分較佳為延伸進(jìn)入緩沖層340。而對(duì)于PMOS元件而言，凹入部分較佳為延伸進(jìn)入頂蓋層360而不會(huì)深入緩沖層340。
接著，形成源極與漏極區(qū)域440。根據(jù)本發(fā)明的一較佳實(shí)施例，源極與漏極區(qū)域440的形成是以間隙壁430為罩幕植入離子于基底320中。圖7是顯示根據(jù)圖6的另一實(shí)施方式，但并不包括緩沖層340與頂蓋層360。
圖3～7所述的實(shí)施方式是以堆迭層結(jié)構(gòu)及間隙壁的型態(tài)加以描述的，其中各間隙壁包括應(yīng)力單元。例如，請(qǐng)參閱圖7，本發(fā)明實(shí)施例也包括MOS元件的制造方法。上述MOS元件的制造方法包括提供一基底具有源極/漏極區(qū)域440；形成一柵極區(qū)域(包括柵極電極420與柵極介電層410)；一溝道區(qū)域在源極/漏極區(qū)域440之間且位于柵極區(qū)域的下方。本發(fā)明實(shí)施例還包括形成一壓力誘發(fā)間隙壁(stress-inducing spacer)430鄰接該柵極區(qū)域，其中壓力誘發(fā)間隙壁430還包括一應(yīng)力單元380。壓力誘發(fā)間隙壁430直接或間接于溝道區(qū)域中產(chǎn)生應(yīng)力。如圖6所示，上述溝道區(qū)域包括基底320、緩沖層340、頂蓋層360、及/或上述的組合。間隙壁430包括第一部分鄰接應(yīng)力單元380，以及一第二部分位于應(yīng)力單元380的上方。應(yīng)力單元380可位于基底320上、緩沖層340上、或者是頂蓋層360上。
本發(fā)明的特征與效果之一在于提供具有應(yīng)變溝道區(qū)域的半導(dǎo)體元件，通過引入張應(yīng)變區(qū)域以改善NMOS元件的性能及壓應(yīng)變區(qū)域以改善PMOS元件的性能，并通過形成應(yīng)力單元于半導(dǎo)體元件中以改善半導(dǎo)體元件的性能。在應(yīng)力單元裸露表面處會(huì)生成張應(yīng)力(tensile stress)，致使在端面處生成松弛效應(yīng)(relaxation)，更進(jìn)一步地在元件中形成張應(yīng)力以改善半導(dǎo)體元件的性能。
雖然本發(fā)明已通過較佳實(shí)施例說明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號(hào)的簡單說明如下120a、120b、120c基底140a、140b、140c第一層140a、140b、140c第二層180柵極介電層210柵極電極220間隙壁320基底340緩沖層360頂蓋層380應(yīng)力單元410柵極介電層420柵極電極430間隙壁440源極/漏極區(qū)域DP、DL、DS凹入部分。
權(quán)利要求
1.一種半導(dǎo)體元件，包括一基底，包括具有大于或等于硅晶格常數(shù)的材料；一第一層位于該基底上，該第一層的晶格常數(shù)大于該基底的晶格常數(shù)；一柵極位于該第一層上，該柵極包括一柵極電極及其下的一柵極介電層；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及部分該第一層的表面上；以及一第二層位于該第一層上，該第二層包括一頂表面、一底表面、及一側(cè)表面連接該頂表面與該底表面，該第二層的晶格常數(shù)小于該第一層的晶格常數(shù)；其中該第二層位于該柵極電極與至少一部分的間隙壁之下；以及其中該第二層所有的側(cè)表面與底表面接觸該第一層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該第二層的頂表面接觸該第一層，致使該第一層完全地裹覆第二層。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該半導(dǎo)體元件包括P-型金屬氧化物半導(dǎo)體元件或N-型金屬氧化物半導(dǎo)體元件。
4.一種半導(dǎo)體元件，包括一基底，具有一晶格常數(shù)；一緩沖層位于該基底上，該緩沖層的晶格常數(shù)大于或等于該基底的晶格常數(shù)；一頂蓋層位于該基底上，該頂蓋層的晶格常數(shù)小于或等于該緩沖層的晶格常數(shù)；一柵極位于該頂蓋層上，該柵極包括一柵極介電層于該頂蓋層上以及一柵極電極于該柵極介電層上；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及該頂蓋層的一凹入部分中；一應(yīng)力單元，形成于間隙壁中且位于該頂蓋層中，其中該應(yīng)力單元包括一半導(dǎo)體材料，其晶格常數(shù)大于該基底的晶格常數(shù)；以及一源極/漏極區(qū)域?qū)?zhǔn)于該間隙壁。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，其特征在于該頂蓋層與該緩沖層的材質(zhì)是擇自下列任意一組材料包括硅、鍺、碳、或上述材料的組合。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，其特征在于該應(yīng)力單元的材質(zhì)是擇自下列任意一組材料包括硅、鍺、碳、或上述材料的組合。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，其特征在于該緩沖層還包括一第一緩沖層部分，其具有一第一緩沖厚度，以及一第二緩沖層部分，其具有一第二緩沖厚度；其中該第二緩沖厚度小于或等于該第一緩沖厚度，以及該第一緩沖層部分位于該柵極與該間隙壁之下，該第二緩沖層部分鄰接該柵極與該間隙壁。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體元件，其特征在于該頂蓋層還包括一第一頂蓋層部分，其具有一第一頂蓋厚度，以及一第二頂蓋層部分，其具有一第二頂蓋厚度；其中該第二頂蓋厚度小于或等于該第一頂蓋厚度，以及該第一頂蓋層部分位于該柵極之下，該第二緩沖層部分位于該應(yīng)力單元之下。
9.一種半導(dǎo)體元件，包括一基底，具有一晶格常數(shù)；一柵極位于該基底上，該柵極包括一柵極介電層于該基底上以及一柵極電極于該柵極介電層上；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及該基底的一凹入部分中；以及一應(yīng)力單元，形成于間隙壁中且位于該基底中，其中該應(yīng)力單元包括一半導(dǎo)體材料，其晶格常數(shù)大于該基底的晶格常數(shù)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于該基底還包括一第一基底部分，其具有一第一基底厚度，以及一第二基底部分，其具有一第二基底厚度；其中該第二基底厚度小于或等于該第一基底厚度，以及該第一基底部分位于該柵極與該間隙壁之下，該第二基底部分鄰接該柵極與該間隙壁。
全文摘要
一種半導(dǎo)體元件，其源極及漏極間溝道部分具有應(yīng)變材料層。該半導(dǎo)體元件包括一基底，具有大于或等于硅晶格常數(shù)的材料；一第一層位于該基底上，其晶格常數(shù)大于該基底的晶格常數(shù)；一柵極位于該第一層上，其包括一柵極電極及其下的一柵極介電層；一間隙壁形成于該柵極電極的側(cè)壁、該柵極介電層的側(cè)壁及部分該第一層的表面上；以及一第二層位于該第一層上，其包括一頂表面、一底表面、及一側(cè)表面連接該頂表面與該底表面，該第二層的晶格常數(shù)小于該第一層的晶格常數(shù)。其中該第二層位于該柵極電極與至少一部分的間隙壁之下，以及其中該第二層所有的側(cè)表面與底表面接觸該第一層。本發(fā)明的目的在于改善半導(dǎo)體元件的性能。
文檔編號(hào)H01L27/092GK1825626SQ20051009298
公開日2006年8月30日 申請(qǐng)日期2005年8月26日 優(yōu)先權(quán)日2005年2月25日
發(fā)明者王志豪, 王大維 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司