專利名稱：半導體存儲元件及半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲元件，該元件以電阻值的形式存儲二進制數(shù)據(jù)0或1。本發(fā)明還涉及一種具有上述類型的半導體存儲元件的半導體存儲器件。
背景技術：
具有包含設置在半導體基板上的浮柵和設置在浮柵上的控制柵的兩層柵結(jié)構的存儲單元被廣泛用作可電編程的、非易失性的半導體存儲元件。此外，NAND型半導體存儲器件，每個都具有為獲得大的存儲容量而串聯(lián)連接的上述類型的存儲單元，已經(jīng)投入實際應用。但是，在具有兩層柵結(jié)構的存儲單元中，因為浮柵必須蓄積電荷，所以圍繞浮柵的絕緣膜不能薄到所希望的程度。因此，這種存儲單元不能做得更小或者以更低的電壓驅(qū)動。
另外，也提出了MRAM，MRAM結(jié)合了非易失性的存儲單元，例如磁隧道結(jié)(MTJ)單元，它們不具有浮柵并且其電阻值可以變化。為了從以電阻值的形式存儲數(shù)據(jù)的任一存儲單元中讀出數(shù)據(jù)，經(jīng)常需要向存儲單元施加電流以檢測其輸出電壓或向存儲單元施加電壓以檢測其輸出電流。必然地，存儲單元的外圍電路趨向于變大?？紤]到這些，為了從晶體管的電導的變化檢測出電阻值的變化，MTJ單元可以與晶體管結(jié)合(參照日本專利申請?zhí)亻_2001-273758號公報)。
但是，MTJ單元的電阻變化率低，并且晶體管的閾值也可能與設計值不同。考慮到這些，MTJ單元與晶體管相結(jié)合的方法不能像希望的那樣充分改變晶體管的電導。因此，因為晶體管的源-漏極電阻值只能改變少量，所以必須使用可以讀出電阻值的微小變化的外圍電路。使用外圍電路與讀出MTJ單元的電阻值變化相比沒有什么優(yōu)點。
如上所述，具有兩層柵結(jié)構的存儲單元不利于使環(huán)繞浮柵的絕緣膜變薄。必然地，存儲單元不能做得更小或者以更低的電壓驅(qū)動。與此相對，以電阻值的形式存儲數(shù)據(jù)的半導體存儲單元需要大的外圍電路以檢測存儲單元的電阻值。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供一種半導體存儲元件，包含第一電源端和第二電源端；包含柵的MIS(金屬-絕緣體-半導體)晶體管；二端可變電阻元件，連接在MIS晶體管的柵和第一電源端之間，該可變電阻元件的電阻值根據(jù)在可變電阻元件中流動的電流量或電流流動的方向改變，但在切斷電流時保持不變；以及固定電阻元件，連接在MIS晶體管的柵和第二電源端之間。
根據(jù)本發(fā)明的另一個方面，提供一種半導體存儲元件，包含第一電源端和第二電源端；包含柵的MIS晶體管；第一二端可變電阻元件，連接在MIS晶體管的柵和第一電源端之間，該第一可變電阻元件的電阻值根據(jù)在第一可變電阻元件中流動的電流量或電流流動的方向改變，但在切斷電流時保持不變；第二二端可變電阻元件，連接在MIS晶體管的柵和第二電源端之間，該第二可變電阻元件的電阻值根據(jù)在第二可變電阻元件中流動的電流量或電流流動的方向改變，但在切斷電流時保持不變；以及控制節(jié)點，與MIS晶體管的柵連接。


圖1是展示根據(jù)本發(fā)明的實施方式1的半導體存儲元件的電路圖。
圖2是表示圖1的存儲元件中使用的MOS晶體管的閾值電壓和施加到該MOS晶體管上的雙柵電壓之間的關系的曲線圖。
圖3A是具有設置在從柵極和布線層延伸的通路孔中的固定電阻元件和可變電阻元件的存儲元件的平面圖。
圖3B是圖3A所示的存儲元件的截面圖。
圖4是說明圖3A所示的可變電阻元件的電壓容限和可變電阻元件的電阻變化率之間的關系的曲線圖。
圖5是展示根據(jù)本發(fā)明的實施方式2的半導體存儲元件的電路圖。
圖6是展示根據(jù)本發(fā)明的實施方式3的半導體存儲器件的電路圖。
圖7是說明怎樣從圖6所示的存儲器件讀出數(shù)據(jù)的曲線圖。
圖8是展示根據(jù)本發(fā)明的實施方式4的半導體存儲器件的電路圖。
具體實施例方式
下面將參照附圖詳細說明本發(fā)明的實施方式。
(實施方式1)圖1是示出根據(jù)本發(fā)明的實施方式1的半導體存儲元件的電路圖。在這里示出的存儲元件是構成存儲陣列的部件(即存儲單元)之一。
如圖1所示，存儲元件包含金屬-氧化物-半導體(MOS)晶體管10、可變電阻元件20、電阻器30(固定電阻元件)?？勺冸娮柙?0的一端連接在MOS晶體管10的柵，另一端連接在第一電源端(例如，接地端VSS端)。電阻器30的一端連接在MOS晶體管10的柵，另一端連接在第二電源端(例如，電源端VDD)。可變電阻元件20由例如相變材料制成。其電阻值隨著加熱溫度變化。更準確地說，可變電阻元件20，根據(jù)由施加在它上面的電流值所決定的溫度，具有第一電阻值或比第一電阻值高的第二電阻值中的任一個。
假設VDD＞VSS。那么，施加在晶體管10的柵上的電壓如下(VDD-VSS)·R2/(R1+R2) ......(1)其中R1是電阻器30的電阻值，R2是可變電阻元件20電阻值。
可變電阻元件20的電阻值R2可以改變。如果電阻值R2變化，施加在晶體管10上的柵電壓就會變化。如果柵電壓設置在如圖2所示范圍內(nèi)，該范圍包括晶體管10的閾值電壓Vth，那么晶體管10可以根據(jù)可變電阻元件20的電阻值R2接通或截止。
可變電阻元件20和電阻器30可以形成在硅基板、布線層或者絕緣膜內(nèi)。它們可以通過布線連接。例如，可變電阻元件20和電阻器30可以埋于在柵極和布線層之間延伸的通路孔中，可以通過布線連接。此時，可以將額外的(overhead)面積減少至幾乎為零。
圖3A和3B示出包含晶體管10、可變電阻元件20以及電阻器30的存儲元件?？勺冸娮柙?0和電阻器30埋在通路孔中。圖3A是平面圖，圖3B是截面圖。如圖3A和3B所示，晶體管10具有柵11、源12以及漏13，存儲元件具有低電位布線41和高電位布線42。
在圖3B中，低電位布線41和高電位布線42是位于相同高度且互相平行地延伸的層。但是，布線41和42也可以不在相同高度或不互相平行地延伸。它們的位置和方向可以根據(jù)晶體管10的源-漏路徑延伸的方向和該存儲單元的其它部件的位置來決定。
可變電阻元件20和電阻器30設計成具有使得施加在晶體管10的柵上的電壓落在包含晶體管10的閾值的范圍內(nèi)的電阻值?？勺冸娮柙?0的電阻值和電阻器30的電阻值也可以在晶體管10的閾值之前被確定。此時，晶體管10的柵電壓范圍首先被確定。于是，晶體管10被設計成為具有落在柵電壓范圍內(nèi)的閾值。
圖1的存儲單元中，可變電阻元件20必須滿足下面的條件，以補償不同于設計特性的晶體管10的特性
{R2min/(R1+R2min)}V＜Vth-σaVth{R2max/(R1+R2max)}V＞Vth+σbVth......(2)其中R1是電阻器30的電阻值，R2min是可變電阻元件20可以取的最低電阻值，R2max是可變電阻元件20可以取的最高電阻值，V是高電壓VDD和低電壓VSS之間的差(VDD-VSS)，可以用來從存儲單元讀出數(shù)據(jù)，Vth是晶體管10的閾值。σaVth和σbVth是考慮到噪聲、數(shù)據(jù)讀出電路的規(guī)格時必需的電壓容限。更明確地，σaVth是負的電壓容限，σbVth是正的電壓容限。
這些不等式(2)中的所有項是正值。因此[{V-(1-σa)Vth}/(1-σa)Vth]·R2min＜R1＜[{V-(1+σb)Vth}/(1+σb)Vth]·R2max......(3)因此，晶體管10、可變電阻元件20以及電阻器30被設計為具有滿足不等式(3)的特性。
可變電阻元件20的電阻變化率α可以定義為α≡R2max/R2min......(4)從不等式(3)可知電阻變化率α如下α＞[{V-(1-σa)Vth}/(1-σa)Vth]·[(1+σb)Vth/{V-(1+σb)Vth}] ......(5)可變電阻元件20的電阻值變化應滿足不等式(5)定義的電阻變化率α。
電阻變化率α取決于柵電壓、閾值電壓、σa以及σb。例如，2003年版的ITRS(International Technology Roadmap forSemiconductors)記載了當hp65階段的電壓是1.1V，閾值是0.18V，使得σa＝σb＝σ時，電阻變化率α如何取決于σ。在圖4中，X軸表示σ，Y軸表示α的最小值。如圖4所示，電阻變化率α為了確保例如約±0.4Vth的電壓容限，至少應為約2.8。
因為可變電阻元件20埋在通路孔中，優(yōu)選地，可變電阻元件具有兩個端。考慮到這些，可變電阻元件20可以由相變材料例如Ge2Sb2Te5或任何其它氧族系物質(zhì)、離子導電材料例如Cu2S、輪烷(rotaxane)超分子或其它分子材料制成。此外，可變電阻元件20也可以是包含絕緣膜和設置在該絕緣膜之中的金屬層的元件。此外，可變電阻元件20也可以由經(jīng)歷電阻值變化的CMR(超巨磁電阻)材料例如Pr0.7Ca0.3MnO3制成。
圖1的存儲單元中，電阻器30連接到VDD端，可變電阻元件20連接到VSS端，當然，電阻器30和可變電阻元件20也可以分別連接到VSS端和VDD端。
將例如Ge2Sb2Te5用作可變電阻元件20的相變材料(參照S.H.Lee等人，Digest of Technical Papers，Symp.on VLSI Tech.2004，p.20)，將1mA電流脈沖施加在第一和第二電源端之間。結(jié)果，可變電阻元件20獲得高電阻值1MΩ(因為Ge2Sb2Te5變成非晶態(tài))。因此，晶體管10可以保持“接通”狀態(tài)。當將0.5mA電流脈沖施加在第一和第二電源端之間時，可變電阻元件20獲得低電阻值20kΩ(因為它結(jié)晶化了)。此時，晶體管10可以保持“截止”狀態(tài)。即低電阻值→高電阻值(復位)；電流1mA高電阻值→低電阻值(設置)；電流0.5mA低電阻值20kΩ高電阻值1MΩ如果施加了0.5mA的電流脈沖，那么相變材料被加熱到適合減少電阻值的溫度，由此可變電阻元件20獲得低電阻值。如果施加了1mA的電流脈沖，那么相變材料被加熱到比適合減少電阻值的溫度高的溫度。然后，當該材料從上述高溫急速冷卻時，可變電阻元件20獲得高電阻值。
用在固態(tài)電解質(zhì)存儲器中的Cu2S系材料被用作可變電阻元件20的離子導電材料(參照T.Sakamoto等人，Digest of Technical Papers，ISSCC 2004，p.290)。那么，當將0V施加在金屬-Cu2S-Cu結(jié)構的金屬層，將0.55V施加在金屬-Cu2S-Cu結(jié)構的Cu層時，可變電阻元件20獲得低電阻值100Ω或者更低。由此，晶體管10保持在“截止”狀態(tài)。當將0.3V和0V的電壓分別施加在金屬層和Cu層時，可變電阻元件20的電阻值為100MΩ或更高。由此，晶體管10保持在“接通”狀態(tài)。因此，如果可變電阻元件20由離子導電材料制成，那么它的電阻值可以通過改變電流施加方向來改變。即寫入金屬，0V；Cu，0.55V，10ms→電阻值＜100Ω擦除金屬，0.3V；Cu，0V，10ms→電阻值＞100MΩ另外，可變電阻元件20也可由Pr0.7Ca0.3MnO3，即，一種CMR材料制成(參照W.Zhuang等人，Digest of Technical Papers，IEDM2002，p.193)。當將5V的電壓施加在第一和第二電源端之間20ns時，該可變電阻元件20呈現(xiàn)約1kΩ的低電阻值。由此，晶體管10保持在“截止”狀態(tài)。當將-5V的電壓施加在第一和第二電源端之間10ns時，可變電阻元件20呈現(xiàn)約1MΩ的高電阻值。由此，晶體管10保持在“接通”狀態(tài)。即寫入+5V，20ns擦除-5V，10ns低電阻值～1kΩ高電阻值～1MΩ(最大)如上所述，在本實施方式中，可變電阻元件20和電阻器30的連接節(jié)點連接到MOS晶體管10的柵上。因此，MOS晶體管10的柵電壓可以根據(jù)可變電阻元件20的電阻值控制。換句話來說，MOS晶體管10可以通過改變可變電阻元件20的電阻值來“接通”或“截止”。圖1的存儲單元由此可以實現(xiàn)其功能。
與NAND型閃存(flash memory)單元不同，圖1的存儲單元可以工作在低電壓下。此外，因為可變電阻元件20是由相變材料制成的二端元件，所以可變電阻元件20的電阻值可以以高的電阻變化率改變。因此，晶體管10的電導可以大幅改變。當晶體管10的電導如此改變時，可以可靠地讀出可變電阻元件20的電阻值的變化。由此，圖1中示出的存儲單元不需要大的用來檢測可變電阻元件20的電阻值的外圍電路。由此可以提供一種高集成度的存儲器件。
(實施方式2)
圖5是描述根據(jù)本發(fā)明的實施方式2的半導體存儲元件的電路圖。更精確地說，圖5描述構成存儲陣列的最小單位(即存儲單元)的結(jié)構。
實施方式2與實施方式1的不同之處在于設置控制節(jié)點25作為追加部件。如圖5所示，第一可變電阻元件21連接在MOS晶體管10的柵和第一電源端(例如，接地端VSS)之間。第二可變電阻元件22連接在MOS晶體管10的柵和第二電源端(例如，電源端VDD)之間?？刂乒?jié)點25從MOS晶體管10的柵引出。
在實施方式1中，可變電阻元件20和電阻器30是串聯(lián)連接。在實施方式2中，因為設置了控制節(jié)點25，元件22發(fā)揮可變電阻元件的功能。即，通過控制上述控制節(jié)點25的電位和電壓VDD和VSS，兩個可變電阻元件21和22分別可以具有高電阻值和低電阻值，反之亦然。結(jié)果，施加在晶體管10的柵上的電壓可以在比只有一個可變電阻元件的實施方式1(圖1)更寬的范圍內(nèi)變化。換句話來說，每個可變電阻元件的電阻值的變化范圍可以更窄。
實施方式2以與實施方式1相同的方式工作。為了改變可變電阻元件21的電阻值，在控制節(jié)點25和第一電源端之間施加電壓。為了改變可變電阻元件22的電阻值，在控制節(jié)點25和第二電源端之間施加電壓。
例如，控制節(jié)點25設置為接地電位，將增加相變材料的電阻值的高電壓施加在第一電源端，將減少相變材料的電阻值的低電壓施加在第二電源端。因此，可以增加可變電阻元件21的電阻值，可以減少可變電阻元件22的電阻值。由此，晶體管可以被接通。相反地，可以將低電壓施加在第一電源端，將高電壓施加在第二電源端。此時，可變電阻元件21的電阻值可以被降低，可變電阻元件22的電阻值可以被升高，由此晶體管10可以被截止。
因此，實施方式2可以實現(xiàn)與實施方式1相同的優(yōu)點。而且，因為兩個電阻器元件21和22都采用了可變電阻元件，所以可以更大幅地改變施加到晶體管10的柵上的電壓。因此，可以以更大的自由度設計可變電阻元件21、22以及晶體管10。
(實施方式3)圖6是描述根據(jù)本發(fā)明的實施方式3的半導體存儲器件的電路圖。
更具體地說，圖6描述構成存儲陣列的、包含圖1所示類型的存儲單元的一個塊。圖1所示類型的存儲單元串聯(lián)連接成串聯(lián)電路。兩個選擇用晶體管連接到該串聯(lián)電路的兩端。將圖6所示的模塊和其它的相同的塊排成行和列并相互連接，構成存儲單元陣列。
如圖6所示，將多個與包含在圖1所示的存儲單元中的晶體管相同的晶體管10串聯(lián)連接，構成存儲單元單位(unit)。第一選擇用晶體管51是連接在存儲單元單位的接地節(jié)點和源線80之間。第二選擇用晶體管52是連接在存儲單元單位的電源節(jié)點和位線70之間。在每個存儲單元中，電阻器30的與晶體管10的柵相反側(cè)的一端(即，第二電源端)連接在字線60，另一端(即，第一電源端)連接在源線80。
下面將說明該半導體存儲器件如何工作。
首先說明怎樣從半導體存儲器件的存儲單元讀出數(shù)據(jù)。將如圖7所示的相對較低的電壓Vr施加在與目標存儲單元連接的字線60。另一方面，將相對較高的電壓Vread施加在另外的字線60和選擇用晶體管51、52。電壓Vr具有使得目標存儲單元的晶體管10的柵電壓落在包含閾值的范圍內(nèi)的值。電壓Vread具有使得目標存儲單元的晶體管10的柵電壓超出閾值的值。
將位線預先充電，將具有上述值的電壓施加在與目標存儲單元連接的字線60。如果選擇的存儲單元的晶體管10是“截止”，那么保持位線70的電位。如果該晶體管10是“接通”，那么位線70連接到源線80。這樣，位線70被設置為源線80的電位(通常是GND電位)。通過連接在位線70上的讀出放大器，檢測位線70具有的這些電位之差。
從任一被選擇的存儲單元中讀出數(shù)據(jù)時，存儲單元的晶體管10并不需要完全地被接通或者截止。只要晶體管10的柵電壓在“截止”范圍和接近閾值的區(qū)域之間就可以。這樣，每個存儲單元的可變電阻元件20可以被設計為其電阻值在這樣的范圍內(nèi)變化。如圖6所示，可變電阻元件20連接在源線80。但是，元件20也可以連接在字線60。在這種情況下，電阻器30連接在源線80。
下面將說明怎樣在半導體存儲器件的存儲單元中寫入或者擦除數(shù)據(jù)。寫入或者擦除數(shù)據(jù)的方法取決于可變電阻元件20的類型。元件20可以是以脈沖電壓的形式寫入數(shù)據(jù)的元件。那么，沒有與目標單元連接的字線60斷開，源線80接地，向與目標單元連接的字線60施加脈沖信號，以寫入或者擦除數(shù)據(jù)。另外，元件20也可以是以電壓極性的形式寫入數(shù)據(jù)的元件。此時，沒有與目標單元連接的字線60斷開，調(diào)節(jié)施加在源線80和與目標單元連接的字線60上的電壓極性，以寫入或者擦除數(shù)據(jù)。
不管每個存儲單元的可變電阻元件是以電流脈沖的形式還是以電壓極性的形式寫入或者擦除數(shù)據(jù)，通過將相同的信號施加到字線60，可以擦除所有存儲單元中的數(shù)據(jù)。
半導體存儲器件可以是包含實施方式1的類型的存儲單元的NAND型半導體存儲器件。實施方式3可以提供一種具有高集成度和可以以低電壓工作的NAND型半導體存儲器件。
在實施方式3中，每個存儲單元包含普通類型的晶體管。因此實施方式3可以在低電壓下工作，這一點與閃存不同。在每個存儲單元的可變電阻元件20中，電流保持流動，直到讀出放大器鎖存位線70的電位為止。但是，因為工作在低電壓下，所以存儲器件消耗的功率很小。通過增加電阻器30和可變電阻元件20的電阻值的絕對值，可以減少功率消耗。這是因為，每個單元的柵電壓的范圍是由電阻器30和可變電阻元件20的電阻值的比率來決定的。當讀出放大器鎖存了位線70的電位之后，不需要施加電壓在字線60上。
已經(jīng)提出過包含由相變材料制成的可變電阻元件的存儲器。但是，現(xiàn)有技術中，將選擇用晶體管分別串聯(lián)連接在可變電阻元件上。電壓或者電流施加在任一被選擇的可變電阻元件上，由此檢測電壓或者電流，以讀出數(shù)據(jù)。因為每個電阻元件具有兩端，存儲單元很難以串聯(lián)連接來提高集成度。它們必然并聯(lián)連接。在本發(fā)明的實施方式3中，存儲單元可以串聯(lián)連接。因此實施方式3可以獲得高集成度。
在實施方式3中，當然也可以將存儲單元并聯(lián)連接。此時，存儲器件也可以工作在低電壓下，以減少工作中的消耗功率。
(實施方式4)圖8是示出根據(jù)本發(fā)明的實施方式4的半導體存儲器件的電路圖。
更精確地說，圖8描述構成存儲陣列的、包含圖5所示類型的存儲單元的一個塊。除了存儲單元的類型，實施方式4本質(zhì)上與實施方式3(圖6)相同。
如圖8所示，將多個存儲單元的晶體管10串聯(lián)連接，構成存儲單元單位。第一選擇用晶體管51連接在存儲單元單位的接地節(jié)點和源線80之間。第二選擇用晶體管52連接在存儲單元單位的電源節(jié)點和位線70之間。在每個存儲單元中，可變電阻元件20的與晶體管10的柵相反側(cè)的一端(即，第二電源端)連接在字線60，另一端(即，第一電源端)連接在源線80。
如圖5所示，在實施方式4中，每個存儲單元具有控制節(jié)點。因此，應該考慮字線60、源線80以及控制線90(連接控制節(jié)點)延伸的方向。從存儲單元讀出數(shù)據(jù)時，控制線90斷開。在存儲單元中寫入或者擦除數(shù)據(jù)時，控制線90設置為GND電位，將脈沖電壓施加在任何被選擇的單元的字線60和源線80上，使得可變電阻元件21和22的電阻值可以具有高電阻值和低電阻值，反之亦然。當根據(jù)電壓極性將數(shù)據(jù)寫入或擦除的情況下，字線60和源線80設置為高電位，控制線90設置為低電位，或者設置為與其相反的組合。
實施方式4實現(xiàn)了與實施方式3相同的優(yōu)點。此外，在實施方式4中，雖然因為使用了控制線90，所以負載電容和元件面積增加了一點，但是設計可變電阻元件21和22的余地變得比較大。
(變形例)
本發(fā)明并不限定于上述的實施方式?？勺冸娮柙梢杂沙讼嘧儾牧?、離子導電材料以及CMR之外的材料制成。它們可以由分子材料(參照Y.Chen等人，Appl.Phys.Lett.Vol.82，p.1610(2003))制成。此外，元件20可以包含絕緣膜和設置在該絕緣膜內(nèi)的金屬層(參照L.Ma等人，Appl.Phys.Lett.，Vol.80，p.2997(2002))。上述的實施方式中，開關晶體管是具有由氧化物制成的柵絕緣膜的MOS晶體管。當然，MOS晶體管可以用具有由除了氧化物以外的材料制成的柵絕緣膜的MIS(金屬-絕緣體-半導體)晶體管代替。
其它的優(yōu)點和變更對于本領域技術人員是顯而易見的。因此，本發(fā)明在更廣泛的意義上不應限定于在這里示出和說明的特定的細節(jié)和代表性的實施方式。所以，在不背離如附加的權利要求及其等價物所定義的總的發(fā)明構思的精神或范圍的情況下，可以進行各種修改。
權利要求
1.一種半導體存儲元件，包含第一電源端和第二電源端；具有柵的MIS(金屬-絕緣體-半導體)晶體管；二端可變電阻元件，連接在上述MIS晶體管的柵和上述第一電源端之間，該可變電阻元件的電阻值根據(jù)在該可變電阻元件中流動的電流量或者該電流流動的方向改變，但在切斷電流時保持不變；以及固定電阻元件，連接在上述MIS晶體管的柵和上述第二電源端之間。
2.如權利要求1所述的半導體存儲元件，其特征在于上述可變電阻元件根據(jù)在該可變電阻元件中流動的電流量或者該電流流動的方向而具有第一電阻值或者比第一電阻值高的第二電阻值；且當上述可變電阻元件具有上述第一電阻值時，上述MIS晶體管的柵被設在比該晶體管的閾值Vth低的電壓，當上述可變電阻元件具有上述第二電阻值時，被設在比上述閾值Vth高的電壓。
3.如權利要求2所述的半導體存儲元件，其特征在于{R2min/(R1+R2min)}V＜Vth-σaVth{R2max/(R1+R2max)}V＞Vth+σbVth其中R1是上述固定電阻元件的電阻值，R2min是上述可變電阻元件的第一電阻值，R2max是上述可變電阻元件的第二電阻值，V是用來讀出數(shù)據(jù)的分別施加在上述第一電源端的電壓和施加在上述第二電源端的電壓之間的差，σaVth是對于閾值Vth的負的電壓容限，σbVth是對于閾值Vth的正的電壓容限。
4.如權利要求1所述的半導體存儲元件，其特征在于上述可變電阻元件是由相變材料、離子導電材料或者CMR制成的。
5.如權利要求1所述的半導體存儲元件，其特征在于上述可變電阻元件由相變材料制成，通過流動使溫度達到適合于上述相變材料的溫度的第一電流而成為低電阻值相來減少上述電阻元件的電阻值，通過流動比第一電流大的第二電流而成為高電阻值相來增加上述可變電阻元件的電阻值。
6.如權利要求5所述的半導體存儲元件，其特征在于在寫入數(shù)據(jù)時，根據(jù)需要寫入的數(shù)據(jù)，在上述第一電源端和上述第二電源端之間施加上述第一電流或者上述第二電流；在擦除數(shù)據(jù)時，在上述第一電源端和上述第二電源端之間施加上述第一電流或者上述第二電流；在讀出數(shù)據(jù)時，將上述第一電源端和上述第二電源端分別設置為接地電位VSS和電源電位VDD。
7.如權利要求6所述的半導體存儲元件，其特征在于在寫入數(shù)據(jù)或者擦除數(shù)據(jù)時，上述第一電源端設置為接地電位VSS，在上述第二電源端上施加脈沖電壓。
8.如權利要求1所述的半導體存儲元件，其特征在于上述可變電阻元件由離子導電材料制成，通過在第一方向上流動電流而成為低電阻值相位來減少上述可變電阻元件的電阻值，通過在與第一方向相反的第二方向上流動電流而成為高電阻值相，來增加上述可變電阻元件的電阻值。
9.如權利要求1所述的半導體存儲元件，包含設置在MIS晶體管上的、具有通路孔的層間絕緣膜，其特征在于上述固定電阻元件和上述可變電阻元件埋設在通路孔中。
10.一種半導體存儲元件，包含第一電源端和第二電源端；包含柵的MIS晶體管；第一二端可變電阻元件，連接在上述MIS晶體管的柵和上述第一電源端之間，該第一可變電阻元件的電阻值根據(jù)在第一可變電阻元件中流動的電流量或該電流流動的方向改變，但在切斷電流時保持不變；第二二端可變電阻元件，連接在上述MIS晶體管的柵和上述第二電源端之間，該第二可變電阻元件的電阻值根據(jù)在第二可變電阻元件中流動的電流量或該電流流動的方向改變，但在切斷電流時保持不變；以及控制節(jié)點，與上述MIS晶體管的柵連接。
11.如權利要求10所述的半導體存儲元件，其特征在于上述第一二端可變電阻元件和上述第二二端可變電阻元件根據(jù)在上述可變電阻元件中流動的電流量或者該電流流動的方向分別具有兩個不同的電阻值；上述第二二端可變電阻元件具有第一電阻時第一可變電阻元件具有比第一電阻值高的第二電阻值，反之亦然。
12.如權利要求11所述的半導體存儲元件，其特征在于當上述第一二端可變電阻元件和上述第二二端可變電阻元件分別具有上述第一電阻值和上述第二電阻值時，上述MIS晶體管具有比該MIS晶體管的閾值Vth低的柵電位；當上述第一二端可變電阻元件和上述第二二端可變電阻元件分別具有上述第二電阻值和上述第一電阻值時，上述MIS晶體管具有比該MIS晶體管的閾值Vth高的柵電位。
13.如權利要求10所述的半導體存儲元件，其特征在于上述第一二端可變電阻元件和上述第二二端可變電阻元件是由相變材料、離子導電材料或者CMR制成的。
14.如權利要求10所述的半導體存儲元件，其特征在于在讀出數(shù)據(jù)時，釋放上述控制節(jié)點；在寫入數(shù)據(jù)或者擦除數(shù)據(jù)時，在上述控制節(jié)點和上述第一電源端以及上述第二電源端之間施加電流。
15.如權利要求10所述的半導體存儲元件，其特征在于上述第一二端可變電阻元件和上述第二二端可變電阻元件都是由相變材料制成的，通過流動使溫度達到適合于上述相變材料的溫度的第一電流而成為低電阻值相來減少上述電阻元件的電阻值，通過流動比第一電流大的第二電流而成為高電阻值相來增加上述可變電阻元件的電阻值。
16.如權利要求15所述的半導體存儲元件，其特征在于在寫入數(shù)據(jù)時，根據(jù)需要寫入的數(shù)據(jù)，在上述第一電源端和上述第二電源端之間施加上述第一電流或者上述第二電流；在擦除數(shù)據(jù)時，在上述第一電源端和上述第二電源端之間施加上述第一電流或者上述第二電流；在讀出數(shù)據(jù)時，將上述第一電源端和上述第二電源端分別設置為接地電位VSS和電源電位VDD。
17.如權利要求10所述的半導體存儲元件，其特征在于上述第一二端可變電阻元件和上述第二二端可變電阻元件都是由離子導電材料制成的，通過在第一方向上流動電流而成為低電阻值相來減少可變電阻元件的電阻值，通過在與第一方向相反的第二方向上流動電流而成為高電阻值相來增加可變電阻元件的電阻值。
18.如權利要求10所述的半導體存儲元件，包含設置在MIS晶體管上的、具有通路孔的層間絕緣膜，其特征在于上述第一和第二電阻元件埋設在通路孔中。
19.一種半導體存儲器件，具有字線、公用源線以及位線，包含存儲單元單位，具有電源節(jié)點、接地節(jié)點以及多個半導體存儲元件，每個該半導體存儲元件都是由權利要求1的存儲元件形成的，該存儲元件的MIS晶體管串聯(lián)連接在電源節(jié)點和接地節(jié)點之間，每個該存儲元件具有分別連接到上述字線和上述公用源線的第一和第二電源端；第一選擇用晶體管，連接在上述存儲單元單位的接地節(jié)點和上述公用源線之間；以及第二選擇用晶體管，連接在上述存儲單元單位的電源節(jié)點和上述位線之間。
20.一種半導體存儲器件，具有字線、公用控制線、源線以及位線，包含存儲單元單位，具有電源節(jié)點、接地節(jié)點以及多個半導體存儲元件，每個該半導體存儲元件都是由權利要求10的存儲元件形成，該存儲元件的MIS晶體管串聯(lián)連接在電源節(jié)點和接地節(jié)點之間，每個該存儲元件具有連接在上述字線的第一電源端和連接在上述控制線的第二電源端；第一選擇用晶體管，連接在上述存儲單元單位的接地節(jié)點和上述源線之間；以及第二選擇用晶體管，連接在上述存儲單元單位的電源節(jié)點和上述位線之間。
21.如權利要求20所述的半導體存儲器件，其特征在于在讀出數(shù)據(jù)時，釋放上述公用控制線；在寫入數(shù)據(jù)或者擦除數(shù)據(jù)時，在上述公用控制線、上述字線以及上述源線上施加電流。
全文摘要
提供一種半導體存儲元件和半導體存儲器件。該半導體存儲元件將數(shù)據(jù)作為電阻值的差來存儲。上述存儲元件包含MIS晶體管、二端可變電阻元件以及固定電阻元件。MIS晶體管具有柵。二端可變電阻元件連接在MIS晶體管的柵和第一電源端之間。可變電阻元件的電阻值根據(jù)在該可變電阻元件中流動的電流量或者該電流流動的方向改變，即使停止通電也會保持變化后的電阻值。固定電阻元件連接在MIS晶體管的柵和第二電源端之間。
文檔編號H01L27/10GK1801392SQ20051011946
公開日2006年7月12日 申請日期2005年11月10日 優(yōu)先權日2004年11月10日
發(fā)明者安田心一 申請人:株式會社東芝