專利名稱：有源元件以及開關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有異質(zhì)結(jié)型雙極晶體管的有源元件以及開關(guān)電路裝置，特別是涉及一種溫度補(bǔ)償型的有源元件以及開關(guān)電路裝置。
背景技術(shù)：
異質(zhì)結(jié)型雙極晶體管(Heterojunction Bipolar Transistor以下稱為HBT)與通常的同質(zhì)結(jié)型雙極晶體管相比發(fā)射效率高且電流放大率hFE大，故可大幅度地提高基極濃度，而可在整個(gè)基極均勻地進(jìn)行晶體管工作。其結(jié)果是，與GaAs MESFET(Metal Semicondutor Field Effect Transistor金屬半導(dǎo)體場效應(yīng)晶體管)、GaAs JFET(Junction FET結(jié)型場效應(yīng)晶體管)、HEMT(High Electron Mobility Transistor高電子遷移率晶體管)相比，其電流密度高且連通電阻低所以具有良好的效率性，增益性，失真特性。
在手機(jī)等移動(dòng)體用通信設(shè)備中，高效且小型的高頻開關(guān)元件是不可缺少的。因此，公知有如圖26所示的將雙向的HBT作為開關(guān)元件而構(gòu)成開關(guān)電路的結(jié)構(gòu)。
圖26是表示將HBT作為開關(guān)元件使用的開關(guān)電路的一例。圖26(A)為電路圖、圖26(B)為表示HBT結(jié)構(gòu)的剖面圖。
如圖26(A)，該電路具有發(fā)射極與天線ANT連接的第一HBT320和集電極與天線ANT連接的第二HBT321，第一HBT320的集電極與發(fā)送信號(hào)用側(cè)電路Tx連接。另外，第二HBT321的發(fā)射極與接收信號(hào)側(cè)電路Rx連接，HBT320，321的各基極經(jīng)由電阻322分別與發(fā)送信號(hào)用控制端子CtrlTx和接收信號(hào)用控制端子CtrlRx連接。
如圖26(B)所示，在半絕緣性GaAs襯底310之上形成n型GaAs副集電極層311，在副集電極層311之上層疊n型AlGaAs集電極層312、p型GaAs基極層313、n型AlGaAs發(fā)射極層314、n型GaAs發(fā)射接觸層315等成臺(tái)面形而構(gòu)成。
在副集電極層311的表面夾著集電極層312的位置上配置集電極316。在集電極313的表面夾著發(fā)射層314的位置上配置基極317。在發(fā)射接觸層315的上部配置發(fā)射極318。將圖中所示的最小單位HBT作為單位元件320′(321′)，通過將它們并聯(lián)連接而構(gòu)成作為有源元件的第一HBT320(第二HBT321)(如參考專利文獻(xiàn)1)專利文獻(xiàn)1特開2000-260782號(hào)公報(bào)HBT的發(fā)射極318、基極317、集電極316形成為梳齒狀。將圖26(B)所示的結(jié)構(gòu)作為一個(gè)單位元件，將多個(gè)單位元件并聯(lián)連接而構(gòu)成開關(guān)元件等的有源元件。
由于HBT的基極-發(fā)射極間電流具有正的溫度系數(shù)，所以集電極電流也具有正的溫度系數(shù)。因此，若設(shè)法使基極電流增加而提高電流密度，則在多個(gè)并聯(lián)連接的HBT的單位元件中，電流向一個(gè)單位元件集中而發(fā)生二次擊穿而容易造成破壞。
目前，為了避免這樣的在可靠性方面的問題而存在不能充分地將電流密度提高的問題。
另外，為了解決該問題通常采取以下的措施。即，將發(fā)射鎮(zhèn)流電阻及基極鎮(zhèn)流電阻插入HBT320的梳齒狀單位元件320′。但是，若插入發(fā)射鎮(zhèn)流電阻及基極鎮(zhèn)流電阻則又產(chǎn)生了高頻特性分劣化的問題。

發(fā)明內(nèi)容
本發(fā)明為解決上述問題而構(gòu)成，本發(fā)明的第一方面提供一種有源元件，具有化合物半導(dǎo)體襯底，其層疊多個(gè)形成至少一個(gè)異質(zhì)結(jié)的半導(dǎo)體層而成；第一晶體管，其設(shè)置在所述襯底上，將所述半導(dǎo)體層的第一、第二、第三半導(dǎo)體層分別形成為集電極層、基極層、發(fā)射極層，并具有集電極、基極、發(fā)射極；第二晶體管，其設(shè)置在所述襯底上，并具有柵極、源極、漏極；單位元件，其將所述第一晶體管和第二晶體管經(jīng)由分離區(qū)域而鄰接配置，并將所述第一晶體管的所述基極和所述第二晶體管的所述源極連接而成。并聯(lián)連接多個(gè)所述單位元件，并將所述各單位元件的所述第二晶體管的漏極與電源端子連接，通過輸入到所述第二晶體管的所述柵極的電壓信號(hào)使所述各單位元件的所述第一晶體管的集電極-發(fā)射極之間的電流改變。
本發(fā)明的第二方面在于提供一種電路裝置，其具有化合物半導(dǎo)體襯底，其層疊多個(gè)形成至少一個(gè)異質(zhì)結(jié)的半導(dǎo)體層而成；第一晶體管，其設(shè)置在所述襯底上，將所述半導(dǎo)體層的第一、第二、第三半導(dǎo)體層分別形成為集電極層、基極層、發(fā)射極層，并具有集電極、基極、發(fā)射極；第二晶體管，其設(shè)置在所述襯底上，并具有柵極、源極、漏極；單位元件，其將所述第一晶體管和第二晶體管經(jīng)由分離區(qū)域而鄰接配置，并將所述第一晶體管的所述基極和所述第二晶體管的所述源極連接而成；多個(gè)開關(guān)元件，其將所述單位元件并聯(lián)連接；第一RF端口，其與所述多個(gè)開關(guān)元件的集電極或發(fā)射極共用連接；多個(gè)第二RF端口，其與所述多個(gè)開關(guān)元件的發(fā)射極或集電極分別連接；電源端子，其分別與所述多個(gè)開關(guān)元件的漏極連接。分別向所述第二晶體管的柵極施加控制信號(hào)，通過由所述第二晶體管的導(dǎo)通所供給的電流驅(qū)動(dòng)所述第一晶體管，并在所述第一和第二RF端口間形成信號(hào)路徑。


圖1(A)、(B)是說明本發(fā)明的第一實(shí)施例的電路圖；圖2是說明本發(fā)明的第一實(shí)施例的平面圖；圖3是說明本發(fā)明的第一實(shí)施例的(A)剖面圖、(B)剖面圖、(C)立體圖、(D)立體圖；圖4(A)～(C)是說明本發(fā)明的第一實(shí)施例的剖面圖；圖5是說明本發(fā)明的第一實(shí)施例的(A)電路圖、(B)電路方塊圖；圖6(A)、(B)是說明本發(fā)明第二實(shí)施例的剖面圖；圖7(A)、(B)是說明本發(fā)明第二實(shí)施例的剖面圖；圖8是說明本發(fā)明第三實(shí)施例的(A)電路概要圖、(B)電路圖；圖9是說明本發(fā)明第三實(shí)施例的平面圖；圖10是說明本發(fā)明的第三實(shí)施例的(A)剖面圖、(B)剖面圖、(C)立體圖、(D)立體圖；圖11(A)、(B)是說明本發(fā)明第三實(shí)施例的特性圖；圖12(A)～(C)是說明本發(fā)明第三實(shí)施例的剖面圖；圖13(A)、(B)是說明本發(fā)明第四實(shí)施例的剖面圖；圖14(A)、(B)是說明本發(fā)明第四實(shí)施例的剖面圖；圖15(A)、(B)是說明本發(fā)明第五實(shí)施例的電路概略圖；
圖16是說明本發(fā)明的第五實(shí)施例的(A)平面圖、(B)剖面圖；圖17是說明本發(fā)明的第五實(shí)施例的剖面圖；圖18是說明本發(fā)明第六實(shí)施例的電路概略圖；圖19是說明本發(fā)明第七實(shí)施例的電路概略圖；圖20是說明本發(fā)明的第一實(shí)施例的(A)剖面圖、(B)剖面圖、(C)立體圖、(D)立體圖；圖21(A)、(B)是說明本發(fā)明的第八實(shí)施例的剖面圖；圖22(A)、(B)是說明本發(fā)明的第八實(shí)施例的剖面圖；圖23(A)～(C)是說明本發(fā)明的第九實(shí)施例的剖面圖；圖24是說明本發(fā)明的第十實(shí)施例的(A)剖面圖、(B)立體圖、(C)立體圖；圖25(A)、(B)是說明本發(fā)明的第九實(shí)施例的剖面圖；圖26是說明現(xiàn)有技術(shù)的(A)電路圖、(B)剖面圖。
附圖標(biāo)記說明1 GaAS襯底2 副集電極層3 第一半導(dǎo)體層(集電極層)4 第二半導(dǎo)體層(p+型GaAs層)4a 基極層5 第三半導(dǎo)體層(n型InGaP層)5a 發(fā)射極層6 n+型GaAs層6a 發(fā)射極接觸層7、13 集電極8 基極9、15 發(fā)射極4b p+型緩沖層5b 溝道下部層5b′ 溝道層6bs、6bd、6bse、6bde、6bsd、6bdd 集電極層10、16 漏極
11 源極12 柵極12b 掩埋部17 連接配線18、18a 第四半導(dǎo)體層(n型AlGaAs層或n型GaAs層)18b 溝道上部層19、19a 第五半導(dǎo)體層(n型InGaP層)20 分離區(qū)域23 傳導(dǎo)區(qū)域30 分離元件31 非合金歐姆層33、33a、33b 鎮(zhèn)流電阻層41 反演電路(インバ一夕回路)51 氮化膜100 單位元件101 單位HBT102 單位FET115、135、115e、115d、135e、135d 源極116、136、116e、116d、136e、136d 漏極120 柵極配線127 第一柵極127b 掩埋部128 第二柵極130 集電極配線150 發(fā)射極配線160 漏極配線170 周邊傳導(dǎo)區(qū)域200 有源元件200a 集合元件210 功率放大電路裝置R1、R2 電阻
R11、R12、R13 電阻R21、R22、R23 電阻R31、R32、R33 電阻411 電阻412 E型FET413 D型FET414 E型FETL突緣EM 發(fā)射極臺(tái)面BM 基極臺(tái)面CP 連接點(diǎn)SW、SW1、SW2 開關(guān)元件SW1-1、SW1-2、SW1-3 開關(guān)元件SW2-1、SW2-2、SW2-3 開關(guān)元件SW3-1、SW3-2、SW3-3 開關(guān)元件S、S1、S2 開關(guān)元件組IN 共用輸入端子OUT1 第一輸入端子OUT2 第二輸入端子OUT3 第三輸入端子Ctl 控制端子Ctl1 第一控制端子Ctl2 第二控制端子Ctl3 第三控制端子BP偏壓點(diǎn)(バイアスポイント)具體實(shí)施方式
下面，利用圖1～圖25詳細(xì)說明本發(fā)明的實(shí)施例。
首先，參照?qǐng)D1～圖5，表示本發(fā)明的第一實(shí)施例的有源元件。圖1(A)為有源元件的電路圖，圖1(B)為構(gòu)成有源元件的單位元件的電路圖。
如圖1(A)，有源元件200為并聯(lián)連接多個(gè)單位元件100(虛線)的結(jié)構(gòu)。單位元件100具有第一晶體管101與第二晶體管102。
第一晶體管101為在化合物半導(dǎo)體襯底上層疊作為集電極層、基極層、發(fā)射極層的半導(dǎo)體層而形成至少一個(gè)異質(zhì)結(jié)，且具有分別與各半導(dǎo)體層連接的集電極、基極、發(fā)射極的HBT。HBT具有臺(tái)面結(jié)構(gòu)，在本實(shí)施例中，由最小單位的臺(tái)面結(jié)構(gòu)所構(gòu)成的第一晶體管以下稱為單位HBT101。
第二晶體管102為與單位HBT101設(shè)置在同一襯底上，將兩個(gè)半導(dǎo)體層作為溝道層，且具有柵極、源極、漏極的MESFET(Metal Semiconductor FieldEffect Transistor金屬半導(dǎo)體場效應(yīng)晶體管)。在本實(shí)施例中，由各電極的最小單位構(gòu)成的第二晶體管102以下稱為單位FET102。單位FET102是用于向單位HBT101提供基極電流的驅(qū)動(dòng)晶體管。
一組單位HBT101與單位FET102經(jīng)由后述的分離區(qū)域相鄰配置，單位HBT101的基極與單位FET102的源極連接構(gòu)成為一個(gè)單位元件100(虛線)。
多個(gè)的單位元件100并聯(lián)連接構(gòu)成有源元件200。具體地說，一個(gè)單位元件100將單位HBT101的發(fā)射極、集電極、以及單位FET102的漏極、柵極分別共用連接其他單位元件100的發(fā)射極、集電極、漏極、柵極。
各單位元件100的單位FET102的漏極與電源端子VDD連接。并且，通過施加在單位FET102的柵極上的電壓信號(hào)使單位HBT101的集電極-發(fā)射極間的電流變化。
參照?qǐng)D1(B)，單位元件100的單位HBT101與單位FET102經(jīng)由分離區(qū)域而相鄰配置(后述)，單位HBT101的基極與單位FET102的源極連接。單位元件100并聯(lián)連接，一個(gè)單位元件100的基極和源極與不共用連接到其他單位元件100的基極和源極上。
圖2是表示有源元件200的平面圖。
這樣，單位HBT101在平面圖中例如圖案形成為梳齒狀。并且，單位FET102與各單位HBT101連接。即，本實(shí)施例的單位元件100形成為梳齒狀，將各梳齒分別并聯(lián)連接構(gòu)成有源元件200。
在化合物半導(dǎo)體襯底上層疊多個(gè)半導(dǎo)體層，形成單位HBT101和單位FET102。
單位HBT101如后所述，以所希望的圖案將各半導(dǎo)體層進(jìn)行臺(tái)面蝕刻，將構(gòu)成發(fā)射極層、基極層的各半導(dǎo)體層形成為臺(tái)面狀。
通過歐姆金屬層(AuGe/Ni/Au)，設(shè)置與發(fā)射極層、副集電極層分別連接的第一層的發(fā)射極9、集電極7，通過歐姆金屬層(Pt/Ti/Pt/Au)形成與基極層連接的基極8。發(fā)射極9及集電極7設(shè)置為梳齒狀。以發(fā)射極9為中心在其周圍如陰影線所示地配置基極8。并且，在基極8的外側(cè)的副集電極層之上配置兩個(gè)夾持基極8的集電極7。
在第一層的發(fā)射極9、集電極7之上通過與它們重疊的配線金屬層(Ti/Pt/Au)設(shè)置第二層的發(fā)射極15、集電極13。第二層的發(fā)射極15為與第一層相同的梳齒狀。第二層的集電極13與集電極配線130連接?；鶚O8為僅由歐姆金屬層形成一層結(jié)構(gòu)。另外，在第二層的發(fā)射極15之上，由鍍金層設(shè)置發(fā)射極配線150。
單位FET102如后所述，與單位HBT101設(shè)置在同一襯底和半導(dǎo)體層之上。以所希望的圖案將半導(dǎo)體層進(jìn)行臺(tái)面蝕刻，將構(gòu)成接觸層、溝道層的各半導(dǎo)體層形成為臺(tái)面狀。
通過歐姆金屬層(AuGe/Ni/Au)，設(shè)置與各接觸層分別接觸的第一層的漏極10、源極11。在漏極10和源極11之間的溝道層表面上，通過柵極金屬層(Pt/Mo)設(shè)置柵極12。柵極12位于島狀的源極11、漏極10之間，在與梳齒狀的單位HBT101的各電極的延伸方向垂直的方向上延伸設(shè)置。
配置漏極10、源極11、柵極12的單位FET102的工作區(qū)域形成在由分離區(qū)域20將半導(dǎo)體層分離的傳導(dǎo)區(qū)域23之上。分離區(qū)域20是由B+等的離子注入形成的絕緣區(qū)域，所以在本實(shí)施例中分離區(qū)域20以外的區(qū)域即由雙點(diǎn)劃線所包圍的區(qū)域成為傳導(dǎo)區(qū)域23。傳導(dǎo)區(qū)域23例如為包含n型雜質(zhì)的區(qū)域。
在第一層的漏極10之上通過配線金屬層(Ti/Pt/Au)設(shè)置第二層的漏極16。另外，在第二層的漏極16之上通過鍍金層形成漏極配線160。
柵極12在工作區(qū)域之外延伸設(shè)置，并與由配線金屬層形成的柵極配線120連接。柵極配線120將柵極12之間進(jìn)行配線且與輸入電壓信號(hào)的端子連接。分離區(qū)域20也配置在柵極配線120的周圍。
在第一層的源極11之上設(shè)置配線金屬層的連接配線17。連接配線17將單位FET102的源極11與單位HBT101的基極8連接。
單位FET102與單位HBT101設(shè)置在同一襯底及同一半導(dǎo)體層之上，一部分的半導(dǎo)體層形成為臺(tái)面狀并由空間分離。在未被進(jìn)行臺(tái)面蝕刻的區(qū)域通過離子注入形成的分離區(qū)域20分離。即，單位HBT101與單位FET102經(jīng)由設(shè)置在同一襯底及半導(dǎo)體層上的分離區(qū)域20而相鄰配置，單位HBT101的基極8及單位FET102的源極11通過連接配線17連接。另外，在本實(shí)施例中，單位HBT101的基極層和集電極層分別與相當(dāng)于單位FET102的半導(dǎo)體層連續(xù)形成。
在本實(shí)施例中，如虛線所示，由發(fā)射極9、15、基極8、集電極7、13構(gòu)成的最小單位的臺(tái)面結(jié)構(gòu)的單位HBT101與由一組源極11、柵極12、漏極10、16構(gòu)成的單位FET102連接，構(gòu)成一個(gè)單位元件100。
有源元件200分別并聯(lián)連接多個(gè)單位元件100而構(gòu)成。即，通過集電極配線130各單位HBT101的集電極13、7互相連接。另外，通過發(fā)射極配線150各單位HBT101的發(fā)射極15、9互相連接。另外，集電極7、13由相鄰的單位元件100共用。另外，通過單位FET102的柵極配線120將各單位FET102的柵極12互相連接。
在此，單位HBT101的基極8與單位FET102的源極11在一個(gè)單位元件100中由連接配線17連接。在將多個(gè)單位元件100配置成梳齒狀的線路圖中，單位HBT101的基極8之間及單位FET102的源極11之間不直接連接。
單位FET102的漏極16通過鍍金層的漏極配線160配線，漏極配線160與電源端子VDD連接。并且單位FET102的柵極配線120與輸入電壓信號(hào)的端子連接。
圖3是說明單位元件100的圖，圖3(A)是圖2的a-a線剖面圖、圖3(B)是圖2的b-b線的單位HBT101的剖面圖。另外，圖3(C)是圖3(A)的c-c線所示的剖面將所述單位元件切離成所述兩個(gè)區(qū)域時(shí)的單位HBT101的立體圖。圖3(D)是FET102的立體圖。另外，在圖3(B)、(C)、(D)中省略連接電極17。另外在圖3(C)、(D)中省略第二及其以上層的電極。
另外，在本申請(qǐng)的所有的實(shí)施例中，單位元件100及有源元件200的電路圖(圖1(A))和平面圖(圖2)是相同的。但是，如圖3所示，構(gòu)成單位元件100(有源元件200)的各半導(dǎo)體層，根據(jù)有源元件200的用途而適當(dāng)選擇。因此，第一實(shí)施例(圖3)表示構(gòu)成用于放大器(增幅器)的有源元件200的單位元件100，對(duì)該例進(jìn)行說明。
如圖3(A)，在半絕緣性的GaAs襯底1之上，層疊多個(gè)的半導(dǎo)體層，即n+型GaAs層2、n-型GaAs層3、p+型GaAs層4、n型InGaP層5、n型AlGaAs層18、n型InGaP層19和n+型GaAs層6。另外，n型AlGaAs層18也可以為n型GaAs層，在本實(shí)施例中對(duì)n型AlGaAs層18進(jìn)行說明。
通過蝕刻除去半導(dǎo)體層的一部分，形成為臺(tái)面狀。另外，設(shè)置到達(dá)襯底1的分離區(qū)域20。分離區(qū)域?yàn)橛葿+等的離子注入形成的絕緣區(qū)域20。
單位元件100由臺(tái)面狀的半導(dǎo)體層以及絕緣區(qū)域20分離為兩個(gè)區(qū)域，在一側(cè)的區(qū)域上形成單位HBT101，在另一側(cè)的區(qū)域上形成FET102。
如圖3(B)、(C)，單位HBT101的副集電極層2通過外延生長法在襯底1之上形成，是摻雜硅(Si)成3E18cm-3～6E18cm-3的較高的雜質(zhì)濃度的n+型GaAs層。其厚度為數(shù)千。集電極3形成于副集電極層2的一部分區(qū)域之上，并且是通過硅摻雜而摻雜成1E16cm-3左右～10E16cm-3左右的雜質(zhì)濃度的n-型GaAs層。其厚度為數(shù)千?；鶚O層4a形成于集電極層3之上，是通過碳(C)摻雜而摻雜成1E18cm-3～50E18cm-3左右的雜質(zhì)濃度的p+型GaAs層。其厚度為數(shù)百～2000。發(fā)射極層5a在基極層4a的一部分區(qū)域之上形成臺(tái)面狀(發(fā)射極臺(tái)面EM)，是通過硅摻雜而摻雜成1E17cm-3左右～5E17cm-3左右的雜質(zhì)濃度的n型InGaP層。其厚度為數(shù)百～千數(shù)百。在發(fā)射極層5a之上摻雜硅以成為1E17cm-3左右～5E17cm-3左右的雜質(zhì)濃度，層疊具有數(shù)百～千數(shù)厚度的n型AlGaAs層18a。發(fā)射極層5a與上層和下層的AlGaAs層及GaAs層進(jìn)行晶格匹配。另外，在n型AlGaAs層18a之上摻雜硅成為1E17cm-3左右～60E17cm-3左右的雜質(zhì)濃度，層疊具有數(shù)百～千數(shù)厚度的n型InGaP層19a。
在此，n型InGaP層5形成單位HBT101的發(fā)射極層5a及單位FET102的溝道層的一部分，并且在發(fā)射極5a的側(cè)面附近形成突緣L。后面詳述，通過使n型InGaP層5的厚度變薄為數(shù)百～千數(shù)百而在突緣L部分通過表面耗盡層完全耗盡，可防止基極層4a表面的發(fā)射極-基極間流過復(fù)合電流。n型AlGaAs層18與n型InGaP層5一起形成單位FET102的溝道層的一部分。即，在n型AlGaAs層18的表面形成單位FET102的柵極，n型AlGaAs層18的厚度設(shè)定為單位FET102可得到規(guī)定的夾斷電壓Vp的厚度。n型InGaP層19是為形成單位FET102的柵極而使n型AlGaAs層18表面露出的工序中，蝕刻n+型GaAs層6的蝕刻阻止層。
n型InGaP層19的雜質(zhì)濃度存在以下的兩種情況。第一種情況是摻雜硅以成為1E17cm-3左右～5E17cm-3左右的雜質(zhì)濃度，在發(fā)射極-基極間施加反偏壓，則耗盡層從發(fā)射極-基極間的異質(zhì)結(jié)向發(fā)射極層5a以及n型AlGaAs層18擴(kuò)大。發(fā)射極-基極間結(jié)合要得到規(guī)定的耐壓需要充分確保該耗盡層的延伸距離。但發(fā)射極層5a及n型AlGaAs層18的總厚度作為使該耗盡層延伸的距離是不夠的。
在這種情況下，n型AlGaAs層19也成為用于得到集電極-基極間的規(guī)定耐壓的、耗盡層延伸的區(qū)域的一部分。即，在第一種情況下，使n型AlGaAs層19的雜質(zhì)濃度為1E17cm-3左右～5E17cm-3左右，通過在集電極層5a、n型AlGaAs層18、及n型InGaP層19三層擴(kuò)大耗盡層確保集電極-基極間的規(guī)定耐壓。
第二種情況是在n型InGaP層19上摻雜硅以成為20E17cm-3左右～60E17cm-3左右的雜質(zhì)濃度。如上所述，在發(fā)射極-基極間施加反偏壓時(shí)，在發(fā)射極層5a以及n型AlGaAs層18耗盡層擴(kuò)大，從而確保發(fā)射極-基極間的規(guī)定的耐壓。第二種情況下僅以發(fā)射極層5a及n型AlGaAs層18的總厚度作為使耗盡層擴(kuò)大延伸的距離就足夠。這時(shí)，通過使n型AlGaAs層19的雜質(zhì)濃度為20E17cm-3左右～60E17cm-3左右的高濃度，降低單位HBT101的發(fā)射極寄生電阻性分量及單位FET102的源極(漏極)寄生電阻性分量。
另一方面，在第一種情況下，若使n型InGaP層19的雜質(zhì)濃度為20E17cm-3～60E17cm-3左右的高濃度，則在發(fā)射極-基極間施加反偏壓時(shí)，耗盡層以發(fā)射極-基極間的規(guī)定的耐壓以下的反偏壓電壓到達(dá)n型InGaP層19。所以，即使施加比其高的逆偏移電壓，耗盡層在n型InGaP層19中也幾乎不延伸，所以發(fā)射極-基極間以規(guī)定的耐壓以下的反偏壓電壓斷開。
另外，在第二種情況下，n型InGaP層19的雜質(zhì)濃度為20E17cm-3左右～60E17cm-3左右的高濃度(n+)，此時(shí)，將第一種情況和第二種情況總稱記作n型InGaP層19。
n型AlGaAs層18和n型InGaP層19通過臺(tái)面蝕刻，分別空間分離成n型AlGaAs層18a、18b和n型InGaP層19a、19b。
發(fā)射極接觸層6a形成在n型InGaP層19a之上，是通過硅摻雜而摻雜成3E18cm-3左右～6E18cm-3左右的雜質(zhì)濃度的n-型GaAs層。其厚度為數(shù)千。
基極層4a和集電極層3也形成為臺(tái)面狀(基極臺(tái)面BM)。另外，在基極層4a的下層，面S1′附近設(shè)置用于分離的絕緣區(qū)域20。
在副集電極層2的表面上夾持集電極層3的位置配置由歐姆金屬層(AuGe/Ni/Au)構(gòu)成的第一層的集電極7。在基極層4a的表面以包圍發(fā)射極層5a的圖案配置歐姆金屬層(Pt/Ti/Pt/Au)所構(gòu)成的基極8。在發(fā)射極接觸層6a的上部配置由歐姆金屬層(AuGe/Ni/Au)所構(gòu)成的第一層的發(fā)射極9。第一層的集電極7、發(fā)射極9和基極8之上由氮化膜51覆蓋。第一層的集電極7、發(fā)射極9經(jīng)由設(shè)置在氮化膜51上的接觸孔，分別與由配線金屬層(Ti/Pt/Au)所設(shè)置的第二層的集電極13和發(fā)射極15接觸。
在此，如圖3(A)、(B)，發(fā)射極層5a成為向位于兩側(cè)的基極8側(cè)突出的突緣(棚)L。在L的上方不設(shè)置任何的半導(dǎo)體層，表面耗盡層從突緣L表面延伸。另外，突緣L的厚度即發(fā)射極層5a的厚度，較薄地設(shè)置為小于或等于表面耗盡層延伸的厚度。因此，突緣L由表面耗盡層完全耗盡化。由此，可防止在突緣L下方的基極層4a的表面流過發(fā)射極-基極間的復(fù)合電流。
例如后述的其他的實(shí)施例的說明，存在作為HBT的結(jié)構(gòu)將比突緣L的厚度厚的發(fā)射極層5a和n+型GaAs層6直接接觸而層疊的情況。這時(shí)，也需要將突緣L如上所述完全耗盡化、通過發(fā)射極5a的光蝕刻形成突緣L。
但是，該方法難以進(jìn)行濕蝕刻的控制，存在不能再現(xiàn)性良好地形成規(guī)定厚度的突緣L的問題。即，若突緣L的厚度過厚，則從突緣L表面向突緣L延伸的表面耗盡層不到達(dá)基極層4a。這時(shí)，由于突緣L表面未完全耗盡化，在基極層4a的表面流過發(fā)射極-基極間的復(fù)合電流，降低HBT的電流放大率。另外，用于形成突緣L的n型InGaP層5的蝕刻過度，突緣L本身也消失了。另外，要提高濕蝕刻的精度，需要降低蝕刻率，產(chǎn)生了蝕刻時(shí)間變長的問題。
因此，在本實(shí)施例中，單位FET102在發(fā)射極層(n型InGaP層)5a之上添加n型AlGaAs層18a，以得到能夠得到規(guī)定的夾斷電壓Vp的溝道層的厚度。即如后所述，單位FET102的溝道層的厚度為n型InGaP層5及n型AlGaAs層18的總厚度。AlGaAs層與InGaP層的濕蝕刻選擇比大。因此，將發(fā)射極層5a以最合適的規(guī)定厚度設(shè)置在突緣L上，通過選擇性蝕刻n型AlGaAs層18a與n型InGaP層5a形成突緣L。由此，可將突緣L以規(guī)定的厚度再現(xiàn)性良好且短時(shí)間地形成。
另外如上所述，在發(fā)射極-基極間施加反偏壓時(shí)，存在在n型InGaP層19a中也將耗盡層擴(kuò)大設(shè)計(jì)，使單位HBT101的發(fā)射極-基極結(jié)合能確保規(guī)定的耐壓情況。作為使發(fā)射極側(cè)的耗盡層延伸的距離，發(fā)射極層5a及n型AlGaAs層18a的總厚度不夠的情況下，使形成在n型AlGaAs層18a之上的n型InGaP層19a的雜質(zhì)濃度為1E17cm-3左右～5E17cm-3左右。由此，耗盡層也可延伸到n型AlGaAs層19a。
圖3(D)是圖3(A)的c-c線所示的剖面將單位元件分開時(shí)的單位FET102的立體圖。單位FET102的n型InGaP層5及n型AlGaAs層18作為溝道層起作用。因此，將n型InGaP層5作為溝道下部層5b，將n型AlGaAs層18作為溝道上部層18b。另外，將最上層的n+型GaAs層6作為接觸層6bs、6bd。接觸層6bd、6bs分別成為FET的漏極區(qū)域和源極區(qū)域，在接觸層6bd、6bs之上通過歐姆金屬層分別形成第一層的漏極10、源極11。
接觸層6bd、6bs和其下層的n型InGaP層19b也形成為臺(tái)面狀，在它們之間n型InGaP層19b的下層的n型AlGaAs層18b露出。在露出的n型AlGaAs層18b上設(shè)置柵極12。
單位FET102決定從柵極12的底部到構(gòu)成溝道層的一部分的溝道下部(n型InGaP)層5b的底部的深度，以得到溝道的夾斷電壓Vp。即，據(jù)此決定形成柵極12的位置(深度)。因此，根據(jù)夾斷電壓Vp對(duì)所希望的半導(dǎo)體層凹陷蝕刻到規(guī)定的深度，在露出的表面上形成柵極12。這時(shí)，在凹陷蝕刻中存在偏差，則引起夾斷電壓Vp的偏差，單位FET102的特性惡化。
因此在本實(shí)施例中，層疊溝道下部(n型InGaP)層5a、溝道上部(n型AlGaAs)層18b、n型InGaP層19b及n+型GaAs層6。并且，在形成柵極的凹陷蝕刻工序中，首先通過n+型GaAs層6和n型InGaP層19b的選擇性蝕刻，蝕刻n+型GaAs層6將接觸層的6bd、6bs分離。接著，通過n型InGaP層19b和n型AlGaAs層18b的選擇性蝕刻，蝕刻n型InGaP層19b，使形成柵極的n型AlGaAs層18b的表面露出。通過將n型AlGaAs層18b設(shè)定為與規(guī)定的夾斷電壓Vp相對(duì)應(yīng)的厚度，可以進(jìn)行形成再現(xiàn)性良好的柵極12的凹陷蝕刻。
這樣，在單位FET102中，設(shè)置n型AlGaAs層18b及n型InGaP層19b為在露出形成柵極12的表面的凹陷蝕刻中可進(jìn)行選擇性蝕刻，另外，也有利于確保柵極的耐壓。
在本實(shí)施例中，單位FET102的柵極12設(shè)置在n型AlGaAs層18b之上。并且，采用將構(gòu)成柵極12的柵極金屬層(金屬多層膜)的最下層金屬的一部分埋入n型AlGaAs層18b的掩埋柵極結(jié)構(gòu)。
在此圖4表示掩埋柵極結(jié)構(gòu)的放大剖面圖。采用掩埋柵極結(jié)構(gòu)的情況下，柵極12由在最下層采用金屬Pt的多個(gè)金屬多層膜(例如Pt/Mo)構(gòu)成。并且，將金屬多層膜蒸鍍?cè)诎雽?dǎo)體層上后，最下層金屬即Pt的一部分?jǐn)U散到半導(dǎo)體層，形成掩埋部12b。由于掩埋部12b為擴(kuò)散區(qū)域，所以理應(yīng)形成從半導(dǎo)體層表面以規(guī)定的曲率向外側(cè)形成彎曲狀的形狀，有助于提高耐壓提高。
圖4(A)和圖4(B)是表示Pt擴(kuò)散到InGaP層的情況。例如在圖4(A)中，在非摻雜AlGaAs層401之上層疊非摻雜InGaP層402，并在InGaP層402的表面形成柵極12。由此，柵極12的兩側(cè)露出的層成為InGaP層402。InGaP層402難以氧化在化學(xué)性質(zhì)上是穩(wěn)定的，且具有可作為柵極12的兩側(cè)的工作區(qū)域的鈍化層使用的優(yōu)點(diǎn)。掩埋部12b′作為柵極12的一部分起作用，因此根據(jù)夾斷電壓Vp決定掩埋部12b′的底部的位置(擴(kuò)散深度)。
但是，實(shí)際觀察柵極12的Pt擴(kuò)散到InGaP層402表面而得的，如圖4(A)所示，可判明Pt在InGaP層402表面向橫向反常擴(kuò)散且端部(X點(diǎn))成為尖的形狀。即，用于提高耐壓的掩埋部12b′的形狀實(shí)際上不成為以規(guī)定的曲率向外側(cè)彎曲的形狀，不能得到對(duì)提高耐壓有利的形狀。
另外，在圖4(B)中，表示將非摻雜AlGaAs層401、403和非摻雜InGaP層402交替層疊，在AlGaAs層403的表面形成柵極12的結(jié)構(gòu)。由此，即使在InGaP層402表面不形成柵極12的情況下，若貫通AlGaAs層403擴(kuò)散的Pt到達(dá)InGaP層402，則在其表面橫向發(fā)生反常擴(kuò)散。
另外，在圖4(A)、(B)中半導(dǎo)體層全部以非摻雜層表示，但Pt的反常擴(kuò)散的InGaP層(或AlGaAs層)為包含雜質(zhì)的層(摻雜InGaP層、摻雜AlGaAs層)時(shí)也一樣。
這樣，由于在InGaP層402的表面Pt反常擴(kuò)散，所以在任何情況下，都在X點(diǎn)發(fā)生電場集中不能確保掩埋柵極原來的高耐壓。即，此時(shí)的耐壓與不掩埋柵極的情況停留在同一水平上。
圖4(C)為本實(shí)施例的柵極12及掩埋部12b。這樣，在本實(shí)施例中，將溝道上部層(n型AlGaAs)層18b設(shè)置在溝道下部層(n型InGaP)層5b之上，在其表面形成柵極12。并且，使掩埋部12b的底部位于n型AlGaAs層18b內(nèi)。由此，可在n型InGaP層5b的表面防止Pt的反常擴(kuò)散，掩埋部12b的形狀成為以規(guī)定的曲率向著外側(cè)彎曲的形狀，可謀求耐壓的提高。
另外，作為其目標(biāo)的夾斷電壓Vp由從柵極12的底部(掩埋部12b的底部)到溝道下部層5b底部的距離，及溝道下部層5b與溝道上部層18b的雜質(zhì)濃度決定。在此，如果柵極金屬層最下層的Pt的蒸鍍膜厚小于或等于110，則掩埋部12b的深度與蒸鍍膜厚成正比例(掩埋部12b的深度＝Pt蒸鍍膜厚×2.4)。即，掩埋部12b的深度可根據(jù)Pt蒸鍍膜厚再現(xiàn)性良好地控制。另外，由于雜質(zhì)濃度為通過MOCVD裝置形成外延層時(shí)的雜質(zhì)濃度，所以可進(jìn)行非常精密的控制。
另一方面，從掩埋部12b的底部到溝道下部層5b表面的溝道層由溝道上部(n型AlGaAs層)18b構(gòu)成。在本實(shí)施例中，首先將溝道下部(n型InGaP)層5b和溝道上部(n型AlGaAs)層18b的雜質(zhì)濃度設(shè)定，使單位FET102得到規(guī)定的耐壓及接通電阻。接著，將單位HBT101的突緣L設(shè)定為正常起作用的厚度，以使溝道下部(n型InGaP)層5b的厚度與單位HBT101的突緣L的厚度相同。最后，將溝道上部(n型AlGaAs)層18b的厚度設(shè)定為單位FET102得到規(guī)定夾斷電壓Vp的厚度。在溝道上部(n型AlGaAs)層18b的上層層疊n型InGaP層19b。并且，通過n型InGaP層19b和n型AlGaAs層18b的選擇性蝕刻，使n型AlGaAs層18b露出。在準(zhǔn)備足夠厚的n型AlGaAs層18b，通過濕蝕刻蝕刻到規(guī)定的深度，使形成柵極的表面露出的現(xiàn)有的方法中，蝕刻的再現(xiàn)性差，夾斷電壓Vp較大地偏差。但是，根據(jù)本實(shí)施例可再現(xiàn)性良好地使形成柵極的n型AlGaAs層18b的表面露出。
在溝道上部(n型AlGaAs層)18b的下層配置溝道下部層5b，在溝道下部層5b的下層配置p+型緩沖層4b。p+型緩沖層4b為p+型GaAs層，通過該層可防止從溝道向襯底側(cè)泄漏的載流。
另外，由于p+型GaAs層4以下的下層為FET是作為工作并沒有特別的影響的層，因此，設(shè)計(jì)得單位HBT101的特性最合適即可。
再次參照?qǐng)D3。如圖3(A)單位元件100為使圖3(B)、(C)所示的單位HBT101的面S1′與圖3(D)所示的單位FET102的面S1抵接的結(jié)構(gòu)。抵接面為圖3(A)的c-c線的面。并且，通過配線金屬層(Ti/Pt/Au)在單位FET102的源極配線11之上設(shè)置連接配線17。連接配線17沿單位FET102的臺(tái)面，又通過絕緣區(qū)域20之上延伸到單位HBT101的基極8之上。
在此，對(duì)臺(tái)面形狀和配線方向進(jìn)行說明。
在GaAs的臺(tái)面蝕刻中使用濕蝕刻的情況下，晶面影響臺(tái)面形狀。作為晶向和臺(tái)面形狀的關(guān)系，在與〔01杠(バ一)1杠〕(以下，記作〔01-1-〕)的方向平行方向上追跡蝕刻臺(tái)階表面的情況下的臺(tái)面形狀為正臺(tái)面形狀(梯形的形狀)。另外，在與〔01-1-〕的方向垂直的方向上追跡蝕刻臺(tái)階表面的臺(tái)面形狀為逆臺(tái)面形狀(懸垂形狀)。
即，例如配線金屬層提升降低臺(tái)面臺(tái)階的情況下，在因臺(tái)面形狀或配線金屬層的延伸方向的不同而產(chǎn)生分級(jí)覆蓋(step coverage)的問題。
金屬層在與〔01-1-〕的方向平行方向上延伸提升降低臺(tái)面臺(tái)階的情況下，由于為正臺(tái)面形狀，所以不產(chǎn)生分級(jí)覆蓋的問題。但是，配線在與〔01-1-〕方向垂直的方向上延伸提升降低臺(tái)面臺(tái)階的情況下，由于為逆臺(tái)面形狀，所以產(chǎn)生分級(jí)覆蓋的問題。
在本實(shí)施例中，通過形成單位HBT101的發(fā)射極接觸層6a、n型InGaP19a、n型AlGaAs層18a及發(fā)射極5a的臺(tái)面蝕刻，同時(shí)在單位FET102的區(qū)域也形成臺(tái)面。即，在圖2中，發(fā)射極臺(tái)面EM為同時(shí)形成的臺(tái)面。
另外，通過形成單位HBT101的基極層4a及集電極層3的臺(tái)面蝕刻，同時(shí)在單位FET 102的區(qū)域也形成臺(tái)面。即，在圖2中，基極臺(tái)面BM為同時(shí)形成的臺(tái)面。
因此，將單位FET 102的源極11與單位HBT 101的基極8連接的連接配線17提升降低發(fā)射極臺(tái)面EM，進(jìn)而柵極配線120提升降低基極臺(tái)面BM。
在此，在本實(shí)施例中，連接配線17、柵極配線120具有提升降低臺(tái)面的方向，并且使之在與〔01-1-〕方向平行的方向(圖的箭頭方向)上延伸。
這樣，n+型GaAs層6、n型InGaP層19、n型AlGaAs層18及n型InGaP層5為臺(tái)面狀，由空間分離。另一方面，從p+型GaAs層4開始的下層由分離區(qū)域(絕緣區(qū)域)20分離。即，單位HBT101的基極層4a、集電極層3、副集電極層2與單位FET 102的緩沖層4b、n-型GaAs層3、n+型GaAs層2電分離，但在結(jié)構(gòu)上是連續(xù)的。單位HBT101與單位FET102經(jīng)由分離區(qū)域20相鄰配置。
在本實(shí)施例中，按每個(gè)單位元件100，單位FET 102和單位HBT 101相鄰連接。并且，單位HBT 101與單位FET 102的半導(dǎo)體層的層疊結(jié)構(gòu)相同，單位HBT 101的基極層4a、集電極層3、副集電極層2分別與單位FET102的p+型GaAs層4b、n-型GaAs層3、n+型GaAs層2連續(xù)。因此，可將由單位HBT 101的工作所產(chǎn)生的熱量傳到單位FET 102。由于單位FET102的漏極電流具有負(fù)的溫度系數(shù)，所以單位HBT 101的基極電流也具有負(fù)的溫度系數(shù)。因此，單位HBT 101的發(fā)熱使單位HBT 101的集電極電流減少。
在并聯(lián)連接多個(gè)單位元件100而構(gòu)成有源元件200時(shí)，存在單位元件100間的工作電流變得不均勻的情況?，F(xiàn)有的HBT 320(或321)將圖26所示的最小單位的HBT作為單位元件320′將其多個(gè)并聯(lián)連接構(gòu)成有源元件。在這種情況下，通常與HEMT相比可潛在地得到非常高的電流密度，并得到非常低的接通電阻Ron。但HBT 320存在通過溫度的正回饋?zhàn)饔脤㈦娏骷械揭粋€(gè)單位元件由二次擊穿破壞的問題。因此，實(shí)際上不能充分地提高電流密度。另外，為了解決該問題，通常必須采取以下的措施。即，將發(fā)射極鎮(zhèn)流電阻及基極鎮(zhèn)流電阻插入HBT 320的梳齒狀的單位元件320′中。但若插入發(fā)射極鎮(zhèn)流電阻及基極鎮(zhèn)流電阻，則又產(chǎn)生了高頻特性惡化的問題。
HBT 320的基極-發(fā)射極間電壓VBE-基極電流的特性相對(duì)于溫度具有正的系數(shù)時(shí)，由于任何的設(shè)計(jì)上的不均勻的原因，存在單位元件320′相對(duì)于其它單位元件320′、基極-發(fā)射極間電壓VBE-偏壓被稍大地施加的情況。其結(jié)果是，基極電流、集電極電流大量流動(dòng)，溫度上升，進(jìn)一步使大量的基極電流、集電極電流流動(dòng)為通常的二次擊穿過程。
但本實(shí)施例的單位元件100實(shí)際上并沒有開始二次擊穿的過程。提供單位元件100的單位HBT 101的基極電流的是單位FET 102，但單位FET 102與單位HBT 101不同，相對(duì)于溫度具有負(fù)的溫度系數(shù)。另外，由于單位HBT101與單位FET 102接近所以發(fā)熱的單位HBT 101的熱傳到鄰接的單位FET102，單位FET102的源極電流減少。由于源極與基極連接，所以單位FET102的源極電流成為單位HBT101的基極電流。即，通過單位HBT101的發(fā)熱減少單位FET102的源極電流，且減少單位HBT101的基極電流。由此，減少單位HBT 101的集電極電流，相反單位HBT 101成為冷卻方向。即，其結(jié)果可防止二次擊穿的發(fā)生。
即，在本實(shí)施例中，通過連接與單位HBT 101鄰接的單位FET 102得到溫度補(bǔ)償型的有源元件200，與現(xiàn)有的有源元件相比可大幅度的提高電流密度而工作。即，由于不增加使發(fā)射極鎮(zhèn)流電阻及基極鎮(zhèn)流電阻等的所有的高頻特性惡化因素而可防止二次擊穿的發(fā)生，故與現(xiàn)有的有源元件相比可大幅度地提高電流密度。
圖5是表示使用圖3所述的放大器用途的有源元件200的功率放大電路裝置210。圖5(A)為電路圖，圖5(B)為電路方塊圖。
目前市場上的HBT的主要用途是手機(jī)的功率放大器(高輸出放大器)。在手機(jī)的功率放大器中，尤其是第三代以后，如何在有限的波級(jí)中確保大量通信線路成為技術(shù)上的最大的關(guān)鍵。采用了CDMA等的高密度通信方式。伴隨著通信方式的高密度化，謀求具有更高線性的功率放大器用設(shè)備。在手機(jī)的功率放大器中也使用HEMT，第三代以后與HEMT相比電流密度高且線性高的HBT的使用比率增高了。由于HEMT為單極性設(shè)備，而HBT為雙極性設(shè)備，故可壓倒地提高電流密度。
根據(jù)本實(shí)施例，可提供不將發(fā)射極鎮(zhèn)流電阻及基極鎮(zhèn)流電阻插入構(gòu)成放大元件的有源元件200的各單位元件中，而避免二次擊穿的功率放大電路裝置210。
如圖5(A)，由將單位元件100并聯(lián)連接的有源元件200構(gòu)成功率放大電路裝置210。功率放大電路裝置210為將作為放大元件的有源元件200和偏壓用及匹配用等的無源元件集成化的結(jié)構(gòu)。
在構(gòu)成功率放大電路裝置210的放大元件200中，輸入信號(hào)從構(gòu)成各單位元件100的單位FET102的柵極進(jìn)入，輸出信號(hào)從單位HBT 101的集電極輸出。單位FET102的漏極經(jīng)由防止高頻信號(hào)泄漏的分離元件(感應(yīng)元件)30與電源端子VDD連接。電源端子VDD向單位FET102供給電流。另外，發(fā)射極與GND連接。本實(shí)施例的單位元件100為在單位HBT 101上連接單位FET102而構(gòu)成。即，在作為放大元件的單位HBT101的前一級(jí)連接有作為放大元件的單位FET102。
即如圖5(B)，若由并聯(lián)連接本實(shí)施例的單位元件100的放大元件200構(gòu)成功率放大器電路210，則作為兩級(jí)放大元件起作用，該兩級(jí)放大元件是通過在作為第一級(jí)的放大元件的FET的后一級(jí)上連接作為第二級(jí)的放大元件的單位HBT102。
即，由于向HBT的電流放大率hFE加上FET的互感g(shù)m，故一個(gè)放大元件200的放大性能成為互感g(shù)m和電流放大率hFE的累加值。即，一個(gè)放大元件200的gm成為FET的gm與HBT的hFE的累加值。只以HBT構(gòu)成的放大元件的放大性能與只以電流放大率hFE構(gòu)成時(shí)相比，作為放大元件可大幅度地提高增益。
圖6、圖7作為第二實(shí)施例，表示構(gòu)成放大器用途的有源元件200的單位元件100的其它的例子。在用于放大器的有源元件200的情況下，各單位元件100的外延層的結(jié)構(gòu)一般為圖3(B)、(C)所示的結(jié)構(gòu)，但也可以為圖6及圖7所示的結(jié)構(gòu)。第二實(shí)施例是在與第一實(shí)施例相同的單位元件100上附加其他的半導(dǎo)體層的結(jié)構(gòu)。
圖6為在與第一實(shí)施例相同的單位元件100上設(shè)置鎮(zhèn)流電阻層的情況。圖6(A)為相當(dāng)于圖2的a-a線的單位元件100的剖面圖，圖6(B)為相當(dāng)于圖2的b-b線的單位HBT 101的剖面圖。
如上所述，根據(jù)本實(shí)施例，不設(shè)置鎮(zhèn)流電阻層也可以防止二次擊穿的發(fā)生。但根據(jù)構(gòu)成單位元件100的單位FET 102及單位HBT 101的設(shè)計(jì)，也存在不能充分防止二次擊穿發(fā)生的情況。另外，在單位HBT101中流動(dòng)大量電流的情況也難以避免二次擊穿的發(fā)生。在這樣的情況下，可通過向單位HBT 101的外延結(jié)構(gòu)中加入鎮(zhèn)流電阻層重復(fù)采用二次擊穿措施。
即，在發(fā)射極層5a側(cè)配置作為鎮(zhèn)流電阻層的n-型GaAs層33。由于具有規(guī)定電阻值的n-型GaAs層33成為鎮(zhèn)流電阻層，故可防止由于電流向一個(gè)單位元件100集中而引起的二次擊穿的發(fā)生。
鎮(zhèn)流電阻層33可在非摻雜的GaAs層形成，也可在n-型InGaP及非摻雜InGaP層形成。其它的半導(dǎo)體層與圖3(B)相同。如上所述，HBT中的鎮(zhèn)流電阻通常為了溫度補(bǔ)償而設(shè)置。即，例如若將鎮(zhèn)流電阻與圖26(B)所示的HBT 320的單位元件320′的發(fā)射極串聯(lián)連接，則通過溫度的正回饋?zhàn)饔秒娏飨蛞粋€(gè)單位元件320′集中的情況下，該單位元件320′的鎮(zhèn)流電阻的兩端的電位差變大。其結(jié)果是，由于向該單位元件320′的發(fā)射極-基極結(jié)合施加的偏壓降低，該單位元件320′的集電極電流減少。其結(jié)果，該單位元件320′可防止由二次擊穿所產(chǎn)生的破壞。但在現(xiàn)有的HBT320中，存在由于鎮(zhèn)流電阻而高頻特性惡化的問題。
由于本實(shí)施例以溫度補(bǔ)償型單位元件100構(gòu)成有源元件200，故在設(shè)置鎮(zhèn)流電阻的情況下，也能以與現(xiàn)有的HBT320相比低電阻值的鎮(zhèn)流電阻得到相同的效果。因此，可將由于設(shè)置鎮(zhèn)流電阻而造成的高頻特性惡化的程度比目前降低。
此時(shí)，如圖6(A)所示，單位FET102上也配置n-型GaAs層33，但是流入單位FET102的電流很少，設(shè)置n-型GaAs層33不會(huì)帶來影響。
圖7為在與第一實(shí)施例相同的單位HBT 101中，設(shè)置非合金歐姆層31，使發(fā)射極與非合金歐姆層31接觸的情況。圖7(A)是在圖3的單位HBT 101中設(shè)置非合金歐姆層31的情況，圖7(B)為在設(shè)置圖7的鎮(zhèn)流電阻層的結(jié)構(gòu)中，進(jìn)一步設(shè)置非合金歐姆層31的情況。另外，圖7是相當(dāng)于圖2的b-b線的單位HBT 101的剖面圖。為降低發(fā)射極接觸層6a的接觸電阻，在集電極接觸層6a之上設(shè)置非合金歐姆層31。非合金歐姆層31為n+型InGaAs層。此時(shí)，發(fā)射極接觸層6a為n+型InGaAs層，其它的半導(dǎo)體層也與圖3(B)相同。此時(shí)，雖未圖示，也同時(shí)在單位FET 102中將非合金歐姆層31設(shè)置在接觸層6bs、6bd之上。
下面，參照?qǐng)D8～圖12說明本發(fā)明的第三實(shí)施例。第三實(shí)施例為由開關(guān)元件用的有源元件200構(gòu)成開關(guān)電路裝置220的情況。
首先，參照?qǐng)D8表示第三實(shí)施例的開關(guān)電路裝置的電路圖。圖8(A)是電路概要圖，圖8(B)是實(shí)際的電路圖。
開關(guān)電路裝置例如為SPDT(Single Pole Double Throw單刀雙擲)開關(guān)MMIC。
SPDT開關(guān)MMIC具有第一開關(guān)元件SW1及第二開關(guān)元件SW2。第一開關(guān)元件SW1為并聯(lián)連接單位元件的有源元件200，第二開關(guān)元件SW2也為并聯(lián)連接單位元件的有源元件。
單位元件與第一實(shí)施例相同，由單位HBT及單位FET構(gòu)成。在此，圖8(A)中為表示開關(guān)電路裝置220的大概結(jié)構(gòu)，將構(gòu)成第一開關(guān)元件SW1及第二開關(guān)元件SW2的各有源元件的單位HBT總括用HBT1、HBT2表示，將各有源元件的單位FET總括用FET1、FET2表示。
另外，F(xiàn)ET 1、FET 2為MESFET(Metal Semiconductor Field EffectTransistor金屬半導(dǎo)體場效應(yīng)晶體管)，且為分別向HBT 1、HBT2提供基極電流的驅(qū)動(dòng)晶體管。
第一及第二開關(guān)元件SW1、SW2的HBT1及HBT2的集電極共用連接到第一RF端口上。第一RF端口例如為與天線等連接的共用輸入端子IN。
另外，第一及第二開關(guān)元件SW1、SW2的HBT 1及HBT 2的發(fā)射極分別與第二RF端口連接。第二RF端口例如為與發(fā)送信號(hào)用側(cè)電路等連接的第一輸出端子OUT 1和與接收信號(hào)電路等連接的第二輸出端子OUT 2。
HBT 1及HBT 2的基極分別經(jīng)由FET 1及FET2與例如作為發(fā)送信號(hào)用控制端子及接收信號(hào)用控制端子的第一控制端子Ctl1及第二控制端子Ctl2連接。
FET 1及FET2的漏極分別與電源端子VDD連接，源極分別與HBT 1及HBT 2的基極連接。柵極分別經(jīng)由控制電阻R1及R2與第一控制端子Ctl1及第二控制端子Ctl2連接。配置控制電阻R1及R2其目的在于防止高頻信號(hào)經(jīng)由柵極對(duì)構(gòu)成交流接地的控制端子Ctl1、Ctl2的直流電位泄漏?？刂齐娮鑂1及R2的電阻值為5KΩ左右～10KΩ左右。
說明施加在第一控制端子Ctl1及第二控制端子Ctl2上的控制信號(hào)是互補(bǔ)信號(hào)的情況。在這種情況下，第一控制端子Ctl1的信號(hào)為H電平(例如3V)時(shí)，第二控制端子Ctl2的信號(hào)成為L電平(例如0V)。并且，施加H電平側(cè)的FET導(dǎo)通，通過由FET提供的電流驅(qū)動(dòng)HBT1或HBT2中的任一個(gè)。并且，在第一RF端口及第二RF端口之間形成一個(gè)信號(hào)路徑。
例如，若在第一控制端子Ctl1上施加H電平，則FET1的源極-漏極間導(dǎo)通。由此，將由電源端子VDD提供的基極電流IB作為基極偏壓，HBT1工作。此時(shí)，由于向第二控制端子Ctl2施加L電平，故FET2不導(dǎo)通，HBT2不工作。由此，在共用輸入端子IN-第一輸出端子OUT1之間形成一個(gè)信號(hào)路徑，例如從將輸入到共用輸入端子IN的高頻模擬信號(hào)從第一輸出端子OUT1輸出。另一方面，若向第二控制端子Ctl2施加H電平，則在共用輸入端子IN-第二輸出端子OUT2之間形成一個(gè)信號(hào)路徑。
將偏壓點(diǎn)BP分別與HBT1及HBT2的發(fā)射極及集電極連接。偏壓點(diǎn)(bias point)BP向HBT 1及HBT 2的發(fā)射極及集電極施加相等的偏壓電位(例如GND電位)。
在HBT 1及HBT 2的發(fā)射極與偏壓點(diǎn)BP之間，及HBT 1及HBT 2的集電極與偏壓點(diǎn)BP之間分別連接高頻信號(hào)的分離元件30。分離元件30例如為電阻值5KΩ～10KΩ的電阻，可防止相對(duì)于偏壓電位(GND電位)高頻信號(hào)泄漏。
進(jìn)一步，基于同樣的理由，在施加漏極偏壓的電源端子VDD與FET1之間，及電源端子VDD與FET2之間也連接高頻信號(hào)的分離元件30。
以下，對(duì)該電路工作進(jìn)行說明。
HBT 1、HBT 2的接通電壓(基極-發(fā)射極間電壓VBE)例如為2.0V。而且，F(xiàn)ET1、FET2為耗盡型(テリプレッション)，夾斷電壓Vp為0.4V。
即，接通側(cè)的控制端子(例如第一控制端子Ctl1)的電位比HBT1的發(fā)射極及集電極的電位高出大于或等于1.6V(＝2.0V-0.4V)時(shí)，F(xiàn)ET1與HBT1才接通。
在此，HBT 1、HBT 2的發(fā)射極及集電極的電位為GND電位(0V)。由于向接通側(cè)的第一控制端子Ctl1施加3V，故第一控制端子Ctl1與HBT1的發(fā)射極及集電極的電位的電位差為3V(＝3V-0V)。該值比FET1及HBT1都接通的電位(1.6V)足夠多。即，即使考慮與偏壓點(diǎn)BP連接的分離元件30(電阻)的壓降也可通過從第一控制端子Ctl1施加的電位充分接通FET1與HBT1，HBT1的發(fā)射極-集電極間導(dǎo)通。
另一方面，接通側(cè)相對(duì)于HBT2的發(fā)射極及集電極的電位0V(GND)，第二控制端子Ctl2為0V。由于第二控制端子Ctl2的電位比HBT2的發(fā)射極及集電極的電位高出大于或等于1.6V時(shí)，F(xiàn)ET2與HBT2接通，斷開側(cè)可承受1.6V振幅的功率。
1.6V的振幅與20.1dBm的功率相對(duì)應(yīng)，可在無線LAN及Bluetooth中充分使用。
這樣，例如在以HBT1的發(fā)射極及集電極的電位為基準(zhǔn)的第一控制端子Ctl1的電位超過HBT1的接通電壓和FET1的夾斷電壓的合計(jì)值時(shí)，第一開關(guān)元件SW1開始接通(第二控制端子Ctl2側(cè)也相同)。在第二實(shí)施例中，使HBT1、HBT2的發(fā)射極及集電極的電位為GND。未圖示，通過設(shè)置電阻分割等的偏壓電路可自由設(shè)定HBT1、HBT2的發(fā)射極及集電極電位。因此，HBT1、HBT2的接通電壓與FET1、FET2的夾斷電壓的合計(jì)值不限于所述例為任何值時(shí)，都可通過調(diào)整偏壓電路得到與第二實(shí)施例相同的特性。即，F(xiàn)ET1及FET2可以為增強(qiáng)型或耗盡型中的任一種。
圖8(B)是表示圖(A)所示的HBT1與FET1的實(shí)際的連接及HBT2與FET2的實(shí)際的連接的電路圖。構(gòu)成第一及第二開關(guān)元件SW1、SW2的HBT1及HBT2的實(shí)際的圖案為集電極、基極、發(fā)射極梳配置成齒狀，F(xiàn)ET1、FET2也將源極、漏極、柵極梳配置成齒狀。并且，HBT1的基極與FET1的源極的連接，及HBT2的基極與FET2的源極的連接，實(shí)際上全部與各梳齒相對(duì)應(yīng)。
圖8(B)中，將HBT1與FET1，HBT2與FET2按每個(gè)梳齒即單位元件100表示。這樣，第三實(shí)施例的開關(guān)電路裝置220將第一晶體管(單位HBT)101及第二晶體管(單位FET)102連接作為單位元件100，由并聯(lián)連接多個(gè)單位元件100的第一開關(guān)元件SW1及第二開關(guān)元件SW2構(gòu)成。單位FET102為向單位HBT101提供基極電流的驅(qū)動(dòng)晶體管。
單位元件100、單位HBT101及單位FET102的電路圖，與第一實(shí)施例相同，故省略其重復(fù)部分的詳細(xì)說明。
一組的單位HBT101與單位FET102經(jīng)由分離區(qū)域相鄰配置，單位HBT101的基極與單位FET102的源極連接構(gòu)成一個(gè)單位元件100(虛線)。
并聯(lián)連接單位元件100，構(gòu)成第一開關(guān)元件SW1及第二開關(guān)元件SW2。單位元件100并聯(lián)連接，但一個(gè)單位元件100的基極及源極不分別共用連接到其它的單位元件100的基極及源極上。
具體地說，一個(gè)單位元件100將單位HBT101的發(fā)射極、集電極、及單位FET102的漏極、柵極分別共用連接到其它的單位HBT101的發(fā)射極、集電極、及單位FET102的漏極、柵極上。
各單位元件100的單位FET102的漏極與電源端子VDD連接。并且，向單位HBT101的集電極-發(fā)射極電壓VCE偏壓為0V，向第一、二控制端子Ctl1、Ctl2施加互補(bǔ)信號(hào)。由此，向第一開關(guān)元件SW1或第二開關(guān)元件SW2的任一個(gè)的單位HBT101施加規(guī)定的基極電流使集電極-發(fā)射極之間導(dǎo)通。或者，使基極電流為0而遮斷集電極-發(fā)射極之間。由此，在共用輸入端子IN-第一輸出端子OUT1之間或共用輸入端子IN-第二輸出端子OUT2之間的任一個(gè)中形成信號(hào)路徑。
圖8(A)概略表示其形態(tài)。HBT1由第一開關(guān)元件SW1的單位HBT101構(gòu)成，F(xiàn)ET1由第一開關(guān)元件SW1的單位FET102構(gòu)成。同樣，圖8(A)所示的HBT2由第二開關(guān)元件SW2的單位HBT101構(gòu)成，F(xiàn)ET2由第二開關(guān)元件SW2的單位FET102構(gòu)成。
以上作為第三實(shí)施例的開關(guān)電路裝置的工作，表示向第一控制端子Ctl1及第二控制端子Ctl2施加的控制信號(hào)為互補(bǔ)信號(hào)的第一開關(guān)元件SW1及第二開關(guān)元件SW2的任一個(gè)導(dǎo)通的情況。
但是存在向第一控制端子Ctl1及第二控制端子Ctl2施加的控制信號(hào)都為L電平的情況，兩者都為L電平時(shí)，SW1及SW2都遮斷。
圖9表示將圖8(B)電路在化合物半導(dǎo)體襯底上集成化的開關(guān)MMIC的圖案的例子。
在半絕緣GaAs襯底上配置在層疊多個(gè)的半導(dǎo)體層的襯底上進(jìn)行開關(guān)的第一及第二開關(guān)元件SW1、SW2。構(gòu)成共用輸入端子IN、第一輸出端子OUT1、第二輸出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2、電源端子VDD、接地端子GND的各焊盤I、O1、O2、C1、C2、V、G設(shè)置在襯底的周邊。
第一開關(guān)元件SW1側(cè)與第二開關(guān)元件SW2及各焊盤相對(duì)于芯片的中心對(duì)稱配置。因此，以下對(duì)第一開關(guān)元件SW1側(cè)進(jìn)行說明，第二開關(guān)元件SW2也相同。
第一開關(guān)元件SW1將多個(gè)單位元件100并聯(lián)連接而構(gòu)成，各單位元件100由單位HBT101及單位FET102構(gòu)成。單位HBT101及單位FET102將半絕緣GaAs襯底上的多個(gè)半導(dǎo)體層蝕刻形成為規(guī)定的臺(tái)面狀，另外，通過由半導(dǎo)體層構(gòu)成的傳導(dǎo)區(qū)域形成構(gòu)成電阻等的開關(guān)MMIC的元件。另外，如后所述，本實(shí)施例的傳導(dǎo)區(qū)域?yàn)殡s質(zhì)區(qū)域，由到達(dá)襯底的分離區(qū)域20從其它的區(qū)域分離。
單位HBT101的第一層的發(fā)射極9、基極8、集電極7通過歐姆金屬層形成為梳齒狀。第二層的發(fā)射極15及集電極13通過配線金屬層形成，發(fā)射極15與第一層的發(fā)射極9同樣形成為梳齒狀。第二層的集電極13通過集電極配線130與其它單位HBT101的集電極13連接，連接到共用輸入端子焊盤I上。在第二層的發(fā)射極15之上形成鍍金層的發(fā)射極配線150，與其它的HBT101的發(fā)射極15連接，連接到第一輸出端子焊盤O1上。在集電極配線130之上也重疊鍍金層。
由于單位HBT101引入基極電流，故將發(fā)射極9、15及集電極7、13與構(gòu)成偏壓點(diǎn)BP的GND焊盤G連接。發(fā)射極15通過發(fā)射極配線150與第一輸出端子焊盤O1共用連接。因此，通過連接輸出端子焊盤O1與GND焊盤G，可將集電極9、15與偏壓點(diǎn)BP連接。另外，集電極13通過集電極配線130共用連接。因此，通過經(jīng)由分離元件30的電阻連接集電極配線130與GND焊盤G，將集電極7、13與偏壓點(diǎn)BP連接。偏壓點(diǎn)BP(GND焊盤G)如圖9所示，配置在第一輸出端子焊盤O1和第二輸出端子焊盤O2之間、共用輸入端子焊盤I的相反側(cè)。通過該配置，不需特別確保新的空間而可向單位HBT101的發(fā)射極及集電極供給偏壓電位。
單位FET102的第一層的漏極10、源極11通過歐姆金屬層形成為島狀。第二層的漏極16通過配線金屬層形成為島狀。在第二層的漏極16之上形成鍍金層的漏極配線層160，與其它的單位FET102的漏極連接，連接到電源端子焊盤V上。
單位HBT101與單位HBT102經(jīng)由分離區(qū)域20相鄰配置，單位HBT101的基極8、單位FET102的源極11通過配線金屬層形成的連接配線17連接，構(gòu)成一個(gè)單位元件100。
在源極11及漏極10之間的傳導(dǎo)區(qū)域(雜質(zhì)區(qū)域)23上設(shè)置由柵極金屬層構(gòu)成的柵極12。柵極12通過由配線金屬層構(gòu)成的柵極配線120與其它的單位FET102的柵極連接，經(jīng)由控制電阻R1與第一控制端子焊盤C1連接。
在第一輸出端子焊盤O1與接地端子焊盤G之間連接構(gòu)成分離元件30的電阻。另外，在電源端子焊盤V-連接配線160之間及共用輸入端子焊盤I-接地端子焊盤G之間也連接構(gòu)成分離元件30的電阻。分離元件防止高頻信號(hào)的漏出。
控制電阻R1及分離元件30的電阻為由分離區(qū)域20分離的傳導(dǎo)區(qū)域23。
另外，為提高絕緣，在各焊盤的周邊及柵極配線120的周邊分別設(shè)置周邊傳導(dǎo)區(qū)域(雜質(zhì)區(qū)域170)。
單位元件100的放大平面圖與圖2相同。參照?qǐng)D2，單位FET102分別與梳齒狀圖案的單位HBT101連接，并聯(lián)連接梳齒狀的單位元件100構(gòu)成作為有源元件200的第一開關(guān)元件SW1與第二開關(guān)元件SW2。
第一開關(guān)元件SW1為并聯(lián)連接單位元件100的結(jié)構(gòu)。即，通過集電極配線130各單位HBT101的集電極13、7互相連接，另外，通過發(fā)射極配線150各單位HBT101的發(fā)射極15、9互相連接。另外，集電極7、13由相鄰的單位元件100共用。各單位FET102的柵極12通過單位FET102的柵極配線120互相連接、單位FET102的柵極配線120與第一控制端子Ctl1連接。各單位FET102的漏極10、16通過漏極配線160互相連接，連接到電源端子VDD。
另外，單位FET102的各柵極12向工作區(qū)域外延伸，與配線金屬層的柵極配線120連接。柵極配線120將柵極12之間進(jìn)行配線，與控制端子連接。在柵極配線的周圍也配置分離區(qū)域20。另外，第二開關(guān)元件SW2也相同。
其它的結(jié)構(gòu)與圖2的單位元件100相同，故省略其說明。
圖10為說明第三實(shí)施例的單位元件100的圖，圖10(A)為圖2的a-a線的剖面圖。圖10(B)為圖2的b-b線的剖面圖，圖10(C)為單位HBT101的立體圖，圖10(D)為單位FET102的立體圖。另外，在圖10(C)中，省略第二或其以上層的電極。
如上所述，構(gòu)成單位元件100(有源元件200)的各半導(dǎo)體層根據(jù)有源元件200的用途進(jìn)行適當(dāng)選擇。在用于開關(guān)電路裝置的有源元件200的情況下，單位HBT101的集電極層3成為n型InGaP層。其它的結(jié)構(gòu)與實(shí)施例1的單位元件100相同，故省略其說明。
在第三實(shí)施例中，n型AlGaAs層(或n型GaAs層)18與發(fā)射極層5a的InGaP層選擇性蝕刻，可形成具有再現(xiàn)性良好的厚度的突緣L。發(fā)射極層5a的InGaP層可與基極層4a的p+型GaAs層進(jìn)行選擇性蝕刻。
另外，通過設(shè)置n型InGaP19，可以選擇性蝕刻將形成單位FET102的柵極n型AlGaAs層18的表面露出。另外，F(xiàn)ET102的柵極12形成于n型AlGaAs層18b之上，掩埋部12b位于n型AlGaAs層18b內(nèi)。由此，可防止在InGaP層表面的Pt的反常擴(kuò)散，確保規(guī)定的耐壓。
另外，在本實(shí)施例中，每個(gè)單位元件100的單位FET102與單位HBT101接近連接。并且，單位HBT101與單位FET102的半導(dǎo)體層的層疊結(jié)構(gòu)相同，單位HBT101的基極層4a、集電極層3、副集電極層2分別與單位FET102所相當(dāng)?shù)陌雽?dǎo)體層連續(xù)。因此，由單位HBT101的工作所產(chǎn)生的熱可傳到單位FET102。由于單位FET102的漏極電流具有負(fù)的溫度系數(shù)，故單位HBT101的基極電流也具有負(fù)的溫度系數(shù)。因此，單位HBT101的發(fā)熱可使單位HBT101的集電極電流降低。
通過采取這樣的結(jié)構(gòu)，由于可不增加使發(fā)射極鎮(zhèn)流電阻及基極鎮(zhèn)流電阻等所有的高頻特性劣化的因素而防止二次擊穿的發(fā)生，故與目前相比可大幅度地提高HBT的電流密度。其結(jié)果是，可使第一及第二開關(guān)元件SW1、SW2的接通電阻Ron大幅度地減少，從而使開關(guān)MMIC的插入損失變得很小。
如圖10，在用于開關(guān)電路裝置220的單位元件100的情況下，單位HBT101在發(fā)射極層5a及基極層4a形成InGaP/GaAs異質(zhì)結(jié)。另外，在此基礎(chǔ)上，在集電極層3及基極4a上也形成InGaP/GaAs異質(zhì)結(jié)。并且，在將發(fā)射極5a作為發(fā)射極工作的正方向的晶體管工作時(shí)(以下稱作正向晶體管工作時(shí))與將發(fā)射極5a作為集電極工作的反方向的晶體管工作時(shí)(以下稱作晶體管工作時(shí))，設(shè)計(jì)結(jié)構(gòu)的各參數(shù)使晶體管特性為大致相同的特性，使集電極-發(fā)射極間電壓為0V，集電極-發(fā)射極間電流以0A附近的偏壓工作。在本實(shí)施例中，如上以基極為基準(zhǔn)采用發(fā)射極與集電極對(duì)稱的HBT(以下稱為對(duì)稱型HBT)。
由于通常使用于開關(guān)MMIC的HEMT為單極設(shè)備，而HBT為雙極設(shè)備，故可大幅度地提高電流密度，使接通電阻Ron變得很小。另外，作為HBT101可通過使用對(duì)稱型HBT，使集電極-發(fā)射極間消耗電流為0A故可節(jié)省能量地工作。其原因是，HMET使漏極-源極間電壓偏壓為0V，與此相同，對(duì)稱型HBT可使集電極-發(fā)射極間電壓偏壓為0V。
參照?qǐng)D11的特性圖說明對(duì)稱型HBT。圖表示對(duì)稱型HBT的規(guī)定的基極電流IB中的集電極-發(fā)射極電壓VCE和集電極電流IC的V-I曲線。
在某規(guī)定的基極電流IB中將表示集電極-發(fā)射極電壓VCE和集電極電流IC為正(+)值的晶體管稱為正向晶體管，表示負(fù)(-)值的晶體管稱為反向晶體管。
如圖11(A)，對(duì)稱型HBT為如粗線所示的使正向晶體管工作時(shí)的接通電阻Ron(＝ΔVCE/ΔIC)與反向晶體管工作時(shí)的接通電阻Ron′(＝ΔVCE′/ΔIC′)基本上相等而構(gòu)成的HBT。為實(shí)現(xiàn)該結(jié)構(gòu)，使發(fā)射極層5a與集電極層3為大體相同的結(jié)構(gòu)。例如，在發(fā)射極層5a上使用InGaP層時(shí)，在集電極層3上也使用InGaP層。并且，在發(fā)射極層5a和集電極層3上使用InGaP層時(shí)，分別與GaAs層或AlGaAs層(基極層4a、副集電極層2及n型AlGaAs層18a)晶格匹配。發(fā)射極層5a和集電極層3上使用AlGaAs層時(shí)，使Al的摩爾比率相同。
并且，將發(fā)射極層5a的雜質(zhì)濃度和集電極層3的雜質(zhì)濃度設(shè)定為大致相等的值。由此，與通常的HBT相比基極-集電極耐壓低，在開關(guān)電路裝置中基極-集電極間耐壓為7～8V就足夠。
對(duì)稱型HBT，通過使集電極-發(fā)射極間電壓以0V的偏壓工作，基本上可使集電極-發(fā)射極間的消耗電流為0A。
圖11(B)表示非對(duì)稱型HBT的特性。在非對(duì)稱型HBT中，正向晶體管的上升電壓不是0V，具有一百～數(shù)百mV左右的補(bǔ)償電壓VOFF。此時(shí)，使集電極-發(fā)射極電壓VCE偏壓為0V時(shí)，在集電極-發(fā)射極間產(chǎn)生若干的消耗電流。另外，由于發(fā)射極集電極的結(jié)構(gòu)不同，如粗線所示，正向晶體管工作時(shí)的接通電阻Ron與反向晶體管工作時(shí)的接通電阻Ron′有很大的不同。
在此，粗線表示工作的負(fù)載線，工作的一半為反向晶體管的工作。即，使集電極-發(fā)射極電壓VCE偏壓為0V時(shí)，工作的負(fù)載線在偏壓點(diǎn)附近彎曲，失真電平變得很差。另外，由于反向晶體管的電流與正向晶體管的電流相比非常小，故可以使之通過的功率很小。另外，由于反向晶體管工作時(shí)的接通電阻Ron′很大，插入損耗變得很大。
另一方面，對(duì)稱型HBT使發(fā)射極和集電極為大致相同的結(jié)構(gòu)(相同化合物半導(dǎo)體及大致相同的雜質(zhì)濃度)。因此，如圖11(A)所示，對(duì)稱型HBT的補(bǔ)償電壓大致可為0V。因此，使集電極-發(fā)射極電壓VCE偏壓為0V時(shí)，在集電極-發(fā)射極間的消耗電流可為0A。由于工作的負(fù)載線不在偏壓點(diǎn)彎曲，故失真電平良好。另外，由于反向晶體管的電流與正向晶體管的電流相同，使可通過的功率變大。另外，反向晶體管工作時(shí)的接通電阻Ron′與正向晶體管工作時(shí)的接通電阻Ron一樣小，故可減小插入損耗。
圖12表示焊盤及配線的剖面圖。圖12(A)及圖12(B)為圖9的d-d線剖面圖，圖12(C)為圖9的e-e線剖面圖。
構(gòu)成共用輸入端子焊盤I、第一輸出端子焊盤O1、第一控制端子焊盤C1(第二開關(guān)元件SW2側(cè)也相同)、電源端子焊盤V、接地端子焊盤G的焊盤P及柵極配線120，如圖所示，設(shè)置在副集電極層(n+型GaAs)層之上。焊盤P及柵極配線120經(jīng)由氮化膜51設(shè)置在副集電極層2之上(圖12(B))或直接設(shè)置在副集電極層2之上，與副集電極層2表面形成肖特基結(jié)(圖12(A)、(C))
因此，作為焊盤P及柵極配線120周邊的隔離措施在焊盤P及柵極配線120的周圍配置周邊傳導(dǎo)區(qū)域170。周邊傳導(dǎo)區(qū)域170為如上所述的傳導(dǎo)區(qū)域23，且由絕緣區(qū)域20與其它的區(qū)域分離。
圖13及圖14作為第四實(shí)施例，表示構(gòu)成用于開關(guān)元件的有源元件200的單位元件100的其它的實(shí)施方式。用于開關(guān)元件時(shí)，各單位元件100的外延層的結(jié)構(gòu)基本為圖10所示的結(jié)構(gòu)，也可為以下所示的結(jié)構(gòu)。
圖13(A)是相當(dāng)于圖2的a-a線剖面的單位元件100的剖面圖。圖13(B)為圖2的b-b線剖面的HBT101的剖面圖。
如上所述，根據(jù)本實(shí)施例，即使不設(shè)置鎮(zhèn)流電阻層也可防止二次擊穿的產(chǎn)生。但根據(jù)構(gòu)成各單位元件100的單位FET102及單位HBT101的設(shè)計(jì)也存在不能充分防止二次擊穿的情況。另外，在單位HBT101中流動(dòng)著很大的電流時(shí)，也難以充分避免二次擊穿的產(chǎn)生。在這樣的情況下，通過在單位HBT101的外延結(jié)構(gòu)中加入鎮(zhèn)流電阻層可重復(fù)采取二次擊穿措施。
即，在發(fā)射極層5a側(cè)配置n-型GaAs層33b作為鎮(zhèn)流電阻層。另外，在開關(guān)電路裝置220的情況下，由于單位HBT101的發(fā)射極及集電極相對(duì)于基極對(duì)稱地工作，所以在集電極層3側(cè)也配置n-型GaAs層33a作為鎮(zhèn)流電阻層。由于具有規(guī)定電阻值的n-型GaAs層33a、33b成為鎮(zhèn)流電阻層，可防止向一個(gè)單位元件100集中電流導(dǎo)致的二次擊穿的發(fā)生。
鎮(zhèn)流電阻層33a、33b可由非摻雜的GaAs層形成，也可由n-型InGaP層及非摻雜InGaP層形成。其它的半導(dǎo)體層與圖10(B)相同。在現(xiàn)有的HBT320′中由于設(shè)置鎮(zhèn)流電阻而使高頻特性劣化，在本實(shí)施例中由于由溫度補(bǔ)償型的單位元件100構(gòu)成有源元件200，故在設(shè)置鎮(zhèn)流電阻時(shí)，也可以以比現(xiàn)有的HBT低的電阻值的鎮(zhèn)流電阻得到相同的效果。因此，與目前相比，可將由設(shè)置鎮(zhèn)流電阻而造成的高頻特性的劣化降低。
此時(shí)，如圖13(A)，在單位FET102中也配置n-型GaAs層33，但在單位FET102中流動(dòng)的電流很少，由設(shè)置n-型GaAs層33而產(chǎn)生的影響少。
圖14為在第三實(shí)施例中，附加非合金歐姆層使發(fā)射極9的接觸層為非合金歐姆層的情況。圖14(A)為在圖10的HBT101中設(shè)置非合金歐姆層的情況，圖14(B)為在圖13的設(shè)置鎮(zhèn)流電阻層的結(jié)構(gòu)中，進(jìn)一步設(shè)置非合金歐姆層的情況。另外，圖14只表示單位HBT101的剖面圖(相當(dāng)于圖2的b-b線剖面)。為了減少發(fā)射極接觸層6a的接觸電阻，非合金歐姆層31設(shè)置在發(fā)射極接觸層6a之上。非合金歐姆層31為n+型InGaAS層。此時(shí)，發(fā)射極接觸層6a為n+型GaAS層，其它的半導(dǎo)體層也與圖10(B)相同。此時(shí)，在單位FET102中，非合金歐姆層31同時(shí)設(shè)置在接觸層6bs、6bd之上，未圖示。
在本實(shí)施例中，將所述的對(duì)稱型HBT用于單位元件101構(gòu)成開關(guān)電路裝置。由此，可得到集電極-發(fā)射極間的消耗電流為0A的開關(guān)電路裝置。另外，由于對(duì)稱型HBT的正向晶體管工作時(shí)的接通電阻Ron與反向晶體管工作時(shí)的接通電阻Ron′大致相等，故可得到在高頻信號(hào)的振幅中集電極-發(fā)射極電壓VCE為正的部分與集電極-發(fā)射極電壓VCE為負(fù)的部分的切換部分線性良好的開關(guān)電路。
GaAsMESFET及HEMT的開關(guān)電路中，漏極-源極間的偏壓為0V故漏極-源極間的消耗電流為0A，在高頻信號(hào)的振幅中集電極-發(fā)射極電壓VCE為正的部分與集電極-發(fā)射極電壓VCE為負(fù)的部分的切換部分線性良好。即，在實(shí)施例的開關(guān)電路裝置220具有與GaAsMESFET及HEMT的開關(guān)電路裝置相同的優(yōu)點(diǎn)。另外，與單極設(shè)備的FET相比，雙極設(shè)備的HBT的接通電阻低得多。本實(shí)施例的開關(guān)元件由連接單位HBT101和單位FET102的單位元件100構(gòu)成，故可在接通電阻中得到HBT的特性。即，開關(guān)電路裝置220的高頻特性大幅度地提高，可將芯片尺寸大幅度地縮小。
下面，參照?qǐng)D15～圖17，對(duì)本發(fā)明地第五實(shí)施例進(jìn)行說明。
第五實(shí)施例為通過在第三實(shí)施例地開關(guān)電路裝置220中設(shè)置邏輯電路，可由一個(gè)控制端子工作的開關(guān)電路裝置。
圖15為電路圖。另外，在圖15中，表示與圖8(A)中相同的電流概略圖，第一及第二開關(guān)元件SW1、SW2實(shí)際上為圖8(B)所示的結(jié)構(gòu)。
圖15(A)為將電阻負(fù)荷的反演電路41作為邏輯電路的情況連接。即，將電阻負(fù)荷411與GaAsMESFET412(夾斷電壓Vp＝0.25V加強(qiáng)型)在連接點(diǎn)CP串聯(lián)連接，連接點(diǎn)CP與例如第二開關(guān)元件SW2的FET2的柵極經(jīng)由控制電阻R2連接。另外，MESFET412的柵極與一個(gè)控制端子Ctl連接。
圖15(B)為將增強(qiáng)型/耗盡型DCFL(Direct Coupled FET Logic直接耦合場效應(yīng)晶體管邏輯)的反演電路41作為邏輯電路的情況連接。即耗盡型MESFET413(夾斷電壓Vp＝-0.4V)的源極及柵極與加強(qiáng)型MESFET414(夾斷電壓Vp＝0.25V)的漏極通過連接點(diǎn)CP串聯(lián)連接，連接點(diǎn)CP例如與FET2的柵極經(jīng)由控制電阻R2連接。另外，加強(qiáng)型MESFET414的柵極與一個(gè)控制端子Ctl連接。圖15的其它的結(jié)構(gòu)都與第三實(shí)施例相同，因此省略其說明。
這樣通過連接反演電路41，將施加到控制端子Ctl上的控制信號(hào)第一開關(guān)元件SW1的FET2的柵極施加，將控制信號(hào)的互補(bǔ)信號(hào)向第二開關(guān)元件SW2的FET1的柵極施加。即，以SPDT開關(guān)MMIC控制端子形成一個(gè)。
邏輯電路41也可由電阻/或MESFET形成。即，可將內(nèi)裝有邏輯電路的開關(guān)MMIC在GaAS襯底的1芯片上全部集成化。
圖16表示圖15(B)所示的增強(qiáng)型/耗盡型DCFL的反演電路。圖16(A)為平面圖案圖，圖(16)為圖16(A)的f-f線剖面圖。
D型FET413與圖10(A)、(D)所示的單位FET102相同。即，在由配線金屬層構(gòu)成的第二層的源極135d與漏極136d之間配置第一柵極127。源極135d與單極136d的下方配置由歐姆金屬層構(gòu)成的第一層的源極115d及漏極116d，工作區(qū)域由雙點(diǎn)劃線所示的分離區(qū)域20分離。源極115d及漏極116d分別與接觸層6bsd、6bdd連接。
第一柵極127配置在源極及漏極之間，與工作區(qū)域外的第二層的源極135d連接。另外，第一柵極127形成在n型AlGaAs層18b的表面，掩埋部127b位于n型AlGaAs層18b內(nèi)。并且，D型FET413的溝道層與單位FET102的溝道層相同，由溝道下部層(n型InGaP層)5b及溝道上部層(n型AlGaAs層)18b構(gòu)成。
另一方面，E型FET414的溝道層只由溝道下部層(n型InGaP層)5b構(gòu)成。在E型FET414中交替配置由配線金屬層構(gòu)成的第二層的源極135e及漏極136e，在其間的溝道下部層(n型InGaP層)5b表面配置第二柵極128。第二柵極128的柵極金屬層例如為Ti/Pt/Au，與第一柵極127不同采用掩埋柵極結(jié)構(gòu)。
在源極135e及漏極136e的下方配置由歐姆金屬層構(gòu)成的第一層的源極115e及漏極116e，源極115e及漏極116e分別與接觸層6bse、6bde連接。
E型FET414的端部的第二層的漏極136e(第一層的漏極116e也相同)與D型FET413的第二層的源極135d(第一層的源極115d也相同)共用。同樣，E型FET414的端部的漏極接觸層6bde與D型FET413的源極接觸層6bsd連接。
這樣，D型FET413與E型FET414使形成第一及第二柵極127、128的半導(dǎo)體層不同。由此，根據(jù)從第一柵極127的底部(掩埋部127b底部)到溝道下部層5b底部的距離的設(shè)定及從第二柵極的底部到溝道下部層5b的距離的設(shè)定分別得到規(guī)定的夾斷電壓Vp。
構(gòu)成邏輯電路時(shí)，使E型FET414的第二柵極128不是掩埋柵極結(jié)構(gòu)而僅第一柵極127是掩埋柵極結(jié)構(gòu)。如上所述，由于第一柵極127的掩埋部127b位于n型AlGaAs層18b內(nèi)，故可防止InGaP層表面的Pt的反常擴(kuò)散。另一方面，由于在E型FET414不需要大的耐壓，即使不為掩埋柵極結(jié)構(gòu)也可充分確保規(guī)定的耐壓。
另外，第一柵極127與第二柵極128分別形成在溝道上部層(n型AlGaAs層)18b的表面及溝道下部層(n型InGaP層)5b表面。此時(shí)，可通過在n型InGaP層19b與溝道上部層(n型AlGaAs層)18b的選擇性蝕刻，再現(xiàn)性良好地進(jìn)行使形成第一柵極127的表面露出的凹陷蝕刻?？赏ㄟ^在溝道上部層(n型AlGaAs層)18b與溝道下部層(n型InGaP層)5b的選擇性蝕刻，再現(xiàn)性良好地進(jìn)行使形成第二柵極128的表面露出的凹陷蝕刻。
這樣，通過在溝道下部層(n型InGaP層)5b與n+型GaAs層6間配置n型InGaP層19b與溝道上部層(n型AlGaAs層)18b，D型FET413與E型FET414一起分別以選擇性蝕刻進(jìn)行形成第一柵極127及第二柵極128的表面露出的凹陷蝕刻。
另外，圖15(A)所示的邏輯電路的情況下，也需要E型FET412。另一方面，構(gòu)成第一開關(guān)元件SW1(第二開關(guān)元件SW2也相同)的單位FET102為D型FET。即，在圖15(A)的情況下，需要將邏輯電路的E型FET412及單位FET102的D型FET形成在同一襯底及同一半導(dǎo)體層之上。此時(shí)，在圖案上D型FET與E型FET不是鄰接的，單位FET102(D型FET)與邏輯電路的E型FET412的剖面圖分別與圖16(B)相同。即，可以分別以選擇性蝕刻進(jìn)行形成單位FET102(D型FET)的第一柵極127及邏輯電路的E型FET412的第二柵極128的表面露出的凹陷蝕刻。
圖17是在包含邏輯電路的開關(guān)電路裝置中，如圖13(B)，配置鎮(zhèn)流電阻層時(shí)與圖16(B)相對(duì)應(yīng)的D型FET413及E型FET414的剖面圖。
單位HBT101也同樣為對(duì)稱型HBT，在同一襯底及同一半導(dǎo)體層上集成化的D型FET413及E型FET414上也同樣設(shè)置鎮(zhèn)流電阻層33a、33b。
由于邏輯電路的工作電流很少，故此時(shí)的鎮(zhèn)流電阻層33a、33b不會(huì)影響邏輯電路的工作。另外，在配置這些鎮(zhèn)流電阻層33a、33b的情況下，可以通過選擇性蝕刻進(jìn)行形成第一柵極127及第二柵極128的表面露出的凹陷蝕刻。另外，圖15(A)與圖17相同，其邏輯電路的E型FET412與單位FET102(D型FET)與不鄰接。即，可通過選擇性蝕刻進(jìn)行第一柵極127及第二柵極128的凹陷蝕刻。
圖18是表示圖6的實(shí)施例的電路概略圖。
第六實(shí)施例是SP3T(Single Pole Three Throw單極三投)開關(guān)MMIC。與第三實(shí)施例相同，圖18表示與圖8(A)對(duì)應(yīng)的電路概略圖，各開關(guān)元件SW實(shí)際上為圖8(B)所示的結(jié)構(gòu)。
SP3T由分別多級(jí)串聯(lián)連接開關(guān)元件SW的第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3組成。第一開關(guān)元件組S1的一端的集電極、第二開關(guān)元件組S2的一端的集電極及第三開關(guān)元件組S3的一端的集電極共用連接到第一RF端口。第一RF端口例如為共用輸入端子IN。
第一開關(guān)元件組S1是將開關(guān)元件SW1-1、SW1-2、SW1-3串聯(lián)連接的結(jié)構(gòu)。開關(guān)元件SW1-1、SW1-2、SW1-3分別與圖8(B)相同，由連接單位HBT101的基極與單位FET102的源極的單位元件100多個(gè)并聯(lián)連接而構(gòu)成。單位元件100的剖面圖及立體圖與圖10相同。將構(gòu)成開關(guān)元件SW1-1、SW1-2、SW1-3的各有源元件200的單位HBT101總括分別用HBT1-1、HBT1-2、HBT1-3表示，將各有源元件200的單位FET總括用FET1-1、FET1-2、FET1-3表示。
FET1-1、FET1-2、FET1-3為MESFET，其源極分別與HBT1-1、HBT1-2、HBT1-3的基極連接。并且，各FET1-1、FET1-2、FET1-3的各柵極分別經(jīng)由控制電阻R11、R12、R13與第一控制端子Ct11連接。
第二開關(guān)元件組S2是將開關(guān)元件SW1-1、SW1-2、SW1-3串聯(lián)連接的結(jié)構(gòu)。構(gòu)成開關(guān)元件SW1-1、SW1-2、SW1-3的HBT2-1、HBT2-2、HBT2-3的基極與FET2-1、FET2-2、FET2-3的源極分別連接，各柵極經(jīng)由控制電阻R21、R22、R23與第二控制端子Ctl2連接。其它的結(jié)構(gòu)與第一開關(guān)元件SW1相同。
第三開關(guān)元件組S3是將開關(guān)元件SW3-1、SW3-2、SW3-3串聯(lián)連接的結(jié)構(gòu)。構(gòu)成開關(guān)元件SW3-1、SW3-2、SW3-3的HBT3-1、HBT3-2、HBT3-3的基極與FET3-1、FET3-2、FET3-3的源極分別連接，各柵極經(jīng)由控制電阻R31、R32、R33與第三控制端子Ctl3連接。
另外，第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3的另一端的各發(fā)射極分別與第二RF端口即第一輸出端子OUT1、第二輸出端子OUT2、及第三輸出端子OUT3連接。
向第一、第二、第三控制端子Ctl1、Ctl2、Ctl3施加的控制信號(hào)為H電平或L電平，施加H電平信號(hào)的FET接通向?qū)?yīng)的HBT的基極供給電流。由此，向HBT供給基極電流的開關(guān)元件接通形成信號(hào)路徑，使向共用輸入端子IN輸入的高頻模擬信號(hào)傳送到接通的開關(guān)元件對(duì)應(yīng)的輸出端子。設(shè)置電阻目的在于防止高頻信號(hào)經(jīng)由柵極對(duì)構(gòu)成交流接地的控制端子Ctl1、Ctl2、Ctl3的直流電位泄漏。另外，各HBT的集電極及發(fā)射極與GND之間的分離元件30及各FET的漏極和VDD間的分離元件30都使用感應(yīng)元件。其它的結(jié)構(gòu)與第三實(shí)施例相同故省略其說明。
由于圖18的開關(guān)電路裝置的HBT的接通電壓(基極-發(fā)射極間電壓)VBE例如為2.0V，F(xiàn)ET的夾斷電壓Vp為-0.4V，故控制端子的電位比HBT的發(fā)射極及集電極的電位高出大于或等于1.6V時(shí)FET與HBT同時(shí)開始接通。因此，在向控制端子施加3V而為接通狀態(tài)的開關(guān)元件中，由于分離元件30為感應(yīng)元件，故在感應(yīng)元件中流動(dòng)的基極電流帶來的壓降為0V，HBT與FET充分接通，接通側(cè)的開關(guān)元件的發(fā)射極-基極間導(dǎo)通。另一方面，由于向控制端子施加0V故斷開側(cè)可承受1.6V的振幅的功率。此時(shí)，由于SP3T為三級(jí)結(jié)構(gòu)，故1.6V的振幅與29.6dBm的功率對(duì)應(yīng)，可在CDMA手機(jī)中充分使用。另外，將各HBT的發(fā)射極、集電極兩者與GND連接，用于引入各HBT的基極電流。另外，在CDMA手機(jī)用開關(guān)電路裝置等高功率用途中，驅(qū)動(dòng)HBT的基極電流大，故可使用不會(huì)由于基極電流的流動(dòng)產(chǎn)生壓降的感應(yīng)元件作為分離元件30。
圖19時(shí)表示第七施例的電路圖。第七實(shí)施例為SP3T(Single Pole ThreeThrow)開關(guān)MMIC。
SP3T由分別多級(jí)串聯(lián)連接開關(guān)元件SW的第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3組成。第一開關(guān)元件組S1的一端的集電極、第二開關(guān)元件組S2的一端的集電極及第三開關(guān)元件組S3的一端的集電極與共用輸入端子IN連接。
第一開關(guān)元件組S1是將開關(guān)元件SW1-1、SW1-2、SW1-3串聯(lián)連接的結(jié)構(gòu)。開關(guān)元件SW1-1、SW1-2、SW1-3將多個(gè)與連接FET102與HBT101連接而成的單位元件100連接如點(diǎn)劃線構(gòu)成集合元件200a，進(jìn)一步并聯(lián)連接多個(gè)集合元件200a構(gòu)成如虛線所示的有源元件200。
單位FET102是用于向單位HBT101提供基極電流的驅(qū)動(dòng)晶體管。另外，單位元件100的剖面圖及立體圖與圖10相同。
單位FET102的源極與單位HBT101的基極連接，漏極與電源端子VDD連接。并且，一個(gè)單位元件100將單位HBT101的發(fā)射極、集電極及單位FET102的漏極、柵極與其它的單位HBT101的發(fā)射極、集電極及單位FET102的漏極、柵極分別共用連接。
這樣在本實(shí)施例中，并聯(lián)連接多個(gè)單位元件100構(gòu)成集合元件200a，通過并聯(lián)連接多個(gè)集合元件200a構(gòu)成作為有源元件200的各開關(guān)元件。
在圖19中，一個(gè)集合元件200a連接三個(gè)單位元件100。即，將三個(gè)單位HBT101的發(fā)射極共用連接作為集合元件200a的共用發(fā)射極E，將單位HBT101的集電極共用連接作為集合元件200a的共用集電極C。另外，將三個(gè)的單位FET102的漏極共用連接作為集合元件200a的共用漏極D。單位FET102的柵極也共用連接。
并且，分別將各集合元件200a的共用發(fā)射極E之間，共用集電極C之間，單位FET102的柵極之間共用連接，構(gòu)成作為有源元件200的第一級(jí)的開關(guān)元件SW1-1。第二級(jí)的開關(guān)元件SW1-2、第三級(jí)的開關(guān)元件SW1-3也相同。
另外第二開關(guān)元件組S2與第一開關(guān)元件組S1相同將開關(guān)元件SW2-1、SW2-2、SW2-3串聯(lián)連接。第三開關(guān)元件組S3地第一開關(guān)元件組S1相同將開關(guān)元件SW3-1、SW3-2、SW3-3串聯(lián)連接。
第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3的一端的集電極，即構(gòu)成第一級(jí)的開關(guān)元件的單位HBT101的集電極與第一RF端口共用連接。第一RF端口例如為共用輸入端子IN。
另外，第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3的另一端的各發(fā)射極，即構(gòu)成第三級(jí)的開關(guān)元件的單位HBT101的發(fā)射極分別與作為第二RF端口的第一輸出端子OUT1、第二輸出端子OUT2、第三輸出端子OUT3共用連接。
單位HBT101的基極與單位FET102的源極連接，各級(jí)的單位FET102的柵極經(jīng)由高頻信號(hào)的分離元件30與第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3連接。
分離元件30是電阻，配置其的目的在于防止高頻信號(hào)經(jīng)由柵極對(duì)構(gòu)成交流接地的第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3的直流電位漏出。分離元件30的電阻值為5KΩ左右～10KΩ左右。
向第一、第二、第三控制端子Ctl1、Ctl2、Ctl3施加的控制信號(hào)的任一個(gè)為H電平其它為L電平，或全部都為L電平，施加H電平的信號(hào)的單位FET102接通向?qū)?yīng)的單位HBT101的基極提供電流。由此，向單位HBT101提供基極電流的開關(guān)元件組接通形成一個(gè)信號(hào)路徑，使向共用輸入端子IN輸入的高頻模擬信號(hào)向任一個(gè)輸出端子傳送。
第一、第二、第三控制端子Ctl1、Ctl2、Ctl3都為L電平時(shí)，第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3都被切斷。
第一開關(guān)元件組S1、第二開關(guān)元件組S2、第三開關(guān)元件組S3的結(jié)構(gòu)相同，因此，以下對(duì)第一開關(guān)元件組S1進(jìn)行說明。
將偏壓點(diǎn)BP與第一開關(guān)元件組S1的各級(jí)的開關(guān)元件SW1-1、SW1-2、SW1-3的發(fā)射極及集電極分別連接。偏壓點(diǎn)BP例如與各集合元件200a分別連接。即，向一個(gè)集合元件200a的共用發(fā)射極E連接一個(gè)偏壓點(diǎn)BP，向一個(gè)共用集電極C連接一個(gè)偏壓點(diǎn)BP。并且，向各偏壓點(diǎn)BP分別施加相等的DC偏壓電位(例如GND電位)。
另外，在一個(gè)集合元件200a的共用發(fā)射極E與偏壓點(diǎn)BP之間，及一個(gè)集合元件200a的共用集電極C與偏壓點(diǎn)BP之間分別連接一個(gè)高頻信號(hào)的分離元件30。
有單位HBT101構(gòu)成開關(guān)元件時(shí)，通常由于電流放大率hFE不足1000，故需要很大的電流。因此，在將所有的單位HBT101的發(fā)射極及集電極例如分別與各開關(guān)元件共用連接，按各開關(guān)元件集中經(jīng)由分離元件30與偏壓點(diǎn)BP連接的結(jié)構(gòu)中，在分離元件(電阻)30中流動(dòng)的基極電流的壓降變大。其結(jié)果是，不能向單位HBT101施加充分的偏壓，不能使單位HBT101充分地工作。
假設(shè)，電流放大率hFE很大，例如為大于或等于1000時(shí)，如本實(shí)施例，多級(jí)連接的開關(guān)電路裝置的必要的總量電流變大。其原因是向接通的端口的各級(jí)的單位HBT101全部提供基極電流。并且，必要的基極電流不是一級(jí)的情況下的級(jí)數(shù)倍而是變大為級(jí)數(shù)的二次方。
理由是，例如在三級(jí)的情況下，由于開關(guān)元件SW1-1、SW1-2、SW1-3的三個(gè)串聯(lián)連接，如果不使各單位HBT101的尺寸為三倍，則一系列連接的第一開關(guān)元件組S1的總的接通電阻就不能與一級(jí)的情況下相等。
即在三級(jí)的情況下，各單位HBT的尺寸為一級(jí)的情況下的三倍且開關(guān)元件SW為三級(jí)，故總的基極電流為一級(jí)時(shí)的九倍(3×3＝9)。
因此，三級(jí)開關(guān)元件SW1-1、SW1-2、SW1-3驅(qū)動(dòng)三級(jí)連接的開關(guān)電路裝置所需要的總量基極電流與一級(jí)時(shí)相比增大大約一位數(shù)。這樣，由于基極電流變得很大，產(chǎn)生了兩個(gè)問題。
第一個(gè)問題如上所述，在分離元件30中流動(dòng)的基極電流的壓降變大，而使HBT101不能充分地工作。第二個(gè)問題是在手機(jī)的基帶LSI中不能驅(qū)動(dòng)單位HBT101。
因此，在本實(shí)施例中，用以下的措施解決第一個(gè)問題。即，以梳齒狀并聯(lián)連接的多個(gè)單位元件100構(gòu)成集合元件200a，將集合元件200a的共用發(fā)射極E及共用集電極C按各集合元件200a經(jīng)由分離元件30與偏壓點(diǎn)BP連接。向偏壓點(diǎn)BP施加DC偏壓(例如GND電位)。
分離元件30的電阻值通常為5～10KΩ。基極電流流過分離元件30時(shí)，在電阻的兩端產(chǎn)生與基極電流大小成正比例的壓降。將多個(gè)并聯(lián)連接的電位HBT101分組，作為集合元件200a按組分別經(jīng)由一個(gè)分離元件30與偏壓點(diǎn)BP連接?？蓪⑵鋲航挡挥绊憜挝籋BT101的工作的程度降低。
即，由于通過分組使基極電流分散，故在與5～10KΩ的各集合元件200a連接的分離元件30中流動(dòng)的基極電流變小，壓降也變小。另外，由于分離元件30不是感應(yīng)元件而是電阻，故可集成化為一個(gè)芯片。
由于單位FET102向單位HBT101提供基極電流，故電源端子VDD所提供的的單位FET102的漏極電流成為單位HBT101的基極電流。并且，在單位FET102與電源端子VDD間流動(dòng)的基極電流也相同。
即在單位FET102中，將每個(gè)集合元件200a的漏極共用連接作為共用漏極D，每個(gè)共用漏極D經(jīng)由分離元件30與電源端子VDD連接。按每個(gè)集合元件200a連接一個(gè)這些分離元件30。
若在連接單位FET102的電阻30中流動(dòng)的基極電流的壓降變大，則單位FET102的漏極電位下降，不能確保電位FET102的源極-漏極間電壓。由此，單位FET102的源極-漏極間電壓中流動(dòng)的電流變小，其結(jié)果是，單位HBT101的基極電流變得不足。
因此，也將單位FET102分組，由于電阻30的源極-漏極間的壓降變小，故可是單位HBT101充分地工作。
由于分離元件30不是感應(yīng)元件而是電阻，故可使開關(guān)電路裝置的所有的結(jié)構(gòu)部分集成化到一個(gè)芯片。另外，將各單位HBT101的發(fā)射極、集電極兩者與GND電位連接，向發(fā)射極、集電極施加DC偏壓電位，并且可用于引入各電位HBT的基極電流。
為解決第二個(gè)問題采取以下的措施。即，采用使各單位FET102分別與各單位HBT101對(duì)應(yīng)，且將單位HBT101與單位FET102相鄰配置的溫度補(bǔ)償型單位元件100。即，單位元件100通過單位FET102提供單位HBT101的基極電流，并在單位FET102中提供來自電源端子VDD的電流。由此，可向單位HBT101提供充足的基極電流而使HBT101工作。
對(duì)圖19的電路工作的一例進(jìn)行說明。
〔向第一控制端子Ctl1施加H電平，向第二控制端子Ctl2及第三控制端子Ctl3施加L電平信號(hào)的情況〕使單位HBT101的接通電壓VBE為2.0V，單位FET102的夾斷電壓Vp為-0.4V。在這種情況下，第一控制端子Ctl1的電位與單位HBT101的發(fā)射極及集電極的電位相比高出大于或等于1.6V(2.0V-0.4V)時(shí)單位FET102與單位HBT101開始接通。在此，使單位HBT101的發(fā)射極及集電極的電位為GND電位(0V)。
由于向第一控制端子Ctl1施加3V，故第一控制端子Ctl1的電位成為3V(3V-0V)比1.6V足夠高。另外，在作為分離元件30的電流中流動(dòng)的基極電流的壓降如上所述很小，故單位FET102與單位HBT101充分接通，接通側(cè)的單位HBT101的發(fā)射極-集電極間導(dǎo)通。
另一方面，斷開側(cè)相對(duì)于單位HBT101的發(fā)射極及集電極的電位0V(GND)，第二控制端子Ctl2及第三控制端子Ctl3的電位為0V。第二控制端子Ctl2及第三控制端子Ctl3的電位與單位HBT101的發(fā)射極及集電極的電位相比高出大于或等于1.6V時(shí)，單位FET102與單位HBT101接通，故斷開側(cè)可承受1.6V的振幅的功率。此時(shí)，SP3T為三級(jí)結(jié)構(gòu)，與1.6V的振幅為29.6dBm的功率對(duì)應(yīng)，可在CDMA手機(jī)中充分使用。
〔向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3都施加L電平信號(hào)的情況〕向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3施加L電平信號(hào)的情況下，向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3都施加0V，與上述相同全部的開關(guān)元件SW都能承受1.6V的振幅。另外，在此，將RF端口的共用輸入端子IN，第一輸出端子OUT1、第二輸出端子OUT2及第三輸出端子OUT3作為GND電位。
將RF端口看做為GND電位，則MESFET作為開關(guān)元件由于其電路裝置的MESFET為耗盡型，故即使向與控制端子連接的柵極施加0V也不能切斷MESFET的溝道，施加0V不能切斷。因此，將MESFET作為開關(guān)元件的電路裝置不能將RF端口設(shè)定為GND電位而需要設(shè)定為正電位。另外，外部的高頻信號(hào)線為GND電位與RF端口的電位不同，故不能將外部的高頻信號(hào)與RF端口直接連結(jié)。即，由于將外部的高頻信號(hào)與RF端口DC分離，需要在它們之間外加連接電容。
但在本實(shí)施例中，有單位HBT及單位FET構(gòu)成開關(guān)元件，通過將RF端口設(shè)定為GND電位向控制端子施加0V斷開。因此，與將FET作為開關(guān)元件的開關(guān)電路裝置相比不需要外加安裝電容也可減少安裝面積。
另外，斷開側(cè)可承受1.6V的振幅的功率，由于是三級(jí)連接，故1.6V的振幅與29.6dBm的功率相當(dāng)。即，廣泛適用于CDMA手機(jī)。
第六和第七實(shí)施例均為三級(jí)的SP3T，但不限于三級(jí)可為任意個(gè)級(jí)。另外，電路不限于SP3T，可為SP4T、SP5T…SPnT與輸出端子的數(shù)目可任意。另外，DPDT(Double Pole Double Throw雙極雙投)等，輸入端子也可為任意的數(shù)目，另外，也可如第五實(shí)施例設(shè)置邏輯電路。
參照?qǐng)D20～25作為第八～第十實(shí)施例，對(duì)單位元件100中不設(shè)置n型AlGaAs層18a及n型InGaP層19a的情況進(jìn)行說明。
第八實(shí)施例及第九實(shí)施例為構(gòu)成用于放大器的有源元件200的單位元件100的情況。第十實(shí)施例為構(gòu)成用于開關(guān)元件的有源元件200的單位元件100的情況。
參照?qǐng)D20～圖22，表示作為第八實(shí)施例的用于放大器的單位元件100的其它的形態(tài)。第八實(shí)施例為在第一實(shí)施例中的單位元件100中不設(shè)置n型AlGaAs層18a及n型InGaP層19a的情況。此時(shí)，突緣L發(fā)射極層5a的臺(tái)面蝕刻EM形成。
圖20(A)是圖2的a-a線剖面圖，圖20(B)是圖2的b-b線的單位HBT101的剖面圖。另外，圖20(C)是由圖20(A)的c-c線所示的剖面將單位元件100切離為所述兩個(gè)區(qū)域時(shí)的單位HBT101的立體圖，圖20(D)是單位FET102的立體圖。另外，在圖20(B)(C)(D)中省略連接電極17。在圖20(C)、(D)中省略兩層或兩層以上的電極。
如圖20(A)，在半絕緣襯底GaAs襯底1之上層疊多個(gè)半導(dǎo)體層，即n+型GaAs層2、n-型GaAs層3、p+型GaAs層4，n型InGaP層5、n+型GaAs層6。將半導(dǎo)體層的一部分通過蝕刻除去，形成為臺(tái)面狀。另外，設(shè)置到達(dá)襯底1的分離區(qū)域20。分離區(qū)域20如上所述為由B+等的離子注入而形成的絕緣區(qū)域。
單位元件100由臺(tái)面狀的半導(dǎo)體層即絕緣區(qū)域20分離為兩個(gè)區(qū)域，在一側(cè)的區(qū)域形成單位HBT101，在另一側(cè)的區(qū)域形成單位FET102。
如圖20(B)、(C)，單位HBT101的副集電極層2通過外延生長法形成在襯底1之上，是摻雜硅(Si)成3E18cm-3～6E18cm-3左右的較高的雜質(zhì)濃度的n+型GaAs層。其厚度為數(shù)千。集電極3形成于副集電極層2的一部分區(qū)域之上，是通過硅摻雜而摻雜為1E16cm-3左右～10E16cm-3左右的雜質(zhì)濃度的n-型GaAs層。其厚度為數(shù)千?；鶚O層4a形成于集電極層3之上，是通過碳摻雜而摻雜為1E18cm-3左右～50E18cm-3左右的雜質(zhì)濃度的p+型GaAs層。其厚度為數(shù)百～2000。發(fā)射極層5a形成在基極層4a的一部分區(qū)域之上，其是通過硅摻雜而摻雜為1E17cm-3～5E17cm-3左右的雜質(zhì)濃度的n型InGaP層。其厚度為1000～5000。發(fā)射極層5a與上層和下層的GaAs層進(jìn)行晶格匹配。另外，發(fā)射極接觸層6a形成在發(fā)射極層5a之上，是通過硅摻雜而摻雜為3E18cm-3左右～6E18cm-3左右的雜質(zhì)濃度的n+型GaAs層，其厚度為數(shù)千。
本實(shí)施例的單位HBT101在發(fā)射極層5a與基極層4a形成InGaP/GaAs異質(zhì)結(jié)。另外，構(gòu)成發(fā)射極層5a的半導(dǎo)體層也可以不是InGaP層而形成為GaAs，此時(shí)，也將上層與下層的GaAs層進(jìn)行晶格匹配。在基極層4a的下方的面S1′的附近(參照?qǐng)D20(C))設(shè)置分離用的絕緣區(qū)域20。另外，如圖20(B)所示，發(fā)射層5a的下部設(shè)置向位于兩側(cè)的基極8側(cè)突出的形狀的突緣(棚)L。
即，發(fā)射極層5a在側(cè)面附近進(jìn)行光蝕刻直到使突緣L到達(dá)完全耗盡化的規(guī)定的厚度。由此，突緣L使用發(fā)射極層5a的一部分，并在其下方部分形成。即，通過光蝕刻程序?qū)+型GaAs層6進(jìn)行臺(tái)面蝕刻，繼續(xù)進(jìn)行蝕刻到n型InGaP層5的途中。除去抗蝕劑后通過新的光蝕刻程序?qū)κＳ嗟膎型InGaP層5進(jìn)行臺(tái)面蝕刻，除去抗蝕劑。由此，發(fā)射極接觸層6a與發(fā)射極層5a形成為臺(tái)面狀(發(fā)射極臺(tái)面EM)，同時(shí)，使用發(fā)射極5a的一部分在其下方形成突緣L。突緣L耗盡化，防止發(fā)射極-基極間的復(fù)合電流在突緣L下方的基極層4a表面流動(dòng)。如第一～第七實(shí)施例不能用選擇性蝕刻簡單地控制突緣L的厚度，將突緣L的厚度控制在士一百～數(shù)百A即可，可通過變化率慢的蝕刻溶液控制突緣L的厚度。
在副集電極層2的表面夾持集電極3的位置配置由歐姆金屬層(AuGe/Ni/Au)構(gòu)成的第一層的集電極7。在基極層4a的表面，以包圍發(fā)射極層5a的圖案配置由歐姆金屬層(Pt/Ti/Pt/Au)構(gòu)成的基極8。在發(fā)射極接觸層6a的上部配置由歐姆金屬層(AuGe/Ni/Au)構(gòu)成的第一層的發(fā)射極9。
圖20(D)是由圖20(A)的c-c線所示的剖面將單位元件100切離時(shí)的單位FET102的立體圖。單位FET102使n型InGaP層5為溝道層5b′。另外，將最上層的n+型GaAs層6作為接觸層6bs、6bd。接觸層6bd、6bs分別成為單位FET102的漏極區(qū)域和源極區(qū)域。接觸層6bd、6bs也形成為臺(tái)面狀，在它們之間露出的溝道層5b′上設(shè)置柵極12。在InGaP層掩埋柵極金屬最下層的Pt的掩埋柵極的情況下，如果InGaP層表面的結(jié)晶良好，則Pt不會(huì)在InGaP層向橫向反常擴(kuò)散。在接觸層6bd、6bs之上通過歐姆金屬層分別形成第一層的漏極10、源極11。
在此，單位FET102的溝道層5b′與單位HBT101的發(fā)射極層5a相同為InGaP層。由此，可謀求單位FET102的高耐壓化及溝道層5b′表面的穩(wěn)定化。
另外，在溝道層5b′的下層配置P+型GaAs層4b?？赏ㄟ^該層防止從溝道層向襯底側(cè)泄漏的載流子。
另外，由于p+型GaAs層4b的下層為單位FET102對(duì)工作并沒有特別的影響，因此，設(shè)計(jì)為單位HBT101的特性最合適即可。
再次參照?qǐng)D20(A)，單位元件100為使圖20(C)所示的單位HBT101的面S1′與圖20(D)所示的單位FET102的面S1抵接的結(jié)構(gòu)。抵接面為圖20(A)的c-c線的面。并且，通過配線金屬層(Ti/Pt/Au)在單位FET102的源極11之上設(shè)置連接配線17。連接配線17沿單位FET102的臺(tái)面，又通過絕緣區(qū)域20之上延伸到單位HBT101的基極8之上。
以下，參照?qǐng)D21～22，對(duì)第八實(shí)施例的單位元件100的其它的形態(tài)進(jìn)行說明。另外，剖面圖相當(dāng)于圖2的b-b線剖面，用于說明外延層的大致情況，故省略連接電極17。
圖21(A)為在第八實(shí)施例中設(shè)置非合金歐姆層，將發(fā)射極接觸層6a作為非合金歐姆層的情況。
為了降低發(fā)射極接觸層6a的接觸電阻，有時(shí)會(huì)在發(fā)射極接觸層6a之上設(shè)置非合金歐姆層31。非合金歐姆層為n+型GaAs層。在這種情況下，將發(fā)射極接觸層6a設(shè)為n型GaAs層，其它的結(jié)構(gòu)與圖20(B)相同。
圖21(B)為設(shè)置梯度層的情況。
存在在發(fā)射極5a采用Al0.3Ga0.7As層，在與基極層4a的GaAs層之間形成異質(zhì)結(jié)的情況。該異質(zhì)結(jié)在傳導(dǎo)帶的底部存在頻帶峰值，該頻帶峰值成為補(bǔ)償電壓產(chǎn)生的原因之一。為了消除該頻帶峰值故可以配置用于從GaAs向AlGaAs層緩緩地移動(dòng)的梯度層32，從而可使補(bǔ)償電壓變小。
梯度層32例如為n型的AlxGa1-xAs(X＝0-0.3)層，由此，在基極-發(fā)射極將從GaAs向Al0.3Ga0.7As層過渡地變化。其它的半導(dǎo)體層的結(jié)構(gòu)與圖20(B)相同。
圖22(A)為在第八實(shí)施例中設(shè)置鎮(zhèn)流電阻層的情況。存在由于構(gòu)成單位元件100的單位FET102及單位HBT101的設(shè)計(jì)而不能充分防止二次擊穿發(fā)生的情況。另外，在單位HBT101中流動(dòng)很大的電流時(shí)，也難以完全防止二次擊穿的發(fā)生。在這種情況下可通過在單位HBT的外延結(jié)構(gòu)中加入鎮(zhèn)流電阻層重復(fù)采取二次擊穿措施。
即，在發(fā)射極層5a側(cè)配置n-型GaAs層33作為鎮(zhèn)流電阻層。由于具有規(guī)定電阻值的n-型GaAs層33成為鎮(zhèn)流電阻層，故可防止由于電流向一個(gè)單位元件100集中引起的二次擊穿的產(chǎn)生。
鎮(zhèn)流電阻層33可在非摻雜的GaAs層形成，在發(fā)射極層5a為InGaP時(shí)，也可以在n-型InGaP層及非摻雜的InGaP層。另外在發(fā)射極層5a為AlGaAs層時(shí)，鎮(zhèn)流電阻層33可在n-型AlGaAs層及非摻雜AlGaAs形成。其它的半導(dǎo)體層與圖20(B)相同。
圖22(B)為在第八實(shí)施例中將異質(zhì)結(jié)從發(fā)射極-基極間的Pn接合錯(cuò)開的情況，發(fā)射極層5a成為n型AlGaAs層。
在通常的HBT結(jié)構(gòu)中，發(fā)射極層5a的n型AlGaAs層與基極層4a的p+型GaAs層之間的發(fā)射極-基極間Pn結(jié)合與異質(zhì)結(jié)一致。該結(jié)合在傳導(dǎo)帶的底部存在頻帶峰值，該頻帶峰值成為補(bǔ)償電壓產(chǎn)生的一個(gè)原因。為了防止由頻帶峰值引起的補(bǔ)償電壓的產(chǎn)生，可通過在基極層4a的p+型GaAs層與發(fā)射極層5a的n型AlGaAs層之間添加n型GaAs層34，使異質(zhì)結(jié)位置從發(fā)射極-基極間的Pn結(jié)合位置偏離。此時(shí)由于異質(zhì)結(jié)位置與發(fā)射極-基極間的Pn結(jié)合不一致故可使補(bǔ)償電壓大幅度變小。
HBT的原理是為了不使基極的空穴向發(fā)射極側(cè)注入，將比作為基極層4a的GaAs層帶隙大的AlGaAs層作為發(fā)射極層5a配置。在這種結(jié)構(gòu)的情況下，添加的n型GaAs層34與位于其上的發(fā)射極層的n型AlGaAs層5a的結(jié)合成為異質(zhì)結(jié)。
圖23為第九實(shí)施例，在第八實(shí)施例所示的用于放大器的單位元件100中，在單位HBT101的發(fā)射極層5a之上設(shè)置可選擇性蝕刻的其他半導(dǎo)體層的情況。即，在第九實(shí)施例中，將第一～第七實(shí)施例的單位元件100中的發(fā)射極層5a、n型AlGaAs層18a及n型InGaP層19a改變?yōu)槠渌陌雽?dǎo)體層，使發(fā)射極層5a的厚度與突緣L的厚度相同，使用選擇性蝕刻形成突緣L。另外，剖面圖相當(dāng)于圖2的b-b線剖面，用于說明外延層的大致情況，故省略連接電極17。
例如，在圖23(A)中，在發(fā)射極層(n型InGaP層)5a之上添加n型GaAs層35，通過GaAs/InGaP的選擇性蝕刻形成突緣L。將單位FET102的柵極設(shè)置在n型GaAs層35上。此時(shí)，不能使用選擇性蝕刻但可通過使n+型GaAs層6a的膜厚變薄，或使蝕刻率緩慢等的措施進(jìn)行控制。
在圖23(B)中，在發(fā)射極層(n型InGaP層)5a之上添加n型AlGaAs層36，通過AlGaAs/InGaP的選擇性蝕刻形成突緣L。將單位FET102的柵極設(shè)置在n型AlGaAs層36上。此時(shí)，不能使用選擇性蝕刻但可通過使n+型GaAs層6a的膜厚變薄，或使蝕刻率變慢等的措施進(jìn)行控制。
在圖23(C)中，在發(fā)射極層(n型AlGaAs型層)5a之上添加n型InGaP層37，通過InGaP/AlGaAs的選擇性蝕刻形成突緣L。為形成基極在使基極層4a的表面露出時(shí)，不能使用選擇性蝕刻。但可通過直接檢測蝕刻表面而確定基極層4a是否露出。因此，可控制使基極層4a的表面露出的蝕刻。即，蝕刻不足發(fā)射極層5a還殘留時(shí)，由于發(fā)射極層5a的雜質(zhì)濃度低，故即使直接探測接觸電阻很高，電阻值也很高。另一方面，由于基極層4a的雜質(zhì)濃度非常高，故直接探測其電阻值則檢測電阻低，電阻值也變低。
在圖23中，使用選擇性蝕刻形成突緣L。因此，在將邏輯電路集成化時(shí)，與第五實(shí)施例相同，可通過選擇性蝕刻使形成E型FET的柵極的表面露出。
在圖23中，其它的半導(dǎo)體層與圖20(B)相同。
參照?qǐng)D24和圖25，作為第十實(shí)施例表示用于開關(guān)元件的單位元件100的其它的形態(tài)。圖24(A)為圖2的a-a線剖面圖，圖24(B)為單位HBT101的立體圖，圖24(C)為單位FET102的立體圖。另外，在圖24中省略連接配線17以外的第二及其以上層的電極。
如圖24(A)，在半絕緣的GaAs襯底1之上，層疊多個(gè)半導(dǎo)體層、即，層疊n+型GaAs層2、n型InGaP層3、p+型GaAs層4、n型InGaP層5、n+型GaAs層6。將半導(dǎo)體層的一部分通過蝕刻除去，形成為臺(tái)面狀。另外，設(shè)置到達(dá)襯底1的分離區(qū)域20。分離區(qū)域如上所述為由B+等的離子注入而形成的絕緣區(qū)域20。
單位元件100由臺(tái)面狀的半導(dǎo)體層及絕緣區(qū)域20分離為兩個(gè)區(qū)域，在一側(cè)的區(qū)域形成單位HBT101，在另一側(cè)的區(qū)域形成單位FET102。
圖24(B)是由圖24(A)的c-c線所示的剖面將單位元件分割為所述兩個(gè)區(qū)域時(shí)的單位HBT101的立體圖，另外，在此省略連接電極17。單位HBT101的副集電極層2通過外延生長法形成在襯底1之上，是摻雜硅(Si)為3E18cm-3～6E18cm-3的較高的雜質(zhì)濃度的n+型GaAs層。其厚度為數(shù)千。集電極層3形成于副集電極層2的一部分區(qū)域之上，是通過硅摻雜而摻雜為1E17cm-3左右～5E17cm-3左右的雜質(zhì)濃度的n型InGaP層。其厚度為1000～5000?；鶚O層4a形成于集電極層12之上，是通過碳(C)摻雜而摻雜為1E18cm-3左右～50E18cm-3左右的雜質(zhì)濃度的p+型GaAs層。其厚度為數(shù)百A～2000A。發(fā)射極層5a在基極層4a的一部分區(qū)域之上形成臺(tái)面狀(發(fā)射極臺(tái)面EM)，是通過硅摻雜硅而摻雜位1E17cm-3～5E17cm-3左右的雜質(zhì)濃度的n型InGaP層。其厚度為1000～5000。發(fā)射極層5a與上層和下層的AlGaAs層及GaAs層進(jìn)行晶格匹配。另外，發(fā)射極接觸層6a形成在發(fā)射極層5a之上，是通過硅摻雜而摻雜為3E18cm-3左右～6E18cm-3左右的雜質(zhì)濃度的n+型GaAs層，其厚度為數(shù)千。
本實(shí)施例的單位HBT101在發(fā)射極層5a與基極層4a形成InGaP/GaAs異質(zhì)結(jié)，除此之外在集電極層3與基極層4a中也形成InGaP/GaAs異質(zhì)結(jié)。即，單位HBT101為對(duì)稱型HBT。
另外，構(gòu)成發(fā)射極層5a及集電極層3的半導(dǎo)體層也可不為InGaP層而為AlGaAs層，這種情況下也與基極層4a的GaAs層進(jìn)行晶格匹配。在基極層4a的下方的面S1′的附近設(shè)置分離用絕緣區(qū)域20。
在副集電極層2的表面夾持集電極層3的位置配置由歐姆金屬層(AuGe/Ni/Au)構(gòu)成的第一層的集電極7。在基極層4a的表面，以包圍發(fā)射極層5a的圖案配置由歐姆金屬層(Pt/Ti/Pt/Au)構(gòu)成的基極8。在發(fā)射極接觸層6a的上部配置由歐姆金屬層(AuGe/Ni/Au)構(gòu)成的第一層的發(fā)射極9。
圖24(C)是由圖24(A)的c-c線所示的剖面將單位元件100切離時(shí)的單位FET102的立體圖。單位FET102將n型InGaP層5作為溝道層5b′。另外，將最上層的n+型GaAs層6作為接觸層6bs、6bd。接觸層6bd、6bs分別成為單位FET102的漏極區(qū)域和源極區(qū)域。接觸層6bd、6bs也形成為臺(tái)面狀，在它們之間露出的溝道層5b′上設(shè)置柵極12。在接觸層6bd、6bs之上通過歐姆金屬層分別形成第一層的漏極10、源極11。
另外，在溝道層5b′的下層配置P+型緩沖層4b。P+型緩沖層4b為p+型GaAs層，可通過該層防止從溝道層向襯底側(cè)泄漏的載流子。
另外，由于p+型GaAs層4的下層為單位FET102對(duì)工作并沒有特別的影響，因此，設(shè)計(jì)為單位HBT101的特性最合適即可。
圖24(A)所示的單位元件100為使圖24(B)所示的單位HBT101的面S1′與圖24(C)所示的單位FET102的面S 1抵接的結(jié)構(gòu)。抵接面為圖24(A)的c-c線的面。并且，通過配線金屬層(Ti/Pt/Au)在單位FET102的源極11之上設(shè)置連接配線17。連接配線17沿單位FET102的臺(tái)面，又通過絕緣區(qū)域20之上延伸到單位HBT101的基極8之上。
圖25是說明第十實(shí)施例的單位元件100的其它的形態(tài)的剖面圖，只表示單位HBT101的剖面圖(相當(dāng)于圖2的b-b線)。
圖25(A)是為消除頻帶峰值而具有梯度層的結(jié)構(gòu)。
例如在發(fā)射極5a及集電極層3中采用Al0.3Ga0.7As層，并且，在基極-發(fā)射極間，基極-集電極間配置梯度層32。即，在基極-發(fā)射極間配置從GaAs向Al0.3Ga0.7As緩慢變化的n型的AlxGa1-xAs(X＝0→0.3)層，例如在基極-集電極間例如配置從Al0.3Ga0.7As向GaAs緩慢變化的n型的AlxGa1-xAs(X＝0.3→0)層。由此，可使補(bǔ)償電壓進(jìn)一步變小。
圖25(B)為設(shè)置鎮(zhèn)流電阻層的情況。存在由于構(gòu)成單位元件100的單位FET102及單位HBT101的設(shè)計(jì)而不能充分防止二次擊穿發(fā)生的情況。另外，在單位HBT101中流動(dòng)很大的電流時(shí)，也難以完全防止二次擊穿的發(fā)生。在這種情況下可通過在單位HBT101的外延結(jié)構(gòu)中加入鎮(zhèn)流電阻層重復(fù)采取二次擊穿措施。
即，由于采用對(duì)稱型HBT，故在發(fā)射極層5a側(cè)及集電極層3側(cè)作為鎮(zhèn)流電阻層配置n-型GaAs層33。由于具有規(guī)定電阻值的n-型GaAs層33成為鎮(zhèn)流電阻層，由此可防止由于電流向一個(gè)單位元件集中而引起的二次擊穿的產(chǎn)生。
鎮(zhèn)流電阻層33可在非摻雜的GaAs層形成，在發(fā)射極層5a及集電極層3為InGaP層時(shí)，也可以在n-型InGaP層及非摻雜的InGaP層形成。另外在發(fā)射極層5a及集電極層3為AlGaAs層時(shí)，鎮(zhèn)流電阻層33可在n-型AlGaAs層及非摻雜AlGaAs層形成。其它的半導(dǎo)體層與圖24(B)相同。
另外，在第三、第四、第五、第六、第七、第十實(shí)施例中，用于開關(guān)元件的第五HBT101都是對(duì)稱型HBT，故可將單位HBT101的發(fā)射極與集電極替換。
另外，通過在第三、第四、第五、第六、第七、第十實(shí)施例中設(shè)置電阻分割等的偏壓電路，則單位HBT101的發(fā)射極及集電極的電位不限于GND電位而可自由設(shè)定。
根據(jù)本實(shí)施例，將HBT與FET經(jīng)由分離區(qū)域相鄰配置，將多個(gè)與HBT的基極連接MESFET而得的源極的單位元件連接構(gòu)成開關(guān)元件，而得到開關(guān)電路裝置。即，單位元件的MESFET與每個(gè)梳齒狀的HBT的基極連接，并且HBT與MESFET經(jīng)由分離區(qū)域相鄰配置。并且，開關(guān)元件將MESFET的漏極與電源端子VDD連接，通過向MESFET的柵極輸入的電壓信號(hào)，使HBT的集電極-發(fā)射極間電流變化。由于HBT與MESFET的距離接近，故由HBT的工作產(chǎn)生的熱向MESFET傳送。但由于MESFET漏極具有負(fù)的溫度系數(shù)，故本實(shí)施例的HBT的基極電流也具有負(fù)的溫度系數(shù)。即，在本實(shí)施例中，HBT的發(fā)熱可使HBT的集電極電流減少。
因此，在將多個(gè)這樣單位元件并聯(lián)連接的開關(guān)元件中，即使每個(gè)單位元件的工作電流變得不穩(wěn)定，由于電流不向一個(gè)單位元件集中故不會(huì)產(chǎn)生由二次擊穿產(chǎn)生的破壞。即，與現(xiàn)有的HBT的接觸電流相比可大幅度提高電流密度而工作。
另外，在單位FET中為確保耐壓采用掩埋柵極結(jié)構(gòu)，通過使之成為不使掩埋部向InGaP層擴(kuò)散的結(jié)構(gòu)可防止Pt的反常擴(kuò)散。另外，在單位HBT的發(fā)射極臺(tái)面、基極臺(tái)面形成及突緣L形成及單位FET的柵極蝕刻中可使用選擇性蝕刻，再現(xiàn)性良好。
權(quán)利要求
1.一種有源元件，其特征在于，具有化合物半導(dǎo)體襯底，其層疊多個(gè)形成至少一個(gè)異質(zhì)結(jié)的半導(dǎo)體層而成；第一晶體管，其設(shè)置在所述襯底上，將所述半導(dǎo)體層的第一、第二、第三半導(dǎo)體層分別形成為集電極層、基極層、發(fā)射極層，并具有集電極、基極、發(fā)射極；第二晶體管，其設(shè)置在所述襯底上，并具有柵極、源極、漏極；單位元件，其將所述第一晶體管和第二晶體管經(jīng)由分離區(qū)域而鄰接配置，并將所述第一晶體管的所述基極和所述第二晶體管的所述源極連接而成，并聯(lián)連接多個(gè)所述單位元件，并將所述各單位元件的所述第二晶體管的漏極與電源端子連接，通過輸入到所述第二晶體管的所述柵極的電壓信號(hào)使所述各單位元件的所述第一晶體管的集電極-發(fā)射極之間的電流變化。
2.如權(quán)利要求1所述的有源元件，其特征在于，具有第四半導(dǎo)體層，其設(shè)置在所述第三半導(dǎo)體層之上；第五半導(dǎo)體層，其設(shè)置在該第四半導(dǎo)體層之上，并與該第四半導(dǎo)體層之間的蝕刻的選擇比大。
3.如權(quán)利要求1所述的有源元件，其特征在于，一個(gè)所述單位元件將所述第二晶體管的所述漏極、所述柵極、以及所述第一晶體管的所述發(fā)射極、所述集電極分別與其他的所述單位元件所對(duì)應(yīng)的所述各電極并聯(lián)共用連接。
4.如權(quán)利要求1所述的有源元件，其特征在于，所述第二晶體管的溝道層的至少一部分設(shè)置在與所述發(fā)射極層相同的半導(dǎo)體層上。
5.如權(quán)利要求1所述的有源元件，其特征在于，構(gòu)成所述基極層和所述集電極層的所述半導(dǎo)體層與所述第二晶體管連續(xù)。
6.如權(quán)利要求1所述的有源元件，其特征在于，所述第一晶體管的所述各電極設(shè)置成梳齒狀并向第一方向延伸，所述第二晶體管的所述柵極向第二方向延伸。
7.如權(quán)利要求1所述的有源元件，其特征在于，所述基極層為p+型GaAs層。
8.如權(quán)利要求1所述的有源元件，其特征在于，所述發(fā)射極層為InGaP層。
9.如權(quán)利要求1所述的有源元件，其特征在于，所述第一晶體管的集電極電流具有負(fù)的溫度系數(shù)。
10.如權(quán)利要求2所述的有源元件，其特征在于，所述第二晶體管的各柵極設(shè)置在第四半導(dǎo)體層之上。
11.如權(quán)利要求2所述的有源元件，其特征在于，所述第二晶體管的各柵極將最下層金屬的一部分埋入所述第四半導(dǎo)體層內(nèi)。
12.一種開關(guān)電路裝置，其特征在于，具有化合物半導(dǎo)體襯底，其層疊多個(gè)形成至少一個(gè)異質(zhì)結(jié)的半導(dǎo)體層而成；第一晶體管，其設(shè)置在所述襯底上，將所述半導(dǎo)體層的第一、第二、第三半導(dǎo)體層分別形成為集電極層、基極層、發(fā)射極層，并具有集電極、基極、發(fā)射極；第二晶體管，其設(shè)置在所述襯底上，并具有柵極、源極、漏極；單位元件，其將所述第一晶體管和第二晶體管經(jīng)由分離區(qū)域而鄰接配置，并將所述第一晶體管的所述基極和所述第二晶體管的所述源極連接而成；多個(gè)開關(guān)元件，其將所述單位元件并聯(lián)連接；第一RF端口，其與所述多個(gè)開關(guān)元件的集電極或發(fā)射極共用連接；多個(gè)第二RF端口，其與所述多個(gè)開關(guān)元件的發(fā)射極或集電極分別連接；電源端子，其與所述多個(gè)開關(guān)元件的漏極分別連接，分別向所述第二晶體管的柵極施加控制信號(hào)，通過由所述第二晶體管的導(dǎo)通所供給的電流驅(qū)動(dòng)所述第一晶體管，并在所述第一和第二RF端口間形成信號(hào)路徑。
13.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，具有，第四半導(dǎo)體層，其設(shè)置在所述第三半導(dǎo)體層之上；第五半導(dǎo)體層，其設(shè)置在該第四半導(dǎo)體層上，并與該第四半導(dǎo)體層之間的蝕刻的選擇比大。
14.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，一個(gè)所述單位元件將所述第二晶體管的所述漏極、所述柵極、以及所述第一晶體管的所述發(fā)射極、所述集電極與其他的所述單位元件所對(duì)應(yīng)的所述各電極分別并聯(lián)共用連接。
15.如權(quán)利要求12所述的有源元件，其特征在于，所述發(fā)射極層與所述第二晶體管的溝道層的至少一部分設(shè)置在同一半導(dǎo)體層上。
16.如權(quán)利要求12所述的有源元件，其特征在于，所述第一晶體管的所述各電極設(shè)置成梳齒狀并向第一方向延伸，所述第二晶體管的所述柵極向第二方向延伸。
17.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，所述第一晶體管在所述發(fā)射極層以及所述基極層間與所述基極層以及所述集電極層間具有異質(zhì)結(jié)，正向晶體管工作時(shí)的接通電阻值與反向晶體管工作時(shí)的接通電阻值在一個(gè)基極電流值中大致相等。
18.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，具有與多個(gè)所述第二晶體管的各柵極和至少的一個(gè)控制端子連接的邏輯電路，并從該一個(gè)控制端子分別向各柵極施加控制信號(hào)。
19.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，將所述開關(guān)元件與其他所述開關(guān)元件串聯(lián)多級(jí)連接。
20.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，所述基極層為p+型GaAs層。
21.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，所述發(fā)射極層為InGaP層。
22.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，所述第一晶體管的集電極電流具有負(fù)的溫度系數(shù)。
23.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，將提供相等的偏電位的偏壓點(diǎn)分別與所述開關(guān)元件的發(fā)射極以及集電極連接。
24.如權(quán)利要求23所述的開關(guān)電路裝置，其特征在于，在所述開關(guān)元件的發(fā)射極和所述偏壓點(diǎn)之間、以及所述開關(guān)元件的集電極和所述偏壓點(diǎn)之間分別連接高頻信號(hào)的分離元件。
25.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，將高頻信號(hào)的分離元件連接在所述電源端子和所述第二晶體管之間。
26.如權(quán)利要求12所述的開關(guān)電路裝置，其特征在于，構(gòu)成所述基極層與所述集電極層構(gòu)成的所述半導(dǎo)體層與所述第二晶體管連續(xù)。
27.如權(quán)利要求13所述的開關(guān)電路裝置，其特征在于，所述第二晶體管的各柵極設(shè)置在所述第四半導(dǎo)體層之上。
28.如權(quán)利要求13所述的開關(guān)電路裝置，其特征在于，所述第二晶體管的各柵極將最下層金屬的一部分埋入所述第四半導(dǎo)體內(nèi)。
29.如權(quán)利要求18所述的開關(guān)電路裝置，其特征在于，所述邏輯電路包含第三晶體管，該第三晶體管的柵極設(shè)置在所述第三半導(dǎo)體層上。
全文摘要
本發(fā)明涉及一種有源元件和開關(guān)電路裝置。將單位HBT與單位FET經(jīng)由分離區(qū)域相鄰配置，將多個(gè)在單位HBT的基極與單位FET的源極連接而得的單位元件而連接而構(gòu)成有源元件。由此，可得到電流難以向單位元件集中，不會(huì)由二次擊穿而破壞的有源元件。另外，在單位FET中為確保耐壓而采用掩埋柵極結(jié)構(gòu)，通過使之成為不使掩埋部向InGaP層擴(kuò)散的結(jié)構(gòu)可防止Pt的反常擴(kuò)散。另外，在單位HBT的發(fā)射極臺(tái)面、基極臺(tái)面形成及突緣形成及單位FET的柵極凹陷蝕刻中可使用選擇性蝕刻，再現(xiàn)性良好。由此，可解決在HBT中實(shí)現(xiàn)增加基極電流提高電流密度會(huì)引起二次擊穿，導(dǎo)致破壞的問題。
文檔編號(hào)H01L27/06GK1855493SQ20061007145
公開日2006年11月1日 申請(qǐng)日期2006年3月28日 優(yōu)先權(quán)日2005年3月28日
發(fā)明者淺野哲郎 申請(qǐng)人:三洋電機(jī)株式會(huì)社