專利名稱:一種mos晶體管及其制作方法
技術(shù)領(lǐng)域:
本發(fā)明屬于半導(dǎo)體集成電路及其制造技術(shù)領(lǐng)域,尤其涉及一種新結(jié)構(gòu)的MOS晶體管及其制作方法。
背景技術(shù):
在當(dāng)代的信息社會(huì)中,在芯片集成密度最大化和電路性能最優(yōu)化的雙重驅(qū)動(dòng)下,集成電路的核心MOSFET器件不斷的按比例縮小。隨著MOSFET器件尺寸的不斷縮小,當(dāng)器件的特征尺寸進(jìn)入納米尺度以后,在材料,結(jié)構(gòu)和工藝等諸多領(lǐng)域以MOSFET為核心的集成電路遇到了越來(lái)越多的挑戰(zhàn)。為了應(yīng)付這些挑戰(zhàn),許多新的器件結(jié)構(gòu)和工藝制作方法被提出來(lái)應(yīng)用于納米尺度的MOSFET設(shè)計(jì)和制造。
肖特基勢(shì)壘源漏MOSFET就是其中的一種,該結(jié)構(gòu)器件是在1968年由Lepselter和Sze提出來(lái)的。肖特基勢(shì)壘源漏MOSFET晶體管是將器件的源漏利用金屬(或硅化物)來(lái)取代傳統(tǒng)的源漏摻雜,金屬(或硅化物)與硅溝道之間形成肖特基勢(shì)壘,器件的導(dǎo)通是由源端的載流子直接隧穿勢(shì)壘來(lái)實(shí)現(xiàn)的。當(dāng)MOSFET器件的特征尺寸到了納米尺度,傳統(tǒng)的源漏摻雜MOSFET,其短溝效應(yīng)和源漏勢(shì)壘降低效應(yīng)日益嚴(yán)重,器件的性能變差。為了提高器件的性能,改善器件的短溝效應(yīng),源漏超淺結(jié)和突變結(jié)成為了必需,但是由于制造工藝的限制,傳統(tǒng)的源漏摻雜MOSFET難以形成超淺結(jié)和突變結(jié)。同時(shí)摻雜源漏MOSFET的源漏寄生電阻也難以按比例縮小。肖特基勢(shì)壘源漏MOSFET相比于傳統(tǒng)的源漏摻雜MOSFET,由于源漏采用了高電導(dǎo)的金屬或金屬硅化物,肖特基源漏的寄生電阻相對(duì)摻雜源漏要小得多;而金屬或金屬硅化物與硅形成的肖特基界面只有幾個(gè)原子層大小,使得超淺的源漏結(jié)很容易形成。對(duì)于納米尺度的MOSFET器件,高K柵介質(zhì)和金屬柵的應(yīng)用已經(jīng)變得越來(lái)越迫切了,但傳統(tǒng)的源漏摻雜MOSFET難以滿足其低的熱預(yù)算。而肖特基勢(shì)壘源漏MOSFET不需要源漏摻雜以及后面的高溫退火過程,因此工藝相對(duì)簡(jiǎn)單,有較小的熱預(yù)算,這樣滿足高K和金屬柵材料所需的低溫工藝過程,為高K和金屬柵材料的使用提供了可能的解決途徑。
然而,由于肖特基結(jié)的關(guān)態(tài)漏電相對(duì)于PN結(jié)要大得多,因此肖特基勢(shì)壘源漏MOSFET存在著關(guān)態(tài)漏電流大的問題;同時(shí)肖特基勢(shì)壘的存在也使得器件的開態(tài)電流相對(duì)較小??偟膩?lái)說(shuō),肖特基勢(shì)壘源漏MOSFET的開關(guān)態(tài)電流比不高。為了提高器件的開態(tài)電流,減小器件的關(guān)態(tài)電流,從而提高肖特基勢(shì)壘MOSFET的開關(guān)態(tài)電流比,許多新的器件結(jié)構(gòu)被提出來(lái)用于解決這個(gè)問題。有研究者提出了一種源漏抬高也就是柵凹陷的肖特基勢(shì)壘源漏MOSFET,該結(jié)構(gòu)器件有著較大的開關(guān)態(tài)電流比,然而其源端抬高的同時(shí)也減小了器件的開態(tài)電流,同時(shí)器件的工藝實(shí)現(xiàn)在納米尺度下也存在著困難。也有研究者提出源端采用金屬或金屬硅化物形成肖特基勢(shì)壘,漏端采用摻雜注入形成PN結(jié),該器件結(jié)構(gòu)具有良好的器件特性,但是工藝上無(wú)法實(shí)現(xiàn)自對(duì)準(zhǔn),同時(shí)摻雜注入是在柵結(jié)構(gòu)形成之后,這意味著有著較高的熱預(yù)算,因而難以應(yīng)用于納米尺度的MOSFET制造。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種開關(guān)態(tài)電流比大,且可應(yīng)用于納米尺度器件的MOS晶體管,以及該晶體管的制作方法。
本發(fā)明的技術(shù)方案如下一種MOS晶體管,包括一柵電極,一柵介質(zhì)層,一柵電極側(cè)墻介質(zhì)層,一半導(dǎo)體襯底,一源區(qū)和一漏區(qū);所述源區(qū)由金屬或金屬與半導(dǎo)體形成的化合物材料構(gòu)成,所述漏區(qū)由半導(dǎo)體高摻雜形成,分別位于半導(dǎo)體襯底之上、柵電極的兩側(cè),且漏區(qū)具有抬高結(jié)構(gòu);所述柵介質(zhì)層位于柵電極之下、半導(dǎo)體襯底之上,兩側(cè)分別與源區(qū)和漏區(qū)相連;所述柵電極側(cè)墻介質(zhì)層位于柵電極靠近源區(qū)一側(cè)、柵介質(zhì)層之上。
上述的MOS晶體管源端采用金屬或金屬硅化物等與溝道形成肖特基接觸,漏端采用抬高的高摻雜漏。半導(dǎo)體襯底上生長(zhǎng)的柵介質(zhì)層的厚度為1-20nm;柵電極的厚度為80-150nm;柵電極側(cè)墻介質(zhì)層在柵電極側(cè)面、與柵介質(zhì)層相連的部分的寬度為5-20nm。
上述肖特基勢(shì)壘接觸源端和抬高的摻雜漏端的MOS晶體管(Schottky barrier Sourceand Raised Drain MOSFET,SSRD MOSFET)的制作方法,包括以下步驟(1)在半導(dǎo)體襯底上離子注入形成高摻雜區(qū);(2)淀積一層介質(zhì)保護(hù)層;(3)光刻刻蝕直到未摻雜層,形成一臺(tái)階結(jié)構(gòu);(4)生長(zhǎng)柵介質(zhì)層;(5)淀積柵電極層,刻蝕形成柵圖形;(6)淀積犧牲側(cè)墻介質(zhì)層,刻蝕形成柵側(cè)墻圖形;(7)淀積一層金屬,并低溫退火,接著去除未反應(yīng)的金屬;(8)去除介質(zhì)保護(hù)層;(9)最后進(jìn)入常規(guī)CMOS后道工序,包括淀積鈍化層、開接觸孔以及金屬化等,即可制得所述的MOS晶體管。
上述的制作方法中,所述步驟(1)中的半導(dǎo)體襯底材料選自Si、Ge、SiGe、GaAs或其它II-VI,III-V和IV-IV族的二元或三元化合物半導(dǎo)體。
上述的制作方法,所述步驟(2)中的介質(zhì)保護(hù)層材料選自二氧化硅、氮化硅、氮化鋁、TEOS(硅酸乙酯)以及其它絕緣體材料。
上述的制作方法,所述步驟(4)中的柵介質(zhì)材料選自二氧化硅、二氧化鉿、氮化鉿等。
上述的制作方法,所述步驟(4)生長(zhǎng)柵介質(zhì)層的方法選自下列方法之一常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積、物理氣相淀積。
上述的制作方法,所述步驟(6)中犧牲側(cè)墻介質(zhì)層材料選自氮化硅、TEOS或者其它與硅和氧化硅均有高腐蝕選擇比的薄膜材料。
上述的制作方法,所述步驟(7)中的金屬材料選自Pt、Er、Co、Ni以及其它可與襯底半導(dǎo)體材料通過退火形成化合物的金屬。
上述的制作方法,所述的離子注入的注入能量為30eV-200KeV,半導(dǎo)體襯底上生長(zhǎng)的柵介質(zhì)層的厚度為1-20nm;柵電極層的厚度為80-150mn;柵電極側(cè)墻介質(zhì)層在柵電極側(cè)面、與柵介質(zhì)層相連的部分的寬度為5-20nm。
本發(fā)明的優(yōu)點(diǎn)和積極效果本發(fā)明的肖特基勢(shì)壘接觸源端和抬高的摻雜漏端的MOS晶體管(SSRD MOSFET),其源漏采用不對(duì)稱結(jié)構(gòu),該不對(duì)稱的源漏結(jié)構(gòu)源端采用肖特基勢(shì)壘接觸,漏端采用抬高的高摻雜漏。由于采用了該不對(duì)稱結(jié)構(gòu),源端的金屬或是金屬與半導(dǎo)體形成的化合物的電阻率比傳統(tǒng)的摻雜半導(dǎo)體要小得多,同時(shí)漏端由于采用了抬高的結(jié)構(gòu),使得器件的源漏寄生電阻要比傳統(tǒng)的MOSFET器件小得多;由于器件的漏端采用了高摻雜的漏,解決了肖特基源漏MOSFET器件存在的漏端空穴注入造成的關(guān)態(tài)漏電的問題,使得器件的關(guān)態(tài)漏電流減小了許多,這樣在器件的開態(tài)電流沒有影響的情況下,器件的開關(guān)態(tài)電流比有了很大的提高。
本發(fā)明提出肖特基勢(shì)壘接觸源端和抬高的摻雜漏端的MOS晶體管(SSRD MOSFET)的工藝制備方法和傳統(tǒng)的肖特基勢(shì)壘源漏MOSFET晶體管制作工藝相兼容,同時(shí)由于離子注入工藝步驟在柵結(jié)構(gòu)形成之前,因此有著較低的熱預(yù)算,使得高K柵介質(zhì)和金屬柵材料的應(yīng)用有著較大的空間。
圖1是在半導(dǎo)體襯底上離子注入并淀積介質(zhì)保護(hù)層的工藝步驟示意圖;圖2是光刻刻蝕介質(zhì)保護(hù)層和摻雜半導(dǎo)體層的工藝步驟示意圖;圖3是生長(zhǎng)柵介質(zhì)層和淀積柵電極的工藝步驟示意圖;圖4是柵電極形成和柵電極犧牲側(cè)墻形成的工藝步驟示意圖;圖5是淀積金屬退火形成肖特基源的工藝步驟示意圖;圖6是去除介質(zhì)保護(hù)層的工藝步驟示意圖;圖中1—硅襯底2—摻雜硅層3—TEOS介質(zhì)保護(hù)層4—柵介質(zhì)層5—柵電極層 6—犧牲側(cè)墻介質(zhì)層7—肖特基源
具體實(shí)施例方式下面的具體實(shí)施例有助于理解本發(fā)明的特征和優(yōu)點(diǎn),但本發(fā)明的實(shí)施決不僅局限于所述的實(shí)施例。
本發(fā)明制作方法的一具體實(shí)施例包括圖1至圖6所示的工藝步驟1.如圖1所示,所用體硅硅片硅襯底(1)的晶向?yàn)?100),體區(qū)初始為輕摻雜,在襯底上采用常規(guī)CMOS淺槽隔離技術(shù)制作有源區(qū)隔離層;然后進(jìn)行離子注入,離子注入的能量為30KeV,注入雜質(zhì)為As;接著淀積一層TEOS介質(zhì)保護(hù)層(2),厚度為50-100nm。
2.如圖2所示,進(jìn)行一次光刻,刻蝕TEOS介質(zhì)保護(hù)層(3),接著刻蝕摻雜硅層(2)直到未摻雜硅襯底。
3.如圖3所示,生長(zhǎng)柵介質(zhì)層(4),柵介質(zhì)層(4)為二氧化硅,其厚度為1-5nm。柵介質(zhì)的形成方法還可以為下列方法之一常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積(CVD)、物理氣相淀積(PVD);淀積柵電極層(5)摻雜多晶硅層,多晶硅層的厚度為80-150nm。所淀積的柵電極材料還可以為多晶鍺硅合金。
4.如圖4所示,采用常規(guī)CMOS工藝光刻和刻蝕所淀積的多晶硅層。用LPCVD淀積10-30nm的犧牲側(cè)墻介質(zhì)層(6)氮化硅,接著用回刻(etch-back)技術(shù)在柵電極一側(cè)形成氮化硅側(cè)墻,其與柵介質(zhì)層相連的部分寬度為5-20nm。
5.如圖5所示,用MOCVD方法淀積一層金屬Pt,經(jīng)低溫?zé)嵬嘶?,與硅形成金屬硅化物作器件的肖特基源(7)。
6.如圖6所示,去除TEOS介質(zhì)保護(hù)層(3)。
最后進(jìn)入常規(guī)CMOS后道工序,包括淀積鈍化層、開接觸孔以及金屬化等,即可制得所述的肖特基勢(shì)壘接觸源端和抬高的摻雜漏端的MOS晶體管(SSRD MOSFET)。
權(quán)利要求
1.一種MOS晶體管,包括一柵電極,一柵介質(zhì)層,一柵電極側(cè)墻介質(zhì)層,一半導(dǎo)體襯底,一源區(qū)和一漏區(qū);所述源區(qū)由金屬或金屬與半導(dǎo)體形成的化合物材料構(gòu)成,所述漏區(qū)由半導(dǎo)體高摻雜形成,分別位于半導(dǎo)體襯底之上、柵電極的兩側(cè),且漏區(qū)具有抬高結(jié)構(gòu);所述柵介質(zhì)層位于柵電極之下、半導(dǎo)體襯底之上,兩側(cè)分別與源區(qū)和漏區(qū)相連;所述柵電極側(cè)墻介質(zhì)層位于柵電極靠近源區(qū)一側(cè)、柵介質(zhì)層之上。
2.如權(quán)利要求1所述的MOS晶體管,其特征在于所述柵介質(zhì)層的厚度為1-20nm,柵電極的厚度為80-150nm,柵電極側(cè)墻介質(zhì)層在柵電極側(cè)面、與柵介質(zhì)層相連的部分的寬度為5-20nm。
3.一種MOS晶體管的制作方法,包括以下步驟(1)在半導(dǎo)體襯底上離子注入形成高摻雜區(qū);(2)淀積一層介質(zhì)保護(hù)層;(3)光刻刻蝕直到未摻雜層,形成一臺(tái)階結(jié)構(gòu);(4)生長(zhǎng)柵介質(zhì)層;(5)淀積柵電極層,刻蝕形成柵圖形;(6)淀積犧牲側(cè)墻介質(zhì)層,刻蝕形成柵側(cè)墻圖形;(7)淀積一層金屬,并低溫退火,接著去除未反應(yīng)的金屬;(8)去除介質(zhì)保護(hù)層;(9)最后進(jìn)入常規(guī)CMOS后道工序,包括淀積鈍化層、開接觸孔以及金屬化等,即可制得所述的MOS晶體管。
4.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(1)中的半導(dǎo)體襯底材料選自Si、Ge、SiGe、GaAs或其它II-VI,III-V和IV-IV族的二元或三元化合物半導(dǎo)體。
5.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(2)中的介質(zhì)保護(hù)層的絕緣體材料選自二氧化硅、氮化硅、氮化鋁、硅酸乙酯。
6.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(4)中的柵介質(zhì)材料選自二氧化硅、二氧化鉿、氮化鉿。
7.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(4)生長(zhǎng)柵介質(zhì)層的方法選自下列方法之一常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積、物理氣相淀積。
8.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(6)中犧牲側(cè)墻介質(zhì)層材料選自氮化硅、硅酸乙酯或者其它與硅和氧化硅均有高腐蝕選擇比的薄膜材料。
9.如權(quán)利要求3所述的制作方法,其特征在于,所述步驟(7)中的金屬材料選自Pt、Er、Co、Ni以及其它可與襯底半導(dǎo)體材料通過退火形成化合物的金屬。
10.如權(quán)利要求3~9任一權(quán)利要求所述的制作方法,其特征在于所述的離子注入的注入能量為30eV-200KeV;半導(dǎo)體襯底上生長(zhǎng)的柵介質(zhì)層的厚度為1-20nm,柵電極層的厚度為80-150nm,柵電極側(cè)墻介質(zhì)層在柵電極側(cè)面、與柵介質(zhì)層相連的部分的寬度為5-20nm。
全文摘要
本發(fā)明提供了一種新結(jié)構(gòu)的MOS晶體管,其特征在于所述MOS晶體管具有不對(duì)稱的源漏結(jié)構(gòu),源端采用金屬或金屬和半導(dǎo)體形成的化合物與溝道形成肖特基接觸,漏端采用抬高的高摻雜漏。本發(fā)明的MOS晶體管的源漏寄生電阻比傳統(tǒng)的MOSFET器件小得多,而關(guān)態(tài)漏電流也減小了許多,使器件的開關(guān)態(tài)電流比有了很大的提高。本發(fā)明提出的肖特基勢(shì)壘接觸源端和抬高的摻雜漏端的MOS晶體管(SSRD MOSFET)的工藝制備方法和傳統(tǒng)的肖特基勢(shì)壘源漏MOS晶體管制作工藝相兼容,同時(shí)由于離子注入工藝步驟在柵結(jié)構(gòu)形成之前,因此有著較低的熱預(yù)算,使得高K柵介質(zhì)和金屬柵材料的應(yīng)用有著較大的空間。
文檔編號(hào)H01L21/336GK1964073SQ20061014039
公開日2007年5月16日 申請(qǐng)日期2006年12月8日 優(yōu)先權(quán)日2006年12月8日
發(fā)明者孫雷, 李定宇, 張盛東, 吳濤, 韓汝琦, 劉曉彥 申請(qǐng)人:北京大學(xué)