專利名稱：譯碼器電路的制作方法
技術領域：
本發(fā)明涉及譯碼器電路，更具體地說，涉及用于驅動半導體存儲設備的字線的譯碼器電路。
背景技術：
常規(guī)上，半導體存儲設備會提供有用于驅動字線的譯碼器電路(行譯碼器)。正如日本公開待審專利出版No.8-236718中所公開的，譯碼器電路(行譯碼器)包括第一譯碼器(譯碼器電路)和第二譯碼器(字線驅動器)。所述第一譯碼器根據第一地址信號操作，所述第二譯碼器根據第一譯碼器的輸出和第二地址信號操作。第二譯碼器具有串聯連接在用于接收第一譯碼器輸出的節(jié)點與用于接收地電壓的地節(jié)點之間的PMOS晶體管和NMOS晶體管。PMOS晶體管和NMOS晶體管的柵極接收與輸入到第一譯碼器的第一地址信號不同的第二地址信號。將在這些晶體管之間連接節(jié)點處產生的電壓輸出，作為字線驅動電壓。
常規(guī)上，為了驅動譯碼器電路，第二譯碼器的輸出和第一譯碼器的輸出都在電源電位Vdd和地電位VSS之間震蕩。就此而論，為了提高譯碼器電路的驅動速度并且降低由譯碼器電路消耗的電荷量，第一譯碼器的輸出的峰峰值需要小于從電源電位Vdd到地電位VSS的峰峰值。

發(fā)明內容
本發(fā)明的目的是提供一種能夠提高處理速度和降低電荷消耗量的譯碼器電路。
根據本發(fā)明的一個方面，該譯碼器電路包括電源控制電路和第一至第四晶體管。電源控制電路提供第一電壓。第一晶體管和第二晶體管串聯連接在該電源控制電路和第一參考節(jié)點之間。第三晶體管和第四晶體管連接在第二參考節(jié)點與位于第一晶體管和第二晶體管之間的連接節(jié)點之間。第一晶體管連接在電源控制電路和第二晶體管之間，并在其柵極接收第一信號。第二晶體管連接在第一晶體管和第一參考節(jié)點之間，并在其柵極接收與第一信號相對應的第二信號。第三晶體管連接在第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號。第四晶體管連接在第三晶體管和連接節(jié)點之間，并在其柵極接收與第三信號相對應的第四信號。所述第一電壓和第一參考節(jié)點之間的電位差小于第一參考節(jié)點和第二參考節(jié)點之間的電位差。
在上述譯碼器電路中，能夠降低位于第一晶體管和第二晶體管之間的連接節(jié)點(第一連接節(jié)點)的電位的幅度。因此，能夠減少存儲在該第一連接節(jié)點中的電荷量或者從該第一連接節(jié)點釋放的電荷量。另外，能夠縮短對第一連接節(jié)點充電/放電所需要的時間。這樣，能夠獲得高速操作和低的功率消耗。
根據本發(fā)明的另一方面，該譯碼器電路包括第一至第四晶體管。第一晶體管和第二晶體管串聯連接在第一參考節(jié)點和第二參考節(jié)點之間。第三晶體管和第四晶體管串聯連接在第二參考節(jié)點與位于第一晶體管和第二晶體管之間的連接節(jié)點之間。第一晶體管連接在第二參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號。第二晶體管連接在第一晶體管和第一參考節(jié)點之間，并在其柵極接收與第一信號相對應的第二信號。第三晶體管連接在第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號。第四晶體管連接在第三晶體管和連接節(jié)點之間，并在其柵極接收與第三信號相對應的第四信號。第一晶體管、第二晶體管和第四晶體管為相同的導電類型。
在上述譯碼器電路中，通過允許第一晶體管和第二晶體管具有與第四晶體管相同的導電類型，能夠降低位于第一晶體管和第二晶體管之間的連接節(jié)點的電位的幅度。因此，能夠減少存儲在該連接節(jié)點中的電荷量或者從該連接節(jié)點釋放的電荷量。另外，能夠縮短對該連接節(jié)點充電/放電所需要的時間。這樣，能夠獲得高速操作和低的功率消耗。
根據本發(fā)明的再一方面，該譯碼器電路包括第一至第四晶體管。第一晶體管和第二晶體管串聯連接在第一參考節(jié)點和第二參考節(jié)點之間。第三晶體管和第四晶體管連接在第二參考節(jié)點與位于第一晶體管和第二晶體管之間的連接節(jié)點之間。第一晶體管連接在第二參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號。第二晶體管連接在第一晶體管和第一參考節(jié)點之間，并在其柵極接收與第一信號相對應的第二信號。第三晶體管連接在第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號。第四晶體管連接在第三晶體管和連接節(jié)點之間，并在其柵極接收與第三信號相對應的第四信號。在第一晶體管轉變?yōu)镺N之后，在連接節(jié)點的電位達到第二參考節(jié)點的電位之前，該第一晶體管被轉變?yōu)镺FF。
在上述譯碼器電路中，通過在位于第一晶體管和第二晶體管之間的連接節(jié)點的電位達到第二參考節(jié)點的電位之前將第一晶體管轉變?yōu)镺FF，能夠減少存儲在該連接節(jié)點中的電荷量或者從該連接節(jié)點釋放的電荷量。另外，能夠縮短對該連接節(jié)點充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
根據本發(fā)明的再一個方面，該譯碼器電路包括串聯連接在第一參考節(jié)點和第二參考節(jié)點之間的第一晶體管、第二晶體管和第三晶體管。第一晶體管連接在第一參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號。第二晶體管連接在第一晶體管和第三晶體管之間，并在其柵極接收第二信號。第三晶體管連接在第二晶體管和第二參考節(jié)點之間，并在其柵極接收第三信號。第一晶體管與第二晶體管是相同的導電類型。
在上述譯碼器電路中，電荷能夠在位于第一晶體管和第二晶體管之間的連接節(jié)點(第一連接節(jié)點)和位于第二晶體管和第三晶體管之間的連接節(jié)點(第二連接節(jié)點)共享。通過這種共享，能夠調整連接節(jié)點的電位。另外，能夠降低連接節(jié)點的電位的幅度。因此，能夠減少存儲在連接節(jié)點中的電荷量或者從連接節(jié)點釋放的電荷量。另外，能夠縮短對第一連接節(jié)點充電/放電所需要的時間。這樣，能夠獲得高速操作和低的功率消耗。
根據本發(fā)明的再一個方面，該譯碼器電路具有第一至第三模式。第三模式在從第一模式轉變到第二模式的期間或者從第二模式轉變到第一模式的期間執(zhí)行。該譯碼器電路包括第一至第四晶體管、開關電路、存儲節(jié)點和均衡器電路。第一晶體管連接在一連接節(jié)點和接收第一電位的第一參考節(jié)點之間，并在其柵極接收第一信號。第二晶體管連接在連接節(jié)點和接收第二電位的第二參考節(jié)點之間，并在其柵極接收與第一信號相對應的第二信號。第三晶體管和第四晶體管串聯連接在連接節(jié)點和第二參考節(jié)點之間。如果連接節(jié)點的電位在第二電位和一預定電位之間，開關電路將第一晶體管和第二晶體管與該連接節(jié)點相連接，如果連接節(jié)點的電位在第一電位和該預定電位之間，開關電路將第一晶體管和第二晶體管與連接節(jié)點斷開。存儲節(jié)點處存儲與第一電位或第二電位相對應的電荷。均衡器電路用于將連接節(jié)點和存儲節(jié)點連接或者將連接節(jié)點從存儲節(jié)點斷開。所述預定電位為在第一電位和第二電位之間的電位。第三晶體管連接在第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號。第四晶體管連接在第三晶體管和連接節(jié)點之間，并在其柵極接收與第三信號相對應的第四信號。在第一模式時，均衡器電路處于斷開狀態(tài)，第一晶體管為ON而第二晶體管為OFF，并且與第一電位相對應的電荷存儲于所述存儲節(jié)點中。在第二模式時，均衡器電路處于斷開狀態(tài)，第一晶體管為OFF而第二晶體管為ON，并且與第二電位相對應的電荷存儲于存儲節(jié)點中。在第三模式時，均衡器電路處于連接狀態(tài)。
在上述譯碼器電路中，在第一模式時，與第二電位相對應的電荷存儲于存儲節(jié)點中。在第二模式時，與第一電位相對應的電荷存儲于存儲節(jié)點中。在第三模式時，此時連接節(jié)點和存儲節(jié)點是相連接的，能夠使連接節(jié)點的電位是在第一電位和第二電位之間的值。所以，能夠降低連接節(jié)點的電位的幅度。因此，能夠減少存儲在連接節(jié)點中的電荷量或者從連接節(jié)點釋放的電荷量。另外，能夠縮短對連接節(jié)點充電/放電所需要的時間。這樣，能夠獲得高速操作和低的功率消耗。


圖1為顯示本發(fā)明實施例1中譯碼器電路結構的電路圖。
圖2為用于說明圖1中譯碼器電路的操作的時間圖。
圖3為顯示本發(fā)明實施例2中譯碼器電路結構的電路圖。
圖4為用于說明圖3中譯碼器電路的操作的時間圖。
圖5為顯示圖3中譯碼器電路一種變形例的結構的電路圖。
圖6為顯示圖3中譯碼器電路另一種變形例的結構的電路圖。
圖7為用于說明圖6中譯碼器電路的操作的時間圖。
圖8為顯示圖3中譯碼器電路再一種變形例的結構的電路圖。
圖9為用于說明圖8中譯碼器電路的操作的時間圖。
圖10為顯示本發(fā)明實施例3中譯碼器電路結構的電路圖。
圖11為顯示圖10中譯碼器電路的操作的時間圖。
圖12為顯示本發(fā)明實施例4中譯碼器電路結構的電路圖。
圖13為用于說明圖12中譯碼器電路的操作的時間圖。
圖14為顯示本發(fā)明實施例5中譯碼器電路結構的電路圖。
圖15為用于說明圖14中譯碼器電路的操作的時間圖。
圖16為顯示本發(fā)明實施例6中譯碼器電路結構的電路圖。
圖17為顯示圖16中所示預譯碼器的內部結構的電路圖。
圖18為用于說明圖16中譯碼器電路的操作的時間圖。
圖19為顯示本發(fā)明實施例7中譯碼器電路結構的電路圖。
圖20為用于說明圖19中譯碼器電路的操作的時間圖。
圖21為顯示本發(fā)明實施例8中譯碼器電路結構的電路圖。
圖22為用于說明圖21中譯碼器電路的操作的時間圖。
圖23為顯示圖21中譯碼器電路一種變形例的結構的電路圖。
圖24為顯示圖21中譯碼器電路另一種變形例的結構的電路圖。
圖25為用于說明圖24中譯碼器電路的操作的時間圖。
圖26為顯示圖21中譯碼器電路再一種變形例的結構的電路圖。
圖27為用于說明圖26中譯碼器電路的操作的時間圖。
圖28為顯示本發(fā)明實施例9中譯碼器電路結構的電路圖。
圖29為用于說明圖28中譯碼器電路的操作的時間圖。
圖30為顯示本發(fā)明實施例10中譯碼器電路結構的電路圖。
圖31為用于說明圖30中譯碼器電路的操作的時間圖。
圖32為顯示本發(fā)明實施例11中譯碼器電路結構的電路圖。
圖33為用于說明圖32中譯碼器電路的操作的時間圖。
圖34為顯示本發(fā)明實施例12中譯碼器電路結構的電路圖。
圖35為用于說明圖34中譯碼器電路的操作的時間圖。
圖36為顯示本發(fā)明實施例13中譯碼器電路結構的電路圖。
圖37為用于說明圖36中譯碼器電路的操作的時間圖。
圖38為顯示本發(fā)明實施例14中譯碼器電路結構的電路圖。
圖39為顯示圖38中所示復制行譯碼器、復制預譯碼器和感測放大器定時產生電路的結構的電路圖。
圖40為顯示圖38中譯碼器電路一種變形例的電路圖。
圖41為本發(fā)明實施例中晶體管的俯視圖。
圖42為本發(fā)明實施例中晶體管的橫截面圖。
具體實施例方式
在下文中，將參照附圖描述本發(fā)明的優(yōu)選實施例。需要注意的是，在整個附圖中相似的元件用相同的附圖標記表示，并且不再重復描述它們。
(實施例1)<結構>
圖1顯示了本發(fā)明實施例1中譯碼器電路的結構。該譯碼器電路包括電源控制電路11A、預譯碼器12A和行譯碼器13。該譯碼器電路根據外部地址信號ADU_0、ADU_1、ADU_2和ADU_3以及外部地址信號AD輸出驅動信號WL_0、WL_1、WL_2和WL_3。例如，地址信號ADU_0至ADU_3表示高位地址，地址信號AD表示低位地址。例如，驅動信號WL_0至WL_3被用作驅動存儲器陣列的字線的信號。
電源控制電路11A輸出控制電壓，其值“Vdd1”低于電源節(jié)點的電位“Vdd”。
預譯碼器12與線L_0相連接，并且根據外部地址信號AD操作，該預譯碼器12包括反相器101、晶體管T102A和晶體管T103A。反相器101將地址信號AD反相，并輸出反相后的信號。晶體管T102A和T103A串聯連接在電源控制電路11A和地節(jié)點之間晶體管T102A連接在電源控制電路11A和晶體管T103A之間，并且在其柵極接收地址信號AD，而晶體管T103A連接在晶體管T102A和地節(jié)點之間，并且在其柵極接收反相器101的輸出。位于晶體管T102A和T103A之間的連接節(jié)點N12A與線L_0相連接。
行譯碼器13包括譯碼部分13_0、13_1、13_2和13_3，其數量與線的數量(圖例中為4)相對應。譯碼部分13_0至13_3分別與線L_0至L_3相連接，并根據外部地址信號ADU_0至ADU_3輸出驅動信號WL_0至WL_3。由于譯碼部分13_0至13_3具有基本上相同的外部結構，所以下面代表性地描述譯碼部分13_0。
譯碼部分13_0包括晶體管T131、T132和T133以及反相器134。晶體管T131和T132串聯連接在電源節(jié)點和與譯碼部分13_0相對應的線L_0之間晶體管T131連接在電源節(jié)點和晶體管T132之間，并且在其柵極接收外部地址信號ADU_0，而晶體管T132連接在晶體管T131和線L_0之間，并且在其柵極接收外部地址信號ADU_0。晶體管T133和反相器134被提供來放大由位于晶體管T131和T132之間的連接節(jié)點產生的電壓，并輸出放大的電壓作為驅動信號WL_0。
<操作>
將要描述圖1中譯碼器電路的操作。需要注意的是，在下面的描述中，將不考慮晶體管的閾值電壓。
當地址信號ADU_0為“低(L)”電平時，晶體管T131為導通(ON)而晶體管T132為截止(OFF)。因此，連接節(jié)點N13的電位等于電源節(jié)點的電位“Vdd”。與此相反，當地址信號ADU_0為“高(H)”電平時，晶體管T131為OFF而晶體管T132為ON。因此，連接節(jié)點N13的電位等于連接節(jié)點N12A的電位。
如圖2所示，當地址信號為“H”電平時，反相器101的輸出S101為“L”電平。因此，在此狀態(tài)下，晶體管T102A為ON而晶體管T103A為OFF。因此，連接節(jié)點N12A的電位等于來自電源控制電路11的控制電壓的電壓值“Vdd1”。在此期間，如果地址信號ADU_0為“H”電平，則連接節(jié)點N13的電位為“Vdd1”，其高于地節(jié)點的電位“VSS”。
當地址信號為“L”電平時，反相器101的輸出S101為“H”電平。因此，在此狀態(tài)下，晶體管T102A為OFF而晶體管T103A為ON。因此，連接節(jié)點N12A的電位等于地節(jié)點的電位“VSS”。在此期間，如果地址信號ADU_0為“H”電平，則連接節(jié)點N13的電位為地節(jié)點的電位“VSS”。
假設晶體管T102A連接在電源節(jié)點和晶體管T103之間的情況(情況1)。在本實施例中，與情況1相比，存儲在連接節(jié)點N12A中的電荷量少了，而這會縮短放電時間和充電時間。
<效果>
如上所述，通過將提供給晶體管T102A一個端子的電壓設置成低于電源節(jié)點的電位“Vdd”，能夠降低連接節(jié)點N12A的電位幅度。由此，能夠減少存儲在連接節(jié)點N12A中的電荷量，也能夠縮短對連接節(jié)點N12A充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
盡管以預譯碼器與線L_0相連接的情況為例描述了本實施例，但是也可以將一個預譯碼器與其它線L_1、L_2和L_3中的每個相連接。在這種情況中，對于每根線也能夠獲得基本上相同的效果。
盡管如圖1所示的本實施例包括一個譯碼器電路，但是可以具有兩或更多個譯碼器電路。亦即，盡管在本實施例中一個譯碼部分與一根線相連接，但是兩或更多個譯碼部分可以與一根線相連接。
盡管在圖1中晶體管T102A和T132為n型晶體管，但它們可以是p型晶體管。
(實施例2)<結構>
圖3顯示了本發(fā)明實施例2中譯碼器電路的結構。除了提供預譯碼器22A以代替圖1中所示的電源控制電路11A和預譯碼器12A之外，該電路與圖1中譯碼器電路在結構上相同。除了提供晶體管T202A和T203A以代替圖1中所示的晶體管T102A和T103A之外，預譯碼器22A與圖1中預譯碼器的結構相同。晶體管T202A和T203A與晶體管T132的導電類型相同。例如，當晶體管T132為n型時，晶體管T202A和T203A也是n型。
<操作>
將要描述圖3中所示譯碼器電路的操作。需要注意的是，在下面的描述中，假設晶體管T202A的閾值電壓為“Vt21”，并且不考慮晶體管T203A和T132的閾值電壓。
如圖4所示，當地址信號AD為“H”電平時，反相器101的輸出S101為“L”電平。因此，在此狀態(tài)下，晶體管T202A為ON而晶體管T203A為OFF。因此，連接節(jié)點N12A的電位為通過從電源節(jié)點的電位中減去晶體管T202A的閾值電壓所獲得的值“Vdd-Vt21”。在此期間，如果地址信號ADU_0為“H”電平，則連接節(jié)點N13的電位為“Vdd-Vt21”，其高于地節(jié)點的電位“VSS”。
當地址信號AD為“L”電平時，反相器101的輸出S101為“H”電平。因此，在此狀態(tài)下，晶體管T202A為OFF而晶體管T203A為ON。因此，連接節(jié)點N12A的電位等于地節(jié)點的電位“VSS”。在此期間，如果地址信號ADU_0為“H”電平，則連接節(jié)點N13的電位為地節(jié)點的電位“VSS”。
假設晶體管T132和晶體管T203A是相同的導電類型，而晶體管T132和晶體管T202A是不同的導電類型(情況2)。在本實施例中，與情況2相比，存儲在連接節(jié)點N12A中的電荷量少了，而這會縮短放電時間和充電時間。
<效果>
如上所述，通過將預譯碼器中晶體管T202A和T203A設置成具有與譯碼部分中晶體管T132相同的導電類型，能夠降低連接節(jié)點N12A的電位的幅度。由此，能夠減少存儲在連接節(jié)點N12A中的電荷量，也能夠縮短對連接節(jié)點N12A充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
<變形例1>
如圖5所示，預譯碼器22A可以包括代替圖3中所示晶體管T202A的晶體管T202A_1和T202A_2。在這種情況中，也能夠獲得基本上相同的效果。晶體管T202A_1和T202A_2串聯連接在電源節(jié)點和連接節(jié)點N12A之間，并在其柵極接收地址信號AD。晶體管T202A_1和T202A_2的導電類型與晶體管T132的導電類型相同在此假設晶體管T202A_1和T202A_2的閾值電壓分別為“Vt211”和“Vt212”以及由反偏壓效應導致的電壓降為“β”，當地址信號AD為“H”電平時，連接節(jié)點N12A的電位將會是“Vdd-(Vt211+Vt212+β)”。亦即，能夠使得充電電位(充電的連接節(jié)點N12A的電位)低于電源節(jié)點的電位“Vdd”。
如圖6所示，譯碼器電路可以進一步具有輸出控制電壓的襯底控制電路21A。在這種情況中，預譯碼器22A包括代替圖3中晶體管T202A的晶體管T204A。晶體管T204A在襯底接收來自襯底控制電路21A的控制電壓，并且具有與晶體管T132相同的導電類型。在此假設當控制電壓等于地節(jié)點的電位“VSS”時晶體管T204A的閾值電壓為“Vt22”，那么當控制電壓為反向偏壓(-Vbb)時，晶體管T204A的閾值電壓將會是高于“Vt22”的“Vt22α”。
如圖7所示，晶體管T204A在襯底接收來自襯底控制電路21A的反向偏壓(-Vbb)。當地址信號AD為“H”電平時，連接節(jié)點N12A的電位為通過從電源節(jié)點的電位減去晶體管T204A的閾值電壓而得到的值“Vdd-Vt22α”。亦即，能夠使得充電的電壓低于電源節(jié)點的電位“Vdd”。
如圖8所示，襯底控制電路21A可以根據地址信號AD輸出控制電壓。預譯碼器22A中的晶體管T204A和譯碼部分13_0中的晶體管T132在襯底接收來自襯底控制電路21A的控制電壓。晶體管T204A和T132的閾值電壓在控制電壓為正向偏壓(Vdd)時比在控制電壓等于地節(jié)點的電位“VSS”時低。
如圖9所示，當地址信號AD為“H”電平時，襯底控制電路21A輸出反向偏壓控制電壓(-Vbb)。由于這一控制電壓，晶體管T204A的閾值電壓為高于“Vt22”的“Vt22α”。因此，連接節(jié)點N12A的電位不會高于“Vdd-Vt22α”。另外，由于當閾值電壓較高時充電速度較低，因而能夠減少存儲在連接節(jié)點N12A中的電荷量。當地址信號AD為“L”電平時，襯底控制電路21A輸出正向偏壓控制電壓(Vbb)。由于這一控制電壓，降低了晶體管T132的閾值電壓，并由此可以縮短對連接節(jié)點N12A放電所需的時間。
(實施例3)<結構>
圖10顯示了本發(fā)明實施例3中譯碼器電路的結構。除了提供預譯碼器32A以代替圖3中所示的預譯碼器22A之外，該譯碼器電路與圖3中譯碼器電路在結構上相同。需要注意的是，在圖10中只顯示了預譯碼器32A、線L_0和行譯碼器13中的譯碼部分13_0。該譯碼器電路根據外部地址信號ADU_0和時鐘CLK輸出驅動信號WL_0。例如，時鐘CLK為源信號。預譯碼器32A包括定時控制電路301A以及晶體管T302A和T303A。定時控制電路301A包括多個邏輯元件(圖例中的反相器1A和2A、與非(NAND)電路3A和延遲電路4A)。定時控制電路301A根據外部時鐘CLK輸出控制信號S302A和S303A。晶體管T302A和T303A串聯連接在電源節(jié)點和地節(jié)點之間晶體管T302A連接在電源節(jié)點和晶體管T303A之間，并在其柵極接收反相器1A的輸出(控制信號S302A)，而晶體管T303A連接在晶體管T302A和地節(jié)點之間，并在其柵極接收反相器2A的輸出(控制信號S303A)。位于晶體管T302A和T303A之間的連接節(jié)點N32A與線L_0相連接。例如，預譯碼器32A的輸出被用作啟動信號。
<操作>
參照圖11描述圖10中譯碼器電路的操作。需要注意的是，在下面的描述中，將不考慮晶體管的閾值電壓。
在時刻t1，時鐘CLK從“L”電平改變?yōu)椤癏”電平。隨著該電平改變，控制信號S302A從“L”電平改變?yōu)椤癏”電平，從而將晶體管T302A從OFF轉變?yōu)镺N。控制信號S303A從“H”電平改變?yōu)椤癓”電平，從而將晶體管T303A從ON轉變?yōu)镺FF。因此，連接節(jié)點N32A的電位從地節(jié)點的電位“VSS”上升。
在時刻t2，延遲電路4A的輸出CLKPLS從“H”電平改變?yōu)椤癓”電平。隨著這一改變，控制信號S302A從“H”電平改變?yōu)椤癓”電平，從而將晶體管T302A從ON轉變?yōu)镺FF?？刂菩盘朣303A保持在“L”電平，從而保持晶體管T303A處于OFF狀態(tài)。因此，由于連接節(jié)點N32A不再充電，所以連接節(jié)點N32A的電位停留在低于電源節(jié)點的電位“Vdd”的“Vdd-α”。
在時刻t3，時鐘CLK從“H”電平改變?yōu)椤癓”電平。隨著這一改變，控制信號S303A從“L”電平改變?yōu)椤癏”電平，從而將晶體管T303A從OFF轉變?yōu)镺N?？刂菩盘朣302A保持在“L”電平，從而保持晶體管T302A處于OFF狀態(tài)。因此，連接節(jié)點N32A的電位向地節(jié)點的電位“VSS”下降。
<效果>
如上所述，通過在連接節(jié)點N32A的電位達到電源節(jié)點的電位“Vdd”之前將晶體管T302A轉變?yōu)镺FF，能夠降低連接節(jié)點N32A的電位的幅度。因此，能夠減少存儲在連接節(jié)點N32A中的電荷量，也能夠縮短對連接節(jié)點N32A充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
需要注意的是，盡管圖10中的晶體管T302A和T132是n型的，但是它們可以是p型的。
(實施例4)<結構>
圖12顯示了本發(fā)明實施例4中譯碼器電路的結構。除了提供預譯碼器42A以代替圖10中所示的預譯碼器32A之外，該電路與圖10中譯碼器電路在結構上相同。預譯碼器42A包括晶體管T402A和T403A，晶體管T402A和T403A串聯連接在電源節(jié)點和地節(jié)點之間晶體管T402A連接在電源節(jié)點和晶體管T403A之間，并在其柵極接收外部時鐘CLK，而晶體管T403A連接在晶體管T402A和地節(jié)點之間，并在其柵極接收外部時鐘CLK。位于晶體管T402A和T403A之間的連接節(jié)點N42A與線L_0相連接。
晶體管T402A的W/L比等于或小于晶體管T403A的W/L比的兩倍。例如，假設晶體管T402A和T403A的柵極長度彼此相等，晶體管T402A的柵極寬度等于或小于晶體管T403A的柵極寬度的兩倍?？商鎿Q地，假設晶體管T402A和T403A的柵極寬度彼此相等，晶體管T402A的柵極長度等于或大于晶體管T403A的柵極長度的一半。根據上面描述的結構，可以使得每單位時間流過晶體管T402A的電流量小于每單位時間流過晶體管T403A的電流量。換言之，晶體管T402A的電流能力(current capability)弱于晶體管T403A的電流能力。晶體管T403A的電流能力可以是常規(guī)水平的。
<操作>
參照圖13描述圖12中譯碼器電路的操作。
在時刻t1，時鐘CLK從“H”電平改變?yōu)椤癓”電平。隨著此電平改變，晶體管T402A從OFF轉變?yōu)镺N，而晶體管T403A從ON轉變?yōu)镺FF。因此，連接節(jié)點N42A的電位從地節(jié)點的電位“VSS”上升。
在時刻t2，時鐘CLK從“L”電平改變?yōu)椤癏”電平。隨著此電平改變，晶體管T402A從ON轉變?yōu)镺FF。此時，由于晶體管T402A的電流能力比較弱，所以連接節(jié)點N42A的電位沒有達到電源節(jié)點的電位Vdd(而是“Vdd-γ”)。同時，晶體管T403A從OFF轉變?yōu)镺N。因此，連接節(jié)點N42A的電位從“Vdd-γ”下降。
在時刻t3，時鐘CLK從“H”電平改變?yōu)椤癓”電平。隨著此電平改變，晶體管T402A從OFF轉變?yōu)镺N，而晶體管T403A從ON轉變?yōu)镺FF。此時，由于晶體管T403A的電流能力比較強，所以連接節(jié)點N42A的電位已經達到了地節(jié)點的電位VSS。
<效果>
如上所述，通過在連接節(jié)點N42A的電位達到電源節(jié)點的電位“Vdd”之前將晶體管T402A轉變?yōu)镺FF，能夠降低連接節(jié)點N42A的電位的幅度。因此，能夠減少存儲在連接節(jié)點N42A中的電荷量，也能夠縮短對連接節(jié)點N42A充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
(實施例5)<結構>
圖14顯示了本發(fā)明實施例5中譯碼器電路的結構。除了提供預譯碼器52A以代替圖10中所示的預譯碼器32A之外，該電路與圖10中譯碼器電路在結構上相同。預譯碼器52A包括反相器501和晶體管T502A。晶體管T502A連接在線L_0和地節(jié)點之間，并在其柵極接收反相器501的輸出。晶體管T502A具有與晶體管T132相同的導電類型。
<操作>
參照圖15描述圖14中譯碼器電路的操作。需要注意的是，在下面的描述中，假設晶體管T502A的閾值電壓為“Vt51”。
在時刻t1，晶體管T131從ON轉變?yōu)镺FF，而晶體管T132從OFF轉變?yōu)镺N。因此，連接節(jié)點N13從電源節(jié)點斷開，連接到線L_0(到連接節(jié)點N52A)。此時，連接節(jié)點N52A的電位為“Vdd-Vt51”。因此，連接節(jié)點N13的電位被保持在電源節(jié)點的電位“Vdd”。
在時刻t2，晶體管T502A從OFF轉變?yōu)镺N。因此，連接節(jié)點N52A連接到地節(jié)點，從而導致連接節(jié)點N52A的電位從“Vdd-Vt51”向地節(jié)點的電位“VSS”下降。因此，連接節(jié)點N13的電位也從“Vdd”向地節(jié)點的電位“VSS”下降。
在時刻t3，晶體管T131從OFF轉變?yōu)镺N，而晶體管T132從ON轉變?yōu)镺FF。因此，連接節(jié)點N13從連接節(jié)點N52A斷開，連接到電源節(jié)點。因此，連接節(jié)點N13的電位從地節(jié)點的電位“VSS”向電源節(jié)點的電位“Vdd”上升。
在時刻t4，晶體管T502A從ON轉變?yōu)镺FF，將連接節(jié)點N52A從地節(jié)點斷開。
在時刻t5，晶體管T131從ON轉變?yōu)镺FF，而晶體管T132從OFF轉變?yōu)镺N。因此，連接節(jié)點N13從電源節(jié)點斷開，連接到連接節(jié)點N52A。此時，連接節(jié)點N13的電位為“Vdd”，連接節(jié)點N52A的電位為“VSS”。因此，存儲在連接節(jié)點N13中的電荷被連接節(jié)點N52A共享了，所以連接節(jié)點N13和N52A的電位都變?yōu)椤癡dd-Vt51”。
在時刻t6，晶體管T502A從OFF轉變?yōu)镺N。因此，連接節(jié)點N52A連接到地節(jié)點，從而導致連接節(jié)點N52A的電位從“Vdd-Vt51”向地節(jié)點的電位“VSS”下降。另外，連接節(jié)點N13的電位也從“Vdd-Vt51”向地節(jié)點的電位“VSS”下降。
需要注意的是，共享電荷的電位不限于“Vdd-Vt51”。
<效果>
如上所述，通過將存儲在連接節(jié)點N13中的電荷與連接節(jié)點N52A共享，能夠調整連接節(jié)點N52A的電位。另外，還能防止連接節(jié)點N52A的電位超過“Vdd-Vt51”。因此，能夠降低連接節(jié)點N52A的電位的幅度，從而減少存儲在連接節(jié)點N52A中的電荷量。再有，能夠縮短對連接節(jié)點N52A充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
(實施例6)<結構>
圖16顯示了本發(fā)明實施例6中譯碼器電路的結構。除了提供均衡器電路61和預譯碼器62_0、62_1、62_2和62_3以及延遲電路63來代替圖1中所示的預譯碼器12A之外，該電路與圖1中譯碼器電路在結構上相同。需要注意的是，在圖16中只顯示了行譯碼器13的譯碼部分當中與線L_0相連接的譯碼部分13_0。
均衡器電路61接收延遲電路63的輸出，并且當時鐘CLK為“L”電平時將線L_0至L_3彼此相連，當時鐘CLK為“H”電平時將線L_0至L_3彼此斷開。均衡器電路61包括晶體管T611、T612和T613，晶體管T611、T612和T613在時鐘CLK為“L”電平時為ON，在時鐘CLK為“H”電平時為OFF。
預譯碼器62_0至62_3在結構上相同。因此，這里將代表性地描述預譯碼器62_0。如果對應的地址信號AD_0為“H”電平、時鐘CLK為“H”電平并且對應的線為“H”電平，則預譯碼器62_0為對應的線L_0執(zhí)行放電操作。另外，如果對應的地址信號AD_0為“L”電平并且對應的線為“L”電平，則預譯碼器62_0為對應的線L_0執(zhí)行充電操作。
<預譯碼器的內部結構>
圖17顯示了圖16中所示預譯碼器62_0的內部結構。預譯碼器62_0包括晶體管T601、T602、T603和T604、延遲電路605、反相器606、NAND電路607以及反相器608。晶體管T601至T604串聯連接在電源節(jié)點和地節(jié)點之間。延遲電路605接收線L_0的電位。反相器606使延遲電路605的輸出反相，并輸出反相后的信號。晶體管T601在其柵極接收反相器606的輸出。晶體管T604在其柵極接收延遲電路605的輸出。
當線L_0的電位為“H”電平時(當線的電位為“(3/4)×Vdd”或更高時)，晶體管T601和T604為ON。在此期間，如果地址信號AD_0為“H”電平且時鐘CLK為“H”電平，那么晶體管T602為OFF而晶體管T603為ON。這就將線L_0與地節(jié)點相連接，從而允許為線L_0放電。當線L_0的電位為“H”電平時，如果地址信號AD_0和時鐘CLK中至少一個為“L”電平，那么晶體管T602為ON而晶體管T603為OFF。這就將線L_0“H”與電源節(jié)點相連接，從而允許為線L_0充電。當線L_0的電位為“L”電平時(當該線的電位為“VSS”時)，晶體管T601和T604為OFF。所以，在此期間，即使地址信號AD_0和時鐘CLK都為“H”電平，也不執(zhí)行放電和充電。
<操作>
將參照圖18描述圖16中譯碼器電路的操作。
假設時鐘CLK為“H”電平。在該狀態(tài)中，均衡器電路61的晶體管T611至T613為OFF。還假設地址信號AD_0至AD_2為“L”電平而地址信號AD_3為“H”電平。在該狀態(tài)中，預譯碼器62_0至62_2將與它們對應的線和電源節(jié)點相連接，從而允許線L_0至L_2的電位為“Vdd”。同時，線L_3的電位為“VSS”，因此在預譯碼器62_3中，晶體管T601和T604轉變?yōu)镺FF。
然后，地址信號AD_3變?yōu)椤癓”電平，并且在預譯碼器62_3中，晶體管T602轉變?yōu)镺N而晶體管T603轉變?yōu)镺FF。另外，時鐘CLK變?yōu)椤癓”電平，并且在預譯碼器62_3中，晶體管T611至T613轉變?yōu)镺N。這導致線L_0至L_2的電位從“Vdd”下降，而線L_3的電位從“VSS”上升。
然后，時鐘CLK變?yōu)椤癏”電平，在均衡器電路61中，晶體管T611至T613轉變?yōu)镺FF。此時，線L_0至L_3的電位為“(3/4)×Vdd”。地址信號AD_1至AD_3保持在“L”電平。因此，在預譯碼器62_1至62_3中，晶體管T602為ON而晶體管T603為OFF，從而導致線L_1至L_3的電位從“(3/4)×Vdd”向“Vdd”上升。與此相反，地址信號AD_0向“H”電平上升，因此，在預譯碼器62_0中，晶體管T602為OFF而晶體管T603為ON，從而導致線L_0的電位從“(3/4)×Vdd”向“VSS”下降。然后，地址信號AD_0變?yōu)椤癓”電平。在預譯碼器62_0中，晶體管T602轉變?yōu)镺N而晶體管T603轉變?yōu)镺FF。另外，時鐘CLK變?yōu)椤癓”電平，在均衡器電路61中，晶體管T611至T613轉變?yōu)镺N。這導致線L_1至L_3的電位從“Vdd”下降，線L_0的電位從“VSS”上升。
如上所述，在時鐘CLK為“H”電平期間，為線L_0至L_3中任一個執(zhí)行放電。在時鐘CLK為“L”電平期間，線L_0至L_3被均衡。換言之，線L_0至L_3在執(zhí)行放電或充電之前被均衡。
<效果>
如上所述，在充電中，被取走電荷的線(線L_0)與被存儲電荷至電源節(jié)點電位“Vdd”的線(線L_1、L_2和L_3)被均衡。通過這一均衡，線L_0的電位能夠設置在“(3/4)× Vdd”。換言之，能夠將充電電位抑止到低于電源節(jié)點電位“Vdd”的“(3/4)×Vdd”，因此能夠減少充電到線上的電荷量。另外，能夠縮短對線充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
(實施例7)<結構>
圖19顯示了本發(fā)明實施例7中譯碼器電路的結構。該電路包括電源控制電路11B、預譯碼器12B和行譯碼器13。
電源控制電路11B向預譯碼器12B輸出控制電壓?？刂齐妷旱碾妷褐怠癡SS1”高于地節(jié)點的電位“VSS”。
預譯碼器12B與線L_0相連接并根據地址信號AD操作，其包括反相器101、晶體管T102B以及晶體管T103B。晶體管T102B和T103B串聯連接在電源控制電路11B和電源節(jié)點之間晶體管T102B連接在電源控制電路11B和晶體管T103B之間，并在其柵極接收地址信號AD，而晶體管T103B連接在晶體管T102B和電源節(jié)點之間，并在其柵極接收反相器101的輸出。位于晶體管T102B和T103B之間的連接節(jié)點N12B與線L_0相連接。
除了譯碼部分13_0至13_3的結構之外，行譯碼器13在結構上與圖1中所示的行譯碼器相同。此處將代表性地描述譯碼部分13_0。
譯碼部分13_0包括串聯連接在地節(jié)點和線L_0之間的晶體管T131和T132晶體管T131連接在線L_0和晶體管T132之間，并在其柵極接收外部地址信號ADU_0，而晶體管T132連接在晶體管T131和地節(jié)點之間，并在其柵極接收外部地址信號ADU_0。在位于晶體管T131和T132之間的連接節(jié)點N13處產生的電壓被輸出來作為驅動信號WL_0。
<操作>
將描述圖19中譯碼器電路的操作。需要注意的是，在下面的描述中，將不考慮晶體管的閾值電壓。
當地址信號ADU_0為“L”電平時，晶體管T131為ON而晶體管T132為OFF。因此，連接節(jié)點N13的電位等于連接節(jié)點N12B的電位。當地址信號ADU_0為“H”電平時，晶體管T131為OFF而晶體管T132為ON。因此，連接節(jié)點N13的電位等于地節(jié)點的電位。
如圖20所示，當地址信號AD為“L”電平時，反相器101的輸出S101為“H”電平。因此，在該狀態(tài)中，晶體管T102B為ON而晶體管T103B為OFF。所以，連接節(jié)點N12B的電位等于來自電源控制電路11B的控制電壓的電壓值“VSS1”。在此期間，如果地址信號ADU_0為“L”電平時，連接節(jié)點N13的電位為低于電源節(jié)點電位“Vdd”的“VSS1”。
當地址信號AD為“H”電平時，反相器101的輸出S101為“L”電平。因此，在該狀態(tài)中，晶體管T102B為OFF而晶體管T103B為ON。所以，連接節(jié)點N12B的電位等于電源節(jié)點的電位“Vdd”。在此期間，如果地址信號ADU_0為“L”電平時，連接節(jié)點N13的電位為電源節(jié)點的電位“Vdd”。
<效果>
如上所述，通過將提供給晶體管T102B一個端子的電壓設置成高于地節(jié)點的電位“VSS”，能夠降低連接節(jié)點N12B的電位幅度。由此，能夠減少從連接節(jié)點N12B釋放的電荷量，也能夠縮短對連接節(jié)點N12B充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
盡管在圖19中晶體管T102B和T131為p型晶體管，但它們可以是n型晶體管。
(實施例8)<結構>
圖21顯示了本發(fā)明實施例8中譯碼器電路的結構。除了提供預譯碼器22B以代替圖19中所示的電源控制電路11B和預譯碼器12B之外，該電路在結構上與圖19中譯碼器電路相同。除了提供晶體管T202B和T203B以代替圖19中所示的晶體管T102B和T103B之外，預譯碼器22B與圖19中所示的預譯碼器在結構上相同。晶體管T202B和T203B與晶體管T131具有相同的導電類型。例如，當晶體管T131為p型時，晶體管T202B和T203B也為p型。
<操作>
將描述圖21中譯碼器電路的操作。需要注意的是，在下面的描述中，假設晶體管T202B閾值電壓的絕對值為“|Vt81|”，并且不考慮晶體管T203B和T131的閾值電壓。
如圖22所示，當地址信號AD為“L”電平時，反相器101的輸出為“H”電平。因此，在該狀態(tài)中，晶體管T202B為ON而晶體管T203B為OFF。所以，連接節(jié)點N12B的電位為通過在地節(jié)點的電位上加上晶體管T202B的閾值電壓得到的值“VSS+|VT81|”。在此期間，如果地址信號ADU_0為“L”電平，那么連接節(jié)點N13的電位不是為“Vdd”而是為“VSS+|VT81|”。
當地址信號AD為“H”電平時，反相器101的輸出S101為“L”電平。因此，在該狀態(tài)中，晶體管T202B為OFF而晶體管T203B為ON。所以，連接節(jié)點N12B的電位等于電源節(jié)點的電位“Vdd”。在此期間，如果地址信號ADU_0為“L”電平，那么連接節(jié)點N13的電位為“Vdd”。
<效果>
如上所述，通過將預譯碼器中晶體管T202B和T203B設置成具有與譯碼部分中晶體管T131相同的導電類型，能夠降低連接節(jié)點N12B的電位幅度。由此，能夠減少從連接節(jié)點N12B釋放的電荷量，也能夠縮短對連接節(jié)點N12B充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
如圖23所示，預譯碼器22B可以包括代替圖21中所示晶體管T202B的晶體管T202B_1和T202B_2。在此情況中，也能夠獲得基本上相同的效果。晶體管T202B_1和T202B_2串聯連接在晶體管T203B和地節(jié)點之間，并在其柵極接收地址信號AD。晶體管T202B_1和T202B_2的導電類型與晶體管T131的導電類型相同。
此處假設晶體管T202B_1和T202B_2的閾值電壓的絕對值分別為“|Vt811|”和“|Vt812|”以及由反偏壓效應引起的電壓降為“β”，當地址信號AD為“L”電平時連接節(jié)點N12B的電位將會為“VSS+(|Vt811|+|Vt812|+β)”。亦即，能夠使得放電電位(放電的連接節(jié)點N12B的電位)高于地節(jié)點的電位“VSS”。
如圖24所示，譯碼器電路可以進一步具有輸出控制電壓的襯底控制電路21B。在這種情況中，預譯碼器22B包括代替圖21中晶體管T202B的晶體管T204B。晶體管T204B在襯底接收來自位襯底控制電路21B的控制電壓。在此假設當控制電壓等于地節(jié)點的電位“VSS”時晶體管T204B的閾值電壓的絕對值為“|Vt82|”，那么當控制電壓為反向偏壓(Vbb)時，晶體管T204B的閾值電壓的絕對值將會是高于“|Vt82|”的“|Vt82α|”。
如圖25所示，當地址信號AD為“L”電平時，連接節(jié)點N12B的電位為通過在地節(jié)點的電位上加上晶體管T204B的閾值電壓而獲得的值“VSS+|Vt82α|”。亦即，能夠使得放電電壓高于地節(jié)點的電位“VSS”。
如圖26所示，襯底控制電路21B可以根據地址信號AD輸出控制電壓。預譯碼器22B中的晶體管T204B和譯碼部分130中的晶體管T131在襯底接收來自襯底控制電路21B的控制電壓。晶體管T204B和T131的閾值電壓的絕對值在控制電壓為正向偏壓(-Vdd)時比在控制電壓等于地節(jié)點的電位“VSS”時小。
如圖27所示，當地址信號AD為“L”電平時，襯底控制電路21B輸出反向偏壓控制電壓(Vbb)。由于這一控制電壓，晶體管T204B的閾值電壓的絕對值為高于“|Vt82|”的“|Vt82α|”。因此，連接節(jié)點N12B的電位不會低于“|VSS+|Vt82α|”。另外，由于當閾值電壓較高時放電速度較低，因而能夠減少從連接節(jié)點N12B釋放的電荷量。當地址信號AD為“H”電平時，襯底控制電路21B輸出正向偏壓控制電壓(-Vbb)。由于這一控制電壓，降低了晶體管T131的閾值電壓的絕對值，并由此縮短了對連接節(jié)點N12B充電所需的時間。
(實施例9)<結構>
圖28顯示了本發(fā)明實施例9中譯碼器電路的結構。除了提供預譯碼器32B代替了圖21中所示的預譯碼器22B之外，該電路與圖21中譯碼器電路在結構上相同。需要注意的是，在圖28中只顯示了預譯碼器32B、線L_0和行譯碼器13中的譯碼部分13_0。預譯碼器32B包括定時控制電路301B以及晶體管T302B和T303B。定時控制電路301B包括多個邏輯元件(圖例中的反相器1B、NAND電路3B和延遲電路4B)。定時控制電路301B根據外部時鐘CLK輸出控制信號S302B和S303B。晶體管T302B和T303B串聯連接在電源節(jié)點和地節(jié)點之間晶體管T302B連接在地節(jié)點和晶體管T303B之間，并在其柵極接收NAND電路3B的輸出(控制信號S302B)，而晶體管T303B連接在晶體管T302B和電源節(jié)點之間，并在其柵極接收反相器1B的輸出(控制信號S303B)。位于晶體管T302B和T303B之間的連接節(jié)點N32B與線L_0相連接。
<操作>
參照圖29描述圖28中譯碼器電路的操作。需要注意的是，在下面的描述中，將不考慮晶體管的閾值電壓。
在時刻t1，時鐘CLK從“H”電平改變?yōu)椤癓”電平。隨著此電平改變，控制信號S302B從“H”電平改變?yōu)椤癓”電平，從而將晶體管T302B從OFF轉變?yōu)镺N?？刂菩盘朣303B從“L”電平改變?yōu)椤癏”電平，從而將晶體管T303B從ON轉變?yōu)镺FF。因此，連接節(jié)點N32B的電位從電源節(jié)點的電位“Vdd”下降。
在時刻t2，延遲電路4B的輸出CLKPLS從“L”電平改變?yōu)椤癏”電平。隨著這一改變，控制信號S302B從“L”電平改變?yōu)椤癏”電平，從而將晶體管T302B從ON轉變?yōu)镺FF?？刂菩盘朣303B保持在“H”電平，從而保持晶體管T303B處于OFF狀態(tài)。因此，連接節(jié)點N32B的電位為高于地節(jié)點的電位“VSS”的“VSS+α”。
在時刻t3，時鐘CLK從“L”電平改變?yōu)椤癏”電平。隨著這一改變，控制信號S303B從“H”電平改變?yōu)椤癓”電平，從而將晶體管T303B從OFF轉變?yōu)镺N?？刂菩盘朣302B保持在“H”電平，從而保持晶體管T302B處于OFF狀態(tài)。因此，連接節(jié)點N32B的電位向電源節(jié)點的電位“Vdd”上升。
<效果>
如上所述，通過在連接節(jié)點N32B的電位達到地節(jié)點的電位“VSS”之前將晶體管T302B轉變?yōu)镺FF，能夠降低連接節(jié)點N32B的電位的幅度。因此，能夠減少從連接節(jié)點N32B釋放的電荷量，也能夠縮短對連接節(jié)點N32B充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
需要注意的是，盡管圖28中的晶體管T303B和T131是p型的，但是它們也可以是n型的。
(實施例10)<結構>
圖30顯示了本發(fā)明實施例10中譯碼器電路的結構。除了提供預譯碼器42B代替了圖10中所示的預譯碼器32B之外，該電路與圖28中譯碼器電路在結構上相同。預譯碼器42B包括晶體管T402B和T403B，晶體管T402B和T403B串聯連接在電源節(jié)點和地節(jié)點之間晶體管T402B連接在地節(jié)點和晶體管T403B之間，并在其柵極接收外部時鐘CLK，而晶體管T403B連接在晶體管T402B和電源節(jié)點之間，并在其柵極接收外部時鐘CLK。位于晶體管T402B和T403B之間的連接節(jié)點N42B與線L_0相連接。
晶體管T402B的W/L比等于或小于晶體管T403B的W/L比的兩倍。例如，假設晶體管T402B和T403B的柵極長度彼此相等，晶體管T402B的柵極寬度等于或小于晶體管T403B的柵極寬度的兩倍?？商鎿Q地，假設晶體管T402B和T403B的柵極寬度彼此相等，晶體管T402B的柵極長度等于或大于晶體管T403B的柵極長度的一半。根據上面描述的結構，可以使得每單位時間流過晶體管T402B的電流量小于每單位時間流過晶體管T403B的電流量。換言之，晶體管T402B的電流能力弱于晶體管T403B的電流能力。晶體管T403B的電流能力可以是常規(guī)水平的。
<操作>
參照圖31描述圖30中譯碼器電路的操作。
在時刻t1，時鐘CLK從“L”電平改變?yōu)椤癏”電平。隨著這一改變，晶體管T402B從OFF轉變?yōu)镺N，而晶體管T403B從ON轉變?yōu)镺FF。因此，連接節(jié)點N42B的電位從電源節(jié)點的電位“Vdd”下降。
在時刻t2，時鐘CLK從“H”電平改變?yōu)椤癓”電平。隨著這一改變，晶體管T402B從ON轉變?yōu)镺FF。此時，由于晶體管T402B的電流能力比較弱，所以連接節(jié)點N42B的電位沒有達到地節(jié)點的電位VSS(而是“VSS+γ”)。同時，晶體管T403B從OFF轉變?yōu)镺N。因此，連接節(jié)點N42B的電位從“VSS+γ”上升。
在時刻t3，時鐘CLK從“L”電平改變?yōu)椤癏”電平。隨著這一改變，晶體管T402B從OFF轉變?yōu)镺N，而晶體管T403B從ON轉變?yōu)镺FF。此時，由于晶體管T403B的電流能力比較強，所以連接節(jié)點N42B的電位已經達到了電源節(jié)點的電位Vdd。
<效果>
如上所述，通過在連接節(jié)點N42B的電位達到地節(jié)點的電位“VSS”之前將晶體管T402B轉變?yōu)镺FF，能夠降低連接節(jié)點N42B的電位的幅度。因此，能夠減少從連接節(jié)點N42B釋放的電荷量，也能夠縮短對連接節(jié)點N42B充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
(實施例11)<結構>
圖32顯示了本發(fā)明實施例11中譯碼器電路的結構。除了提供預譯碼器52B來代替圖28中所示的預譯碼器32B，該電路與圖28中譯碼器電路在結構上相同。預譯碼器52B包括反相器501和晶體管T502B。晶體管T502B連接在線L_0和電源節(jié)點之間，并在其柵極接收反相器501的輸出。晶體管T502B具有與晶體管T131相同的導電類型。
<操作>
參照圖33描述圖32中譯碼器電路的操作。需要注意的是，在下面的描述中，假設晶體管T502B的閾值電壓的絕對值為“|Vt111|”。
在時刻t1，晶體管T131從OFF轉變?yōu)镺N，而晶體管T132從ON轉變?yōu)镺FF。因此，連接節(jié)點N13從地節(jié)點斷開，連接到連接節(jié)點N52B。此時，連接節(jié)點N52B的電位為“VSS+|Vt111|”。因此，連接節(jié)點N13的電位被保持在地節(jié)點的電位“VSS”。
在時刻t2，晶體管T502B從OFF轉變?yōu)镺N。因此，連接節(jié)點N52B連接到電源節(jié)點，從而導致連接節(jié)點N52B的電位從“VSS+|Vt11|”向電源節(jié)點的電位“Vdd”上升。連接節(jié)點N13的電位也從“VSS”向電源節(jié)點的電位“Vdd”上升。
在時刻t3，晶體管T131從ON轉變?yōu)镺FF，而晶體管T132從OFF轉變?yōu)镺N。因此，連接節(jié)點N13從連接節(jié)點N52B斷開，而連接到地節(jié)點。因此，連接節(jié)點N13的電位從電源節(jié)點的電位“Vdd”向地節(jié)點的電位“VSS”下降。
在時刻t4，晶體管T502B從ON轉變?yōu)镺FF，從而將連接節(jié)點N52B從電源節(jié)點斷開。
在時刻t5，晶體管T131從OFF轉變?yōu)镺N，而晶體管T132從ON轉變?yōu)镺FF。因此，連接節(jié)點N13從地節(jié)點斷開，而后連接到連接節(jié)點N52B。此時，由于連接節(jié)點N13的電位為“VSS”而連接節(jié)點N52B的電位為“Vdd”，所以存儲在連接節(jié)點N52B中的電荷被連接節(jié)點N13共享了，導致連接節(jié)點N13和N52B的電位都變?yōu)椤癡SS+|Vt111|”。
在時刻t6，晶體管T502B從OFF轉變?yōu)镺N。因此，連接節(jié)點N52B連接到電源節(jié)點，從而導致連接節(jié)點N52B的電位從“VSS+|Vt111|”向電源節(jié)點的電位“Vdd”上升。另外，連接節(jié)點N13的電位也從“VSS+|Vt111|”向電源節(jié)點的電位“Vdd”上升。
<效果>
如上所述，通過在連接節(jié)點N13和連接節(jié)點N52B之間共享電荷，能夠調整連接節(jié)點N13的電位。另外，還能防止連接節(jié)點N52B的電位降低到“VSS+|Vt111|”以下。因此，能夠降低連接節(jié)點N52B的電位的幅度，從而減少從連接節(jié)點N52B放電的電荷量。另外，能夠縮短對連接節(jié)點N52B充電/放電所需的時間。這樣，能夠獲得高速操作和低的功率消耗。
(實施例12)<結構>
圖34顯示了本發(fā)明實施例12中譯碼器電路的結構。除了預譯碼器12A的內部結構之外，該電路與圖1中譯碼器電路在結構上相同。需要注意的是，在圖34中只顯示了與線L_0相連接的譯碼部分13_0。
預譯碼器12A包括代替了圖1中所示的反相器101的定時控制電路701。定時控制電路701包括多個邏輯元件(圖例中的反相器7_1和7_2、NAND電路7_3以及延遲電路7_4)。晶體管T102A在其柵極接收反相器7_1的輸出(控制信號S702)，晶體管T103A在其柵極接收反相器7_2的輸出(控制信號S703)。
<操作>
將參照圖35描述圖34中譯碼器電路的操作。
定時控制電路701在將控制信號S703的電平從“H”改變?yōu)椤癓”之后將控制信號S702的電平從“L”改變?yōu)椤癏”，在將控制信號S702的電平從“H”改變?yōu)椤癓”之后將控制信號S703的電平從“L”改變?yōu)椤癏”。另外，定時控制電路701在將控制信號S702的電平從“H”改變?yōu)椤癓”之后將控制信號S703的電平從“L”改變?yōu)椤癏”，在將控制信號S703的電平從“H”改變?yōu)椤癓”之后將控制信號S702的電平從“L”改變?yōu)椤癏”。換言之，提供了控制信號S702和S703都為“L”的時期。
為了實現上述定時，可以調整NAND電路7_3和反相器7_4中的延遲量。
<效果>
如上所述，通過提供晶體管T102A和T103A都為OFF的時期，可以防止從電源節(jié)點經過晶體管T102A和T103A流到地節(jié)點的直通電流的發(fā)生。
在其它實施例中，通過利用如圖34所示的定時控制電路701也可以獲得上述效果，從而調整包含在預譯碼器中的晶體管的ON/OFF。
(實施例13)<結構>
圖36顯示了本發(fā)明實施例13中譯碼器電路的結構。該電路除了圖1中譯碼器電路的部件之外還包括感測放大器(sense amp)定時產生電路81。感測放大器定時產生電路81包括NAND電路811和812，以及或非(NOR)電路813，并且感測放大器定時產生電路81根據線L_0、L_1、L_2和L_3的電位將定時信號SAE的電平改變?yōu)椤癏”。定時信號SAE用于驅動一感測放大器(未示出)。
<操作>
將參照圖37描述圖36中譯碼器電路的操作。
當時鐘CLK為高頻時，與其為低頻時相比，存儲在連接節(jié)點N12A中的電荷量較少。在高頻中，從時鐘CLK變?yōu)椤癏”電平的時刻到驅動電壓WL_0變?yōu)椤癏”電平的時刻的時間長度短。與此相反，當時鐘CLK為低頻時，與其為高頻時相比，存儲在連接節(jié)點N12A中的電荷量較多。在低頻中，從時鐘CLK變?yōu)椤癏”電平的時刻到驅動電壓WL_0變?yōu)椤癏”電平的時刻的時間長度長。
假設分別用“X”和“Y”來表示在高頻時鐘情況下和在低頻時鐘情況下從時鐘CLK變?yōu)椤癏”電平的時刻到驅動電壓WL_0變?yōu)椤癏”電平的時刻的時間長度，那么時間Y比時間X長。為了讓感測放大器正常地探測驅動電壓WL_0，必須在驅動電壓WL_0上升的時刻驅動感測放大器。然而，由于普通感測放大器根據作為源信號的時鐘CLK進行操作，因而如果從時鐘CLK變?yōu)椤癏”電平的時刻到驅動信號WL_0變?yōu)椤癏”電平的時刻的時間長度發(fā)生變化，那么感測放大器就不能穩(wěn)定地操作。
一旦所有的L_0至L_3為“H”電平，感測放大器定時產生電路81就將定時信號SAE改變?yōu)椤癏”電平。一旦來自感測放大器定時產生電路81的定時信號SAE變?yōu)椤癏”電平，感測放大器(未示出)就開始驅動。如圖37所示，定時信號SAE在固定時刻(時刻Z)變?yōu)椤癏”電平。因此，感測放大器(未示出)能夠正常地探測從行譯碼器13輸出的驅動電壓WL_0。
<效果>
如上所述，通過產生定時信號，能夠獨立于頻率來驅動感測放大器，并由此確保穩(wěn)定的操作。
盡管在本實施例中在圖1的譯碼電路中增加了感測放大器定時產生電路81，但是它也可應用于其它實施例。
(實施例14)<結構>
圖38顯示了本發(fā)明實施例14中譯碼器電路的結構。該電路除了圖1中譯碼器電路的部件之外，還包括線L_91、復制預譯碼器92、復制行譯碼器93以及感測放大器定時產生電路94。
復制預譯碼器92在結構上與預譯碼器12A相同，并且復制行譯碼器93在結構上與被包括在行譯碼器13中的一個譯碼部分(圖例中的譯碼部分13_0)相同。復制預譯碼器92、復制行譯碼器93和感測放大器定時產生電路94與線L_91相連接。
圖39顯示了圖38中所示的復制預譯碼器92、復制行譯碼器93和感測放大器定時產生電路94的內部結構。
復制預譯碼器92包括反相器901以及晶體管T902和T903。反相器901對應于與圖1中的反相器101。晶體管T902對應于圖1中的晶體管T102A，并且具有與晶體管T102A基本上相同的特性(例如閾值電壓、W/L比、電流能力，等等)。晶體管T903對應于圖1中的晶體管T103A，并且具有與晶體管T103A基本上相同的特性。
行譯碼器93包括晶體管T931、T932和T933以及反相器934。晶體管T931對應于圖1中的晶體管T131，并且具有與晶體管T131基本上相同的特性。晶體管T932對應于圖1中的晶體管T132，并且具有與晶體管T132基本上相同的特性。晶體管T933和反相器934分別對應于圖1中的晶體管T133和反相器134，并且具有與晶體管T133和反相器134基本上相同的特性。
感測放大器定時產生電路94包括延遲電路908和909，并根據連接節(jié)點N92電位的變化輸出定時信號SAE。
<效果>
如上所述，通過單獨提供用于產生定時信號的結構，該定時信號用于驅動感測放大器，能夠防止發(fā)生邏輯元件的信號延遲，并且感測放大器能夠很快地操作。
為了提供用于任何實施例(例如，用于實施例2(圖3))的復制預譯碼器，可以使得復制預譯碼器92具有與該實施例中譯碼器(例如，圖3中的預譯碼器22A)基本上相同的內部結構。為了在實施例7至11中應用復制行譯碼器93，可以使得復制行譯碼器93具有與圖19中所示的行譯碼器13基本上相同的內容結構。
如圖40所示，譯碼器電路可以進一步具有輸出襯底電壓的襯底控制電路95。復制預譯碼器92中的晶體管T902和復制行譯碼器93中的晶體管T932在襯底接收來自襯底控制電路95的控制電壓。如果襯底控制電路95輸出控制信號的值等于晶體管T902和T932的閾值電壓的變化的下限，那么能夠降低晶體管T902和T932的閾值電壓。因此，可以重復對預譯碼器的高速充電和從所述行譯碼器到線L_0的電荷量的增加。所以，可以確保針對閾值電壓的變化的穩(wěn)定操作。
(晶體管的構造)將參照圖41和圖42描述上述實施例中的晶體管T132的示例性構造。圖41和圖42分別是晶體管T132的俯視圖和橫截面視圖。晶體管T132包括半導體襯底1000、擴散層1001_1、1001_2和1001_3、柵電極1002_1和1002_2、第一層線1003、第二層線1004、第一第二層間通路1005以及CA1006。擴散層1001_1、1001_2和1001_3形成于半導體襯底1000中。柵電極1002_1形成在半導體襯底1000上方，從而在寬度方向上在兩端與擴散層1001_1和1001_2相交搭。柵電極1002_2形成在半導體襯底1000上方，從而在寬度方向上在兩端與擴散層1001_2和1001_3相交搭。第一層線1003形成在擴散層1001_2上方。第二層線1004形成在第一層線1003和柵電極1002_1和1002_2上方。第一第二層間通路1005電連接第一層線1003和第二層線1004。CA 1006電連接擴散層1001_2和第一層線1003。柵電極1002_1和1002_2通過柵電極連接器1002_3彼此相連接。在圖41中，柵電極1002_1和1002_2以及柵電極連接器1002_3被成一整體而形成U形的柵電極。擴散層1001_1、1001_2和1001_3形成在半導體襯底1000中，從而彼此平行地延伸。柵電極1002_1沿著擴散層1001_1和1001_2延伸，柵電極1002_2沿著擴散層1001_2和1001_3延伸。第一層線1003位于柵電極1002_1和1002_2之間。
第一層線1003的長度大約在“(柵極寬度×0.1)/柵電極分割的數量”和“(柵極寬度×1.0)/柵電極分割的數量”之間。
通過采用這樣的構造，能夠平分擴散電容，還能夠降低線路電容。這就允許了高速操作。
上面描述的構造也可以用于晶體管T132之外的其它晶體管。
<晶體管T132的閾值電壓>
將討論上面描述的實施例中晶體管T132的閾值電壓。例如，在圖1(實施例1)中，如果晶體管T132的閾值電壓與晶體管T102A的閾值電壓相比非常地小，那么就容易通過晶體管T102A對連接節(jié)點N12A充電。然而，在晶體管T132中容易發(fā)生假信號(glitch)。這可能會導致錯誤的操作，例如在接收驅動電壓WL_0的電路中的多次選擇。為了避免這樣的問題，可以使晶體管T132的閾值電壓高于晶體管T102A的閾值電壓，從而抑止晶體管T132中假信號的發(fā)生。在其它實施例中，也可以通過為晶體管T132設置高的閾值電壓來獲得基本上相同的效果。
盡管在以上描述的實施例中預譯碼器與線L_0相連接，但是一個預譯碼器也可以與每個其它的線L_1、L_2及L_3相連接。在這種情況下，也可以為每個線獲得基本上相同的效果。另外，可以提供兩個或多個行譯碼器。在這種情況下，只要每個譯碼部分和每個行譯碼器中與其對應的線相連接，就可以獲得基本上相同的效果。
如上所述，本發(fā)明的譯碼器電路能夠在保證高速操作和低功率消耗的同時確保穩(wěn)定的操作，并可用作用于驅動字線的譯碼器電路、具有啟動功能的譯碼器電路及其類似物。
權利要求
1.一種譯碼器電路，包括用于提供第一電壓的電源控制電路；串聯連接在該電源控制電路和第一參考節(jié)點之間的第一晶體管和第二晶體管；以及連接在第二參考節(jié)點與位于所述第一晶體管和第二晶體管之間的連接節(jié)點之間的第三晶體管和第四晶體管，其中，該第一晶體管連接在所述電源控制電路和第二晶體管之間，并在其柵極接收第一信號，該第二晶體管連接在所述第一晶體管和第一參考節(jié)點之間，并在其柵極接收與該第一信號相對應的第二信號，該第三晶體管連接在所述第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號，該第四晶體管連接在該第三晶體管和所述連接節(jié)點之間，并在其柵極接收與該第三信號相對應的第四信號，并且所述第一電壓和該第一參考節(jié)點之間的電位差小于所述第一參考節(jié)點和第二參考節(jié)點之間的電位差。
2.根據權利要求1所述的譯碼器電路，進一步包括串聯連接在所述電源控制電路和第一參考節(jié)點之間的第一復制晶體管和第二復制晶體管；串聯連接在該第二參考節(jié)點與位于所述第一復制晶體管和第二復制晶體管之間的復制連接節(jié)點之間的第三復制晶體管和第四復制晶體管；以及感測放大器定時產生電路，其用于根據該復制連接節(jié)點的電位變化，輸出用于驅動一感測放大器的定時信號，其中，該第一復制晶體管具有與所述第一晶體管基本上相同的特性，而且連接在所述電源控制電路和第二復制晶體管之間，并在其柵極接收所述第一信號，該第二復制晶體管具有與所述第二晶體管基本上相同的特性，而且連接在第一復制晶體管和第一參考節(jié)點之間，并在其柵極接收所述第二信號，該第三復制晶體管具有與所述第三晶體管基本上相同的特性，而且連接在第二參考節(jié)點和第四復制晶體管之間，并在其柵極接收所述第三信號，該第四復制晶體管具有與所述第四晶體管基本上相同的特性，而且連接在第三復制晶體管和復制連接節(jié)點之間，并在其柵極接收所述第四信號。
3.一種譯碼器電路，包括串聯連接在第一參考節(jié)點和第二參考節(jié)點之間的第一晶體管和第二晶體管；以及串聯連接在該第二參考節(jié)點與位于所述第一晶體管和第二晶體管之間的連接節(jié)點之間的第三晶體管和第四晶體管，其中，該第一晶體管連接在所述第二參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號，該第二晶體管連接在所述第一晶體管和第一參考節(jié)點之間，并在其柵極接收與該第一信號相對應的第二信號，該第三晶體管連接在所述第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號，該第四晶體管連接在該第三晶體管和所述連接節(jié)點之間，并在其柵極接收與該第三信號相對應的第四信號，并且所述第一晶體管、第二晶體管和第四晶體管為相同的導電類型。
4.根據權利要求3所述的譯碼器電路，其中，所述第一晶體管由串聯連接在所述第二參考節(jié)點和第二晶體管之間的多個晶體管組成，并且所述多個晶體管在其柵極接收所述第一信號。
5.根據權利要求3所述的譯碼器電路，進一步包括襯底控制電路，其用于輸出反向偏壓，其中，所述第一晶體管在襯底接收來自該襯底控制電路的反向偏壓。
6.根據權利要求5所述的譯碼器電路，其中，所述襯底控制電路根據所述第一信號的信號電平，輸出正向偏壓和反向偏壓中的任一個，并且所述第一晶體管和第四晶體管在襯底接收該襯底控制電路的輸出。
7.一種譯碼器電路，包括串聯連接在第一參考節(jié)點和第二參考節(jié)點之間的第一晶體管和第二晶體管；以及連接在該第二參考節(jié)點與位于所述第一晶體管和第二晶體管之間的連接節(jié)點之間的第三晶體管和第四晶體管，其中，該第一晶體管連接在所述第二參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號，該第二晶體管連接在所述第一晶體管和第一參考節(jié)點之間，并在其柵極接收與該第一信號相對應的第二信號，該第三晶體管連接在所述第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號，該第四晶體管連接在該第三晶體管和所述連接節(jié)點之間，并在其柵極接收與該第三信號相對應的第四信號，并且在該第一晶體管被轉變?yōu)閷∣N之后，在所述連接節(jié)點的電位達到第二參考節(jié)點的電位之前，該第一晶體管被轉變?yōu)榻刂筄FF。
8.根據權利要求7所述的譯碼器電路，其中，該第一晶體管為ON且該第二晶體管為OFF的時期比該第一晶體管為OFF且該第二晶體管為ON的時期短。
9.根據權利要求7所述的譯碼器電路，其中，該第一晶體管的柵極寬度/柵極長度比(W/L比)等于或小于該第二晶體管的W/L比的兩倍。
10.一種譯碼器電路，其具有第一模式和第二模式、以及在從第一模式轉變到第二模式的期間或者從第二模式轉變到第一模式的期間執(zhí)行的第三模式，該電路包括第一晶體管，其連接在一連接節(jié)點和接收第一電位的第一參考節(jié)點之間，并在其柵極接收第一信號；第二晶體管，其連接在該連接節(jié)點和接收第二電位的第二參考節(jié)點之間，并在其柵極接收與第一信號相對應的第二信號；第三晶體管和第四晶體管，其串聯連接在該連接節(jié)點和第二參考節(jié)點之間；開關電路，其用于如果該連接節(jié)點的電位在該第二電位和一預定電位之間，則將所述第一晶體管和第二晶體管與該連接節(jié)點相連，以及如果該連接節(jié)點的電位在該第一電位和該預定電位之間，則將所述第一晶體管和第二晶體管從該連接節(jié)點斷開；存儲節(jié)點，其用于存儲與第一電位或第二電位相對應的電荷；以及均衡器電路，其用于將所述連接節(jié)點與該存儲節(jié)點相連或者將該連接節(jié)點從該存儲節(jié)點斷開，其中所述預定電位為在第一電位和第二電位之間的電位，該第三晶體管被連接在所述第二參考節(jié)點和第四晶體管之間，并在其柵極接收第三信號，該第四晶體管被連接在所述第三晶體管和連接節(jié)點之間，并在其柵極接收與該第三信號相對應的第四信號，在第一模式時，所述均衡器電路處于斷開狀態(tài)，第一晶體管為ON而第二晶體管為OFF，并且與該第一電位相對應的電荷存儲于所述存儲節(jié)點中，在第二模式時，所述均衡器電路處于斷開狀態(tài)，第一晶體管為OFF而第二晶體管為ON，并且與該第二電位相對應的電荷存儲于所述存儲節(jié)點中，并且在第三模式時，所述均衡器電路處于連接狀態(tài)。
11.根據權利要求1、3、7和10中任一項所述的譯碼器電路，其中，所述第一晶體管和第二晶體管具有第一模式和第二模式以及第三模式，該第三模式在從第一模式轉變到第二模式時或者從第二模式轉變到第一模式時執(zhí)行，在第一模式時第一晶體管為ON而第二晶體管為OFF，在第二模式時第一晶體管為OFF而第二晶體管為ON，并且在第三模式時第一晶體管和第二晶體管為OFF。
12.根據權利要求1、3、7和10中任一項所述的譯碼器電路，進一步包括感測放大器定時產生電路，其用于根據所述連接節(jié)點的電位變化，輸出用于驅動一感測放大器的定時信號。
13.根據權利要求3、7和10中任一項所述的譯碼器電路，進一步包括串聯連接在第一參考節(jié)點和第二參考節(jié)點之間的第一復制晶體管和第二復制晶體管；串聯連接在該第二參考節(jié)點與位于所述第一復制晶體管和第二復制晶體管之間的復制連接節(jié)點之間的第三復制晶體管和第四復制晶體管；以及感測放大器定時產生電路，其用于根據該復制連接節(jié)點的電位變化，輸出用于驅動一感測放大器的定時信號，其中，該第一復制晶體管具有與所述第一晶體管基本上相同的特性，而且連接在第二參考節(jié)點和第二復制晶體管之間，并在其柵極接收所述第一信號，該第二復制晶體管具有與所述第二晶體管基本上相同的特性，而且連接在第一復制晶體管和第一參考節(jié)點之間，并在其柵極接收所述第二信號，該第三復制晶體管具有與所述第三晶體管基本上相同的特性，而且連接在第二參考節(jié)點和第四復制晶體管之間，并在其柵極接收所述第三信號，該第四復制晶體管具有與所述第四晶體管基本上相同的特性，而且連接在第三復制晶體管和復制連接節(jié)點之間，并在其柵極接收所述第四信號。
14.根據權利要求13所述的譯碼器電路，進一步包括襯底控制電路，其用于輸出與所述第一復制晶體管和第四復制晶體管的閾值電壓相對應的控制電壓，其中，所述第一復制晶體管和第四復制晶體管在襯底接收來自該襯底控制電路的控制電壓。
15.根據權利要求1、3、7和10中任一項所述的譯碼器電路，其中，所述第四晶體管包括第一擴散層、第二擴散層和第三擴散層，它們形成于半導體襯底中，并以預定間隔彼此平行地延伸；第一柵電極，其形成于半導體襯底上方，并沿著第一擴散層和第二擴散層延伸；第二柵電極，其形成于半導體襯底上方，并沿著第二擴散層和第三擴散層延伸；第一層線，其形成于第二擴散層上方，位于第一柵電極和第二柵電極之間，并沿著第二擴散層延伸；以及第二層線，其形成于第一柵電極和第二柵電極以及第一層線上方，與第一層線電連接，并且不與第一柵電極和第二柵電極電連接。
16.根據權利要求15所述的譯碼器電路，其中，所述第一層線的長度在“(柵極寬度×0.1)/柵電極分割的數量”和“(柵極寬度×1.0)/柵電極分割的數量”之間。
17.根據權利要求1、3、7和10中任一項所述的譯碼器電路，其中，所述第四晶體管的閾值電壓的值等于或大于所述第一晶體管的閾值電壓的值。
18.一種譯碼器電路，其包括串聯連接在第一參考節(jié)點和第二參考節(jié)點之間的第一晶體管、第二晶體管和第三晶體管，其中，該第一晶體管連接在所述第一參考節(jié)點和第二晶體管之間，并在其柵極接收第一信號，該第二晶體管連接在所述第一晶體管和第三晶體管之間，并在其柵極接收第二信號，該第三晶體管連接在所述第二晶體管和第二參考節(jié)點之間，并在其柵極接收第三信號，并且所述第一晶體管與第二晶體管是相同的導電類型。
19.根據權利要求18所述的譯碼器電路，進一步包括感測放大器定時產生電路，其用于根據位于第一晶體管和第二晶體管之間的連接節(jié)點的電位變化，輸出用于驅動一感測放大器的定時信號。
20.根據權利要求18所述的譯碼器電路，進一步包括串聯連接在所述第一參考節(jié)點和第二參考節(jié)點之間的第一復制晶體管、第二復制晶體管和第三復制晶體管；以及感測放大器定時產生電路，其用于根據位于所述第一復制晶體管和第二復制晶體管之間的復制連接節(jié)點的電位變化，輸出用于驅動一感測放大器的定時信號，其中，該第一復制晶體管具有與所述第一晶體管基本上相同的特性，而且連接在第一參考節(jié)點和第二復制晶體管之間，并在其柵極接收所述第一信號，該第二復制晶體管具有與所述第二晶體管基本上相同的特性，而且連接在第一復制晶體管和第三復制晶體管之間，并在其柵極接收所述第二信號，并且該第三復制晶體管具有與所述第三晶體管基本上相同的特性，而且連接在第二復制晶體管和第二參考節(jié)點之間，并在其柵極接收所述第三信號。
21.根據權利要求18所述的譯碼器電路，其中，所述第二晶體管包括第一擴散層、第二擴散層和第三擴散層，它們形成于半導體襯底中，并以預定間隔彼此平行地延伸；第一柵電極，其形成于半導體襯底上方，并沿著所述第一擴散層和第二擴散層延伸；第二柵電極，其形成于半導體襯底上方，并沿著所述第二擴散層和第三擴散層延伸；第一層線，其與第二擴散層電連接，位于所述第一柵電極和第二柵電極之間，并沿著第二擴散層延伸；以及第二層線，其形成于所述第一柵電極和第二柵電極以及第一層線上方，與第一層線電連接，并且不與所述第一柵電極和第二柵電極電連接。
22.根據權利要求18所述的譯碼器電路，其中，所述第二晶體管的閾值電壓的值等于或大于所述第一晶體管的閾值電壓的值。
全文摘要
本發(fā)明公開的譯碼器電路包括用于提供第一電壓的電源控制電路；串聯連接在該電源控制電路和第一參考節(jié)點之間的第一晶體管和第二晶體管；以及連接在第二參考節(jié)點與位于所述第一晶體管和第二晶體管之間的連接節(jié)點之間的第三晶體管和第四晶體管。第一晶體管在其柵極接收第一信號，第二晶體管在其柵極接收與第一信號相對應的第二信號。第三晶體管在其柵極接收第三信號，第四晶體管在其柵極接收與第三信號相對應的第四信號。所述第一電壓和第一參考節(jié)點之間的電位差小于第一參考節(jié)點和第二參考節(jié)點之間的電位差。
文檔編號H01L29/41GK1983442SQ20061016237
公開日2007年6月20日 申請日期2006年12月14日 優(yōu)先權日2005年12月15日
發(fā)明者增尾昭, 角谷範彥, 法邑茂夫 申請人:松下電器產業(yè)株式會社