專利名稱：半導體裝置及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體裝置，特別涉及一種具有連接墊(bondingpad) 結(jié)構(gòu)的半導體裝置。
背景技術(shù)：
隨著電子元件的制作日益縮小，目前己發(fā)展出各種減少芯片與印刷電路 板之間的連接空間的方法，其中芯片包含集成電路裝置，且芯片固定 (mounted)于印刷電路板上。 一般而言，芯片上的集成電路與印刷電路板 之間的電性連接可通過位于芯片周圍的連接墊實現(xiàn)。
連接墊是半導體芯片中的集成電路與芯片封裝(package)之間的接口 (interface)。大量的連接墊用以傳送電力、接地(ground)及輸入/輸出信 號。因此，高的連接墊產(chǎn)量可確保高的芯片產(chǎn)量。
公知的連接墊具有分層的結(jié)構(gòu)或包括彼此分離的數(shù)層以抵抗外力，例如 用以連接焊線至接合墊的焊線接合(wire bonding)工藝對連接墊所施加的外 力的作用。
一般的連接墊是由多個金屬層構(gòu)成，金屬層由芯片裝置的末端所延伸， 各個金屬層通過金屬層間介電(IMD)層隔離，IMD層通常為氧化硅。金屬 介電層插塞(via) —般為鎢，通過IMD層且與金屬層連接。焊線分別連接 至連接金屬圖案(bonding metal pattern)及芯片封裝，以在芯片及封裝之間 形成電性連接。除了連接位置之外，在芯片表面覆蓋保護層以將芯片與污染 物隔離并防止芯片受損。
一種連接墊的損壞(failure)為焊線從金屬圖案剝離(peeling)，這樣 的剝離現(xiàn)象由外力引起，特別是在焊線連接工藝中。公知技術(shù)揭示一種可增 加剝離抗性的連接墊結(jié)構(gòu)，以及一種確保無污染連接工藝的清潔方法。另一 種連接墊的損壞為連接墊回剝(peel back)，這是由于焊線連接過程中的外 力使底下的一層或數(shù)層發(fā)生分層(ddaminating)現(xiàn)象。目前也有一些解決方 案針對防止連接墊發(fā)生剝離。
焊線連接工藝會引起連接墊剝離或造成底下的一至數(shù)層的回剝(分層)， 如此，使連接墊結(jié)構(gòu)減弱且損害芯片的焊線的其他部分。這樣的回剝現(xiàn)象減 少或阻礙了連接墊與芯片上的集成電路裝置之間的電性連接，進而降低可靠
度(reliability)及減少芯片的壽命。
當制造工藝中有應力存在于某層時， 一旦產(chǎn)生了小裂縫，此裂縫即將廣 泛地生長。減少IMD層產(chǎn)生這類裂縫的主要方法是采用具有低殘余應力的 IMD層。通常利用復合氧化硅層實現(xiàn)此目的，例如高密度等離子體(high density plasma, HDP)氧化硅層加上等離子體增強的以四乙基硅酸鹽 (plasma-enhanced tetraethylorthosilicate， PETEOS)為反應氣體所形成的氧 化硅層。然而，即便利用復合氧化硅層來減少應力，IMD層還是禁不起芯片 封裝過程中遭遇的應力。因此，IMD層仍會產(chǎn)生裂縫。
有鑒于此，目前需要一種增加耐久性的連接墊結(jié)構(gòu)及其制造方法，其中 連接墊與底下的層具有良好的粘著性(adhesion)，因此，這種連接墊結(jié)構(gòu) 可適用于芯片直焊基板(chip on board)技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的目的之一在于提供一種改善半導體裝置可靠度的連接墊結(jié)構(gòu)。
本發(fā)明提供一種半導體裝置的形成方法，包括提供基底，該基底上方 具有介電層；在該介電層中形成多個內(nèi)連線結(jié)構(gòu)，所述多個內(nèi)連線結(jié)構(gòu)堆疊 而成，各個內(nèi)連線結(jié)構(gòu)包括導電層及插塞層，該導電層連接該插塞層；在所 述多個內(nèi)連線結(jié)構(gòu)上方形成連接墊結(jié)構(gòu)，該連接墊結(jié)構(gòu)具有凸塊預定區(qū)；以 及在至少一插塞層中形成裂縫停止物，該裂縫停止物沿著該凸塊預定區(qū)的投 影區(qū)域的邊緣形成。
如上所述的半導體裝置的形成方法，其中該裂縫停止物包括至少一具有 強度的插塞，該具有強度的插塞的尺寸約大于l"mXlum且約不大于10 y mX 10 u m。
如上所述的半導體裝置的形成方法，其中該裂縫停止物包括多個具有強 度的插塞，且所述多個具有強度的插塞形成在該凸塊預定區(qū)的投影區(qū)域之 內(nèi)。
如上所述的半導體裝置的形成方法，其中該裂縫停止物包括具有強度的 插塞，該具有強度的插塞占據(jù)該凸塊預定區(qū)的全部投影區(qū)域。
本發(fā)明又提供一種半導體裝置，包括基底，其上方具有介電層；多個 內(nèi)連線結(jié)構(gòu)，在該介電層中，所述多個內(nèi)連線結(jié)構(gòu)堆疊而成，各個內(nèi)連線結(jié) 構(gòu)包括導電層及插塞層，該插塞層連接該導電層，其中至少一插塞層包括裂 縫停止物；以及連接墊結(jié)構(gòu)，在所述多個內(nèi)連線結(jié)構(gòu)上方，該連接墊結(jié)構(gòu)具 有凸塊預定區(qū)；其中該裂縫停止物沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形 成。
如上所述的半導體裝置，其中所述多個內(nèi)連線結(jié)構(gòu)包括最高內(nèi)連線結(jié) 構(gòu)，包括該裂縫停止物的該插塞層位于該最高內(nèi)連線結(jié)構(gòu)下方。
如上所述的半導體裝置，該最高內(nèi)連線結(jié)構(gòu)下方的三個連續(xù)的插塞層分 別包括該裂縫停止物。
如上所述的半導體裝置，其中該裂縫停止物包括至少一具有強度的插 塞，該具有強度的插塞的尺寸約大于1umXlu且約不大于10pmX10um。
如上所述的半導體裝置，其中該裂縫停止物包括多個具有強度的插塞， 且所述多個具有強度的插塞形成在該凸塊預定區(qū)的投影區(qū)域之內(nèi)。
如上所述的半導體裝置，其中該裂縫停止物包括具有強度的插塞，且該 具有強度的插塞占據(jù)該凸塊預定區(qū)的全部投影區(qū)域。
如上所述的半導體裝置，其中該具有強度的插塞包括正方形或長方形。
如上所述的半導體裝置，其中該連接墊結(jié)構(gòu)包括保護層，具有開口， 該保護層位于所述多個內(nèi)連線結(jié)構(gòu)上方；以及連接墊層，具有凸塊區(qū)，該凸 塊區(qū)在該開口中。
如上所述的半導體裝置，其中該連接墊結(jié)構(gòu)還包括接觸墊，位于所述 多個內(nèi)連線結(jié)構(gòu)與該連接墊層之間。
本發(fā)明再提供一種半導體裝置的形成方法，包括提供基底，該基底上 方具有第一介電層；在該第一介電層中形成多個較低內(nèi)連線結(jié)構(gòu)，各個內(nèi)連 線結(jié)構(gòu)包括第一導電層及第一插塞層，該第一插塞層連接該第一導電層，其 中至少一該第一插塞層包括至少一具有強度的插塞以作為裂縫停止物；在第 二介電層中及所述多個較低內(nèi)連線結(jié)構(gòu)上方形成最高內(nèi)連線結(jié)構(gòu)，該最高內(nèi) 連線結(jié)構(gòu)包括第二導電層及第二插塞層，該第二插塞層連接該第二導電層；
以及在該最高內(nèi)連線結(jié)構(gòu)上方形成連接墊結(jié)構(gòu)，該連接墊結(jié)構(gòu)具有凸塊預定 區(qū)；其中該具有強度的插塞沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形成，且該 具有強度的插塞的尺寸約大于lymXl"m且約不大于10umX10um。
本發(fā)明可克服現(xiàn)有技術(shù)的連接墊結(jié)構(gòu)中易產(chǎn)生裂縫等缺點，且制造工藝 獲得良好的改善。


圖1顯示本發(fā)明實施例的連接墊結(jié)構(gòu)的制造方法； 圖2顯示本發(fā)明實施例的具有連接墊結(jié)構(gòu)的半導體裝置的剖面圖； 圖3至圖5顯示本發(fā)明其他實施例的具有連接墊結(jié)構(gòu)的半導體裝置的剖 面圖6至圖8顯示本發(fā)明實施例的介電層中具有裂縫停止物的插塞層。
其中，附圖標記說明如下
10、 12、 14、 16 步驟；100 半導體裝置；
105 金屬層；
120 介電層；
140 插塞層；
160 凸塊預定區(qū)；
180 保護層；
210 內(nèi)連線結(jié)構(gòu)；
230 最高內(nèi)連線結(jié)構(gòu)；
250 接觸墊；
410 裂縫停止物；
570 最高內(nèi)連線結(jié)構(gòu)；
IIO基底； 130 導電層； 150 裂縫停止物； 170 邊緣； 190 開口; 220 連接墊結(jié)構(gòu)； 240 連接墊層； 310 裂縫停止物；
540、 550、 560 裂縫停止物; 510、 520、 530 插塞層。
具體實施例方式
本發(fā)明提供一種具有連接墊結(jié)構(gòu)的半導體裝置及其制造方法。以下實施 例將伴隨著

本發(fā)明的概念，在附圖或說明中，相似或相同的部分使 用相似或相同的標號。以下實施例并非本發(fā)明唯一的應用，本實施例僅是說 明實施本發(fā)明的特定方法，其并非用以限定本發(fā)明及專利范圍。
在以下說明中，當敘述一層是位于基板或是另一層上時，是敘述此層與 基板或另一層的相對的位置關(guān)系，此層可直接位于基板或是另一層上，或是 其間也可有中間層。
圖2顯示本發(fā)明實施例的具有連接墊結(jié)構(gòu)220的半導體裝置100的剖面 圖。請參閱圖2，在基底110上設(shè)置介電層120，之后，在介電層120中形 成堆疊的內(nèi)連線結(jié)構(gòu)210以電性連接基底110上的電路或金屬層105。內(nèi)連 線結(jié)構(gòu)210包括導電層130及連接導電層130的插塞層140。特別的是，至 少一插塞層140包括裂縫停止物150。堆疊的內(nèi)連線結(jié)構(gòu)210包括最高內(nèi)連 線結(jié)構(gòu)230，并且具有裂縫停止物150的插塞層140位于最高內(nèi)連線結(jié)構(gòu)230 下方。接著，在內(nèi)連線結(jié)構(gòu)210上方形成連接墊結(jié)構(gòu)220，連接墊結(jié)構(gòu)220 具有凸塊(bump)預定區(qū)160。具有裂縫停止物150的插塞層140可埋置于 介電層120中。特別的是，裂縫停止物150沿著凸塊預定區(qū)160的投影區(qū)域 的邊緣170形成。
本實施例的特征之一是，堆疊的內(nèi)連線結(jié)構(gòu)210包括至少一具有裂縫停 止物150的插塞層140，其中裂縫停止物150形成在凸塊預定區(qū)160的投影 區(qū)域的邊緣170。裂縫停止物150可包括至少一具有強度的插塞，其尺寸約 大于1 U mX 1 u m。在其他例子中，裂縫停止物150可包括至少一具有強度 的插塞，其尺寸約不大于10umX10u m。
圖3至圖5顯示本發(fā)明其他實施例的具有連接墊結(jié)構(gòu)的半導體裝置的剖 面圖。在此，與圖2相同或相似的部分不再贅述。
請參閱圖3，在另一實施例中，裂縫停止物包括一個具有強度的插塞310， 其中單一的插塞310占據(jù)凸塊預定區(qū)160的全部投影區(qū)域。
請參閱圖4，在另一實施例中，裂縫停止物包括多個具有強度的插塞410， 這些插塞410形成在凸塊預定區(qū)160的投影區(qū)域之中。這些具有強度的插塞 410的尺寸約大于1 P mX 1 p m。
請參閱圖5，在另一實施例中，在最高內(nèi)連線結(jié)構(gòu)下方有多于一層的插 塞層分別具有裂縫停止物。舉例而言，在最高內(nèi)連線結(jié)構(gòu)570下方有三個連 續(xù)的插塞層510、 520及530分別包括裂縫停止物540、 550及560。需注意 的是，上述具有強度的插塞可為正方形或長方形。
請參閱圖2，連接墊結(jié)構(gòu)220可包括保護層180及連接墊層240，其中
保護層180具有開口 l卯，且位于堆疊的內(nèi)連線結(jié)構(gòu)210上方，而連接墊層 240上方有凸塊區(qū)160，且凸塊區(qū)160在開口 190之中。此外，連接墊結(jié)構(gòu) 220還包括接觸墊250，接觸墊250位于堆疊的內(nèi)連線結(jié)構(gòu)210與連接墊層 240之間，接觸墊250作為應力緩沖層。在一些例子中，電路可存在堆疊的 內(nèi)連線結(jié)構(gòu)210及連接墊結(jié)構(gòu)220下方。
另一實施例揭示具有連接墊結(jié)構(gòu)的半導體裝置的制造方法。請參閱圖1， 其顯示本發(fā)明實施例的半導體裝置100的制造方法。在步驟10中，在基底 110上形成介電層120。之后，在步驟12中，在介電層120之內(nèi)形成堆疊的 內(nèi)連線結(jié)構(gòu)210，其中內(nèi)連線結(jié)構(gòu)210包括導電層130及連接導電層130的 插塞層140。接著，在步驟14中，在堆疊的內(nèi)連線結(jié)構(gòu)210上方形成具有凸 塊預定區(qū)160的連接墊結(jié)構(gòu)220。在步驟16中，在至少一插塞層140中形成 裂縫停止物150，且裂縫停止物150沿著凸塊預定區(qū)160的投影區(qū)域的邊緣 形成。
如上所述，裂縫停止物150可包括至少一具有強度的插塞，其尺寸約大 于lPmXlixm。在具有連接墊結(jié)構(gòu)的半導體裝置的制造方法中，裂縫停止 物包括多個具有強度的插塞，這些插塞形成在凸塊預定區(qū)的投影區(qū)域之中。 在一例子中，裂縫停止物包括一個具有強度的插塞，其中單一的插塞占據(jù)凸 塊預定區(qū)的全部投影區(qū)域。特別的是，上述具有強度的插塞的尺寸約不大于 10 y mX 10 u m，且上述具有強度的插塞可為正方形或長方形。
連接墊層240例如由Cu/TiN或AlCu/TiN等材料形成。導電層130例如 由Cu/TiN等材料形成。插塞層140例如由銅或鎢等材料形成。介電層120 可包括氧化硅，例如利用PETEOS形成的氧化硅，或者，介電層120為低介 電材料層。在一例子中，介電層120為可通過化學氣相沉積法形成的堆疊介 電層，內(nèi)連線結(jié)構(gòu)210可通過雙鑲嵌工藝形成。
圖6至圖8顯示本發(fā)明實施例的介電層120中具有裂縫停止物的插塞層 140。裂縫停止物150包括多個具有強度的插塞，這些具有強度的插塞形成 在凸塊預定區(qū)160的投影區(qū)域之中，裂縫停止物150為寬度約1至lOu m的 正方形。其他的插塞140可為寬度約0.19um的正方形。在一些實施例中， 位于凸塊預定區(qū)160的投影區(qū)域之中，這些具有強度且寬度約1至10um的 插塞以環(huán)狀排列(如圖6所示)、鉆石形排列(如圖7所示)或全面地排列
于平面(如圖8所示)上。
這樣的插塞排列方式可增進連接墊結(jié)構(gòu)的強度及可靠度。因此，有效避 免在連接墊結(jié)構(gòu)中發(fā)生由于連接墊剝離弓1起的破壞。
為了降低芯片中的信號傳播延遲現(xiàn)象，而在銅集成電路(ic)芯片中使
用低介電常數(shù)(low-k)材料。因此，用以支撐銅連接墊及結(jié)構(gòu)的介電層材料 可具有低介電常數(shù)。在具有寬度約為0.19"m的介層插塞的連接墊結(jié)構(gòu)中， 裂縫可能會在低介電材料中形成， 一些裂縫立即生長， 一些裂縫則較慢地生 長。這些裂縫可能對芯片中的電路產(chǎn)生立即的損害，或引起長期的可靠度問 題。另外，低介電常數(shù)材料也具有不良的熱傳導性，進而導致半導體芯片的 溫度增加。本領(lǐng)域普通技術(shù)人員可知的是，半導體芯片裂縫問題的增加會引 起以上討論的各種問題。
本發(fā)明實施例的內(nèi)連線結(jié)構(gòu)可克服連接墊結(jié)構(gòu)中的上述缺點。如前述的 說明，在凸塊區(qū)的投影區(qū)域中的裂縫停止物具有大于lwm的寬度且可支撐 整個連接墊結(jié)構(gòu)及半導體裝置，其中半導體裝置的基底可為硅或其他半導 體。裂縫的問題可因此解決，且制造工藝獲得良好的改善。
圖2至圖5的結(jié)構(gòu)僅作為示例，圖中顯示四層金屬層及堆疊于其上的插 塞層，然而，具有連接墊及半導體裝置的半導體芯片中可具有多于四層的金 屬層及插塞層。
雖然本發(fā)明已以數(shù)個較佳實施例揭示如上，然其并非用以限定本發(fā)明， 任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作任意的 更動與潤飾，因此本發(fā)明的保護范圍當視隨附的權(quán)利要求所界定的范圍為 準。
權(quán)利要求
1.一種半導體裝置的形成方法，包括提供基底，該基底上方具有介電層；在該介電層中形成多個內(nèi)連線結(jié)構(gòu)，所述多個內(nèi)連線結(jié)構(gòu)堆疊而成，各個內(nèi)連線結(jié)構(gòu)包括導電層及插塞層，該導電層連接該插塞層；在所述多個內(nèi)連線結(jié)構(gòu)上方形成連接墊結(jié)構(gòu)，該連接墊結(jié)構(gòu)具有凸塊預定區(qū)；以及在至少一插塞層中形成裂縫停止物，該裂縫停止物沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形成。
2. 如權(quán)利要求1所述的半導體裝置的形成方法，其中該裂縫停止物包括 至少一具有強度的插塞，該具有強度的插塞的尺寸約大于1 U mX 1 tx m且約 不大于lOu mX10]im。
3. 如權(quán)利要求2所述的半導體裝置的形成方法，其中該裂縫停止物包括 多個具有強度的插塞，且所述多個具有強度的插塞形成在該凸塊預定區(qū)的投 影區(qū)域之內(nèi)。
4. 如權(quán)利要求2所述的半導體裝置的形成方法，其中該裂縫停止物包括 具有強度的插塞，該具有強度的插塞占據(jù)該凸塊預定區(qū)的全部投影區(qū)域。
5. —種半導體裝置，包括 基底，其上方具有介電層；多個內(nèi)連線結(jié)構(gòu)，在該介電層中，所述多個內(nèi)連線結(jié)構(gòu)堆疊而成，各個 內(nèi)連線結(jié)構(gòu)包括導電層及插塞層，該插塞層連接該導電層，其中至少一插塞 層包括裂縫停止物；以及連接墊結(jié)構(gòu)，在所述多個內(nèi)連線結(jié)構(gòu)上方，該連接墊結(jié)構(gòu)具有凸塊預定區(qū)；其中該裂縫停止物沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形成。
6. 如權(quán)利要求5所述的半導體裝置，其中所述多個內(nèi)連線結(jié)構(gòu)包括最高 內(nèi)連線結(jié)構(gòu)，包括該裂縫停止物的該插塞層位于該最高內(nèi)連線結(jié)構(gòu)下方。
7. 如權(quán)利要求6所述的半導體裝置，該最高內(nèi)連線結(jié)構(gòu)下方的三個連續(xù) 的插塞層分別包括該裂縫停止物。
8. 如權(quán)利要求5所述的半導體裝置，其中該裂縫停止物包括至少一具有 強度的插塞，該具有強度的插塞的尺寸約大于lumXl"且約不大于10Pm X10um。9. 如權(quán)利要求8所述的半導體裝置，其中該裂縫停止物包括多個具有強 度的插塞，且所述多個具有強度的插塞形成在該凸塊預定區(qū)的投影區(qū)域之 內(nèi)。10. 如權(quán)利要求8所述的半導體裝置，其中該裂縫停止物包括具有強度 的插塞，且該具有強度的插塞占據(jù)該凸塊預定區(qū)的全部投影區(qū)域。11. 如權(quán)利要求8所述的半導體裝置，其中該具有強度的插塞包括正方 形或長方形。12. 如權(quán)利要求5所述的半導體裝置，其中該連接墊結(jié)構(gòu)包括 保護層，具有開口，該保護層位于所述多個內(nèi)連線結(jié)構(gòu)上方；以及 連接墊層，具有凸塊區(qū)，該凸塊區(qū)在該開口中。13. 如權(quán)利要求12所述的半導體裝置，其中該連接墊結(jié)構(gòu)還包括 接觸墊，位于所述多個內(nèi)連線結(jié)構(gòu)與該連接墊層之間。14. 一種半導體裝置的形成方法，包括 提供基底，該基底上方具有第一介電層；在該第一介電層中形成多個較低內(nèi)連線結(jié)構(gòu)，各個內(nèi)連線結(jié)構(gòu)包括第一 導電層及第一插塞層，該第一插塞層連接該第一導電層，其中至少一該第一 插塞層包括至少一具有強度的插塞以作為裂縫停止物；在第二介電層中及所述多個較低內(nèi)連線結(jié)構(gòu)上方形成最高內(nèi)連線結(jié)構(gòu)， 該最高內(nèi)連線結(jié)構(gòu)包括第二導電層及第二插塞層，該第二插塞層連接該第二 導電層；以及在該最高內(nèi)連線結(jié)構(gòu)上方形成連接墊結(jié)構(gòu)，該連接墊結(jié)構(gòu)具有凸塊預定區(qū)；其中該具有強度的插塞沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形成，且該 具有強度的插塞的尺寸約大于1 U mX 1 y m且約不大于10 tx mX 10 u m。
全文摘要
本發(fā)明提供一種半導體裝置及其形成方法，該形成方法包括提供基底，該基底上方具有介電層；在該介電層中形成多個內(nèi)連線結(jié)構(gòu)，所述多個內(nèi)連線結(jié)構(gòu)堆疊而成，各個內(nèi)連線結(jié)構(gòu)包括導電層及插塞層，該導電層連接該插塞層；在所述多個內(nèi)連線結(jié)構(gòu)上方形成連接墊結(jié)構(gòu)，該連接墊結(jié)構(gòu)具有凸塊預定區(qū)；以及在至少一插塞層中形成裂縫停止物，該裂縫停止物沿著該凸塊預定區(qū)的投影區(qū)域的邊緣形成。本發(fā)明可克服現(xiàn)有技術(shù)的連接墊結(jié)構(gòu)中易產(chǎn)生裂縫等缺點，且可改善制造工藝。
文檔編號H01L23/485GK101097875SQ20071010818
公開日2008年1月2日 申請日期2007年5月30日 優(yōu)先權(quán)日2006年6月30日
發(fā)明者夏勁秋, 姚志翔, 黃泰鈞 申請人:臺灣積體電路制造股份有限公司