專利名稱：具有放大的第二位操作區(qū)間的多階存儲單元結構的制作方法
技術領域：
本發(fā)明涉及電可擦可編程只讀存儲器，更具體的說，涉及在每一存儲單元多位的操作中增加存儲器操作區(qū)間以及減緩第二位效應的方法與元件。
背景技術：
俗稱的電可擦可編程只讀存儲器(EEPROM)和閃速存儲器是一種基于電荷儲存結構的電可擦可編程非易失性存儲器技術，其被本領域用于許多不同的應用中。閃速存儲器被設計為包含陣列的存儲單元，其可被單獨地編程或讀取。在閃速存儲器中的感應放大器被用來決定儲存在此非易失性存儲器中的數(shù)據(jù)值或是數(shù)值。在典型的感應機制中，通過此存儲單元的電流利用電流感應放大器來感應并與參考電流比較。
許多不同的存儲單元結構被用于電可擦可編程只讀存儲器(EEPROM)和閃速存儲器的中。隨著集成電路的尺寸逐步縮小，對于使用電荷捕捉介質層的存儲單元結構的興趣也隨之升高，因為其尺寸的微縮性以及工藝的簡易。基于電荷捕捉介質結構的存儲單元結構包含本領域所公知的電荷捕捉結構，例如氮化硅只讀存儲器(NROM)、SONOS或是PHINES等。這些存儲單元結構通過捕捉電荷在電荷捕捉介質層中，如氮化硅層，來儲存數(shù)據(jù)。當負電荷被捕捉，此存儲單元的臨界電壓會增加。而此存儲單元的臨界電壓會在此電荷捕捉層移除負電荷的情況下減少。
氮化硅只讀存儲器(NROM)元件使用相對厚的底氧化層，如，厚于3納米，通常是約5到9納米，以防止電荷流失。并不是直接隧穿，而是使用帶與帶隧穿導致的熱空穴注入(BTBTHH)來擦除此單元。然而，熱空穴注入會導致氧化層傷害，而導致在高臨界單元發(fā)生電荷流失而在低臨界單元發(fā)生獲得電荷。更進一步，此擦除時間會因為在此電荷捕捉結構中難以擦除的電荷累積而隨著編程和擦除循環(huán)逐漸增加。此電荷累積的發(fā)生是因為此空穴注入端和電子注入端并不一致的結果，而導致某些電荷會在擦除循環(huán)后留下。此外，在進行氮化硅只讀存儲器(NROM)元件的區(qū)塊擦除時，每一單元的擦除速度會因為工藝變化(如溝道長度)而不同。因為此擦除速度的不同會導致再次擦除狀態(tài)的較大的臨界電壓Vt分布，其中某些單元會變得較難擦除而另一些單元則被過度擦除。因此，此目標臨界Vt區(qū)間會在許多編程和擦除循環(huán)后被關閉，而被觀察到不良的使用壽命。此現(xiàn)象會隨著技術的進一步微縮為變得更嚴重。
一個傳統(tǒng)的浮動柵極元件在導體浮動柵極中儲存一位的電荷。此氮化硅只讀存儲器(NROM)單元的升級版為在每一電荷捕捉存儲單元中可以提供2位的閃速單元，其儲存電荷于氧化/氮化/氧化(ONO)介質層中。在典型的氮化硅只讀存儲器(NROM)單元結構中，氮化硅層被用作為捕捉材料，其位于頂氧化層與底氧化層的間。此ONO結構有效地取代了浮動柵極組件中的介質層。此在具有氮化硅層的ONO介質結構中的電荷可以被捕捉于電荷捕捉存儲單元中的左側或是右側。此左側位與右側位的互相作用，也被稱為第二位效應，會局限介于編程與擦除之間的臨界電壓區(qū)間。此第二位效應也會因此影響操作區(qū)間的尺寸，其則會潛在地限制此氮化硅只讀(NROM)存儲單元結構中的位數(shù)目的微縮性。因此，需要一種在電荷捕捉存儲器的操作中增加存儲器操作區(qū)間以及減緩第二位效應的方法與裝置。

發(fā)明內容
本發(fā)明公開一種多階存儲單元(MLC)裝置，包括電荷捕捉結構具有通過從柵極或是襯底注入空穴而在此電荷捕捉結構的每一端產生多個邏輯狀態(tài)以形成較大的第二位操作區(qū)間。注入空穴過程是利用例如傅勒-諾丁漢隧穿技術經由柵極或襯底，且空穴被捕捉于電荷捕捉層中所以會存在負臨界電壓于字線的邊緣，其稱為邊緣感應效應。此邊緣感應效應系發(fā)生在字線下方的區(qū)域，所以當空穴注入方法被使用于存儲裝置時，空穴電荷儲存在一個與字線交叉的電荷捕捉層中，且空穴電荷沿著字線的邊緣儲存。在此多階存儲單元裝置中的每一存儲單元包含總共2m個位而此存儲單元的每一側有m位，總共有2*2m個臨界電壓Vt分布而此存儲單元的每一側有2m個臨界電壓Vt分布，以及總共有2*2m個邏輯狀態(tài)而此存儲單元的每一側有2m個邏輯狀態(tài)。
在本發(fā)明的多階存儲單元裝置的第一實施例中，此存儲裝置的每一個存儲單元具有兩個位，而每一個存儲單元的左側儲存區(qū)具有一個位且右側儲存區(qū)也具有一個位，以及具有四個臨界電壓Vt狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有兩個臨界電壓Vt狀態(tài)且右側儲存區(qū)也具有兩個臨界電壓Vt狀態(tài)，以及具有四個邏輯狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有兩個邏輯狀態(tài)且右側儲存區(qū)也具有兩個邏輯狀態(tài)。在本發(fā)明的多階存儲單元裝置的第二實施例中，此存儲裝置的每一個存儲單元具有四個位，而每一個存儲單元的左側儲存區(qū)具有兩個位且右側儲存區(qū)也具有兩個位，以及具有八個臨界電壓Vt狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有四個臨界電壓Vt狀態(tài)且右側儲存區(qū)也具有四個臨界電壓Vt狀態(tài)，以及具有八個邏輯狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有四個邏輯狀態(tài)且右側儲存區(qū)也具有四個邏輯狀態(tài)。
在本發(fā)明的多階存儲單元裝置的第三實施例中，此存儲裝置的每一個存儲單元具有六個位，而每一個存儲單元的左側儲存區(qū)具有三個位且右側儲存區(qū)也具有三個位，以及具有十六個臨界電壓Vt狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有八個臨界電壓Vt狀態(tài)且右側儲存區(qū)也具有八個臨界電壓Vt狀態(tài)，以及具有十六個邏輯狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有八個邏輯狀態(tài)且右側儲存區(qū)也具有八個邏輯狀態(tài)。在本發(fā)明的多階存儲單元裝置的第四實施例中，此存儲裝置的每一個存儲單元具有八個位，而每一個存儲單元的左側儲存區(qū)具有四個位且右側儲存區(qū)也具有四個位，以及具有三十二個臨界電壓Vt狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有十六個臨界電壓Vt狀態(tài)且右側儲存區(qū)也具有十六個臨界電壓Vt狀態(tài)，以及具有三十二個邏輯狀態(tài)，而每一個存儲單元的左側儲存區(qū)具有十六個邏輯狀態(tài)且右側儲存區(qū)也具有十六個邏輯狀態(tài)。
本發(fā)明所描述的電荷儲存存儲裝置及方法以通過邊緣感應效應來增加第二位操作區(qū)間。此邊緣感應效應發(fā)生在字線下方的區(qū)域，所以當空穴注入方法被使用于存儲裝置時，空穴電荷儲存在一個與字線交叉的電荷捕捉層中，且空穴電荷沿著字線的邊緣儲存。在本發(fā)明的第一實施例中的電荷捕捉存儲裝置，虛擬接地陣列包含電荷捕捉層位于兩介質層之間，如此并沒有電荷捕捉層于漏極和源極區(qū)域之上。在電荷注入方法被施加于此虛擬接地陣列后，此空穴電荷被儲存于沿著每一字線邊緣處，因為字線邊緣處有較字線非邊緣處為大的電場。此沿著邊緣的空穴電荷導致通到具有較低的臨界電壓Vt。一個典型的虛擬接地存儲陣列的元件操作由一低臨界電壓端所控制。在本發(fā)明第二實施例中的電荷捕捉存儲裝置，虛擬接地陣列包含電荷捕捉層延伸于漏極和源極區(qū)域的上。額外的空穴電荷會注入延伸于漏極和源極區(qū)域的上的電荷捕捉層。
在本發(fā)明的第三實施例中的電荷捕捉存儲裝置，虛擬接地陣列包含電荷捕捉層位于兩介質層之間，如此并沒有電荷捕捉層于漏極和源極區(qū)域之上。虛擬接地陣列包括多個字線，其中每一字線包括二邊緣以及位于二邊緣之間的非邊緣部分。每一字線系具有二臨界電壓，第一臨界電壓(Vtfringe)與字線的二邊緣相關，而第二臨界電壓(Vtnon-fringe)則與字線的非邊緣部分相關。邊緣臨界電壓Vtfringe典型地低于Vtnon-fringe。在電荷捕捉存儲器的第四實施例中，虛擬接地陣列包括電荷捕捉層，此電荷捕捉層延伸至源極與漏極區(qū)域的上。額外的空穴電荷注入電荷捕捉層被注入到延伸至源極與漏極區(qū)域的上的電荷捕捉層中。類似地，每一字線具有二臨界電壓，第一臨界電壓(Vtfringe)與字線的二邊緣相關，而第二臨界電壓(Vtnon-fringe)則與字線的非邊緣部分相關。邊緣臨界電壓Vtfringe典型地低于Vtnon-fringe。
本發(fā)明描述在每一存儲單元雙位存儲器中以第一空穴注入方法增加存儲操作區(qū)間的方式，其施加正柵極電壓+Vg以擦除存儲單元至負電壓電平。本發(fā)明也描述在單存儲單元雙位存儲器中以第二空穴注入方法增加存儲操作區(qū)間的方式，其施加負柵極電壓-Vg以擦除電荷捕捉存儲器至負電壓電平?；蛘?，電荷捕捉存儲器被擦除，使得其電壓電平低于初始臨界電壓電平(Vt(i))。此二種電荷捕捉存儲器的方法，無論是擦除至負電壓電平，或是擦除至低于初始臨界電壓的電平，可使用在編程步驟之前(亦即，預編程擦除操作)，或在編程步驟之后(也即，后編程擦除操作)。
在后續(xù)的三個本發(fā)明的實施例中，示例性說明二種擦除操作。此二擦除操作包括空穴注入擦除操作，以及帶至帶熱空穴擦除操作。在第一實施例中，電荷捕捉存儲器利用空穴注入而擦除，其利用正電壓空穴隧穿而擦除。在第二實施例中，電荷捕捉存儲器利用空穴注入而擦除，其利用負電壓空穴隧穿而擦除。在第三實施例中，電荷捕捉存儲器利用帶至帶熱空穴操作而擦除。適用于上述電荷捕捉存儲器擦除操作的編程技術，包括溝道熱電子(CHE)。
本發(fā)明的方法適用于多種電荷捕捉結構存儲裝置，包括但不限于，具有氮化物-氧化物結構、氧化物-氮化物-氧化物結構、氮化物-氧化物-氮化物-氧化物結構、以及氧化物-氮化物-氧化物-氮化物-氧化物結構的存儲裝置。舉例而言，在MNOS存儲裝置中，電荷捕捉層位于介質層之上，而在電荷捕捉層之上則不具有介質層。取而代之的是，多晶硅層形成于電荷捕捉層之上。不包括介質層的氮化物氧化物結構，允許了空穴直接從多晶硅層注入到電荷捕捉層。
本發(fā)明的結構與方法如下所詳述。本發(fā)明的說明并非用以定義本發(fā)明，而是以權利要求書定義的。本發(fā)明的其他實施例、特征、目的和優(yōu)點，將會參照如下說明、權利要求書與附圖而更加明顯。


本發(fā)明利用特定的實施例結合附圖來描述，其中圖1是示出本發(fā)明第一實施例的電荷捕捉存儲單元的結構圖，其包括氮化物-氧化物電荷儲存結構，而不具有頂介質層，因此說明由空穴注入方法所造成的擦除操作，其將空穴從柵極端注入；圖2是結構示意圖，其示出在本發(fā)明第二實施例中，包括有ONO電荷捕捉結構與選定頂介質層的電荷捕捉存儲器，以允許從柵極端進行空穴注入；圖3為結構示意圖，其示出在本發(fā)明第三實施例中，包括有ON電荷捕捉結構但不包括底介質層的電荷捕捉存儲單元，以允許從襯底進行空穴注入；圖4是結構示意圖，其示出在本發(fā)明第四實施例中，包括有ONO電荷捕捉結構且具有選定底介質層的電荷捕捉存儲器，以允許從襯底進行空穴注入；圖5A是描述每一單元具有m位及2m臨界電壓Vt狀態(tài)的多階存儲單元元件500的結構示意圖；圖5B是描述本發(fā)明實施例在空穴注入的后一較大的第二位操作區(qū)間的示意圖；圖6是描述本發(fā)明第一實施例中在多階存儲單元元件的左側儲存區(qū)每一側具有一個位而每一個存儲單元具有兩個位，以及具有兩個臨界電壓Vt狀態(tài)的結構示意圖；圖7是描述本發(fā)明第二實施例中在多階存儲單元元件的左側儲存區(qū)每一側具有兩個位而每一個存儲單元具有四個位，以及具有四個臨界電壓Vt狀態(tài)的結構示意圖；圖8是描述本發(fā)明第三實施例中在多階存儲單元元件的左側儲存區(qū)每一側具有三個位而每一個存儲單元具有六個位，以及具有八個臨界電壓Vt狀態(tài)的結構示意圖；圖9是描述本發(fā)明第四實施例中在多階存儲單元元件的左側儲存區(qū)每一側具有四個位而每一個存儲單元具有八個位，以及具有十六個臨界電壓Vt狀態(tài)的結構示意圖；圖10A是描述本發(fā)明第一實施例中利用在MNOS存儲器上的虛擬接地陣列在空穴注入之前的結構上視圖；圖10B是描述本發(fā)明的虛擬接地陣列在X1方向上的截面圖，其并沒有電荷捕捉層在源極和漏極結之上；圖10C是描述本發(fā)明的虛擬接地陣列在Y1方向上的截面圖，其具有電荷捕捉層在字線邊緣之上；圖11A是描述本發(fā)明第一實施例中利用在MNOS存儲器上的虛擬接地陣列在空穴注入于多階存儲單元組件之后而具有邊緣引發(fā)勢壘降低(FIBL)效應的結構上視圖；圖11B是描述本發(fā)明的虛擬接地陣列在X2方向上的截面圖，其具有空穴電荷儲存于電荷捕捉層的中；圖11C是描述本發(fā)明的虛擬接地陣列在Y2方向上的截面圖，其具有電荷捕捉層在字線邊緣之上；圖12A是描述本發(fā)明第二實施例中利用在MNOS存儲器上的虛擬接地陣列在空穴注入之前的結構上視圖；圖12B是描述本發(fā)明的虛擬接地陣列在X1方向上的截面圖，其并沒有電荷捕捉層在源極和漏極結之上；圖12C是描述本發(fā)明的虛擬接地陣列在Y1方向上的截面圖，其具有電荷捕捉層在字線邊緣之上；圖13A是描述本發(fā)明第二實施例中利用在MNOS存儲器上的虛擬接地陣列在一空穴注入之后的結構上視圖；圖13B是描述本發(fā)明的虛擬接地陣列在X2方向上的截面圖，其具有空穴電荷儲存于電荷捕捉層的中；圖13C是描述本發(fā)明的虛擬接地陣列在Y2方向上的截面圖，其具有電荷捕捉層在字線邊緣之上；圖14是描述本發(fā)明第三實施例中利用于MNOS存儲器上的虛擬接地陣列在空穴注入之前的結構上視圖，其沿著字線具有不對稱的臨界電壓；圖15是描述本發(fā)明第三實施例中利用于MNOS存儲器上的虛擬接地陣列在空穴注入之前的結構上視圖，其沿著字線具有不對稱的臨界電壓。
具體實施例方式
以下結合附1到第10圖來詳細說明本發(fā)明的結構及方法實施例。必須注意的是，本發(fā)明實施例的敘述并非用以限制本發(fā)明于所公開的特定實施例與方法中，且本發(fā)明可利用其他特征、元素、方法與實施例而實施。此外，在不同實施例中的相似元件被標示為相同的參考符號。
參考圖1，其是描述一個根據(jù)本發(fā)明第一實施例的電荷捕捉存儲單元100的結構示意圖，其包含沒有頂介質層的氮化硅/氧化硅(NO)電荷捕捉結構120，顯示出此電荷捕捉存儲器的擦除操作，通過從柵極端注入空穴的空穴注入方法來進行。此電荷捕捉存儲單元100包含P型襯底110，其具有源極區(qū)域112與漏極區(qū)域114，而由溝道區(qū)域116分隔。此術語“空穴注入”也可以稱為“空穴隧穿”。在此實施例中，此氮化硅/氧化硅(NO)電荷捕捉結構120并沒有頂介質層。柵極130位于此電荷捕捉結構120的電荷捕捉層124之上。許多不同的材料可以被用來作為柵極130，包括N型多晶硅、P型多晶硅或是金屬。
在此實施例中，正柵極電壓+Vg160被施加于柵極130以擦除此電荷捕捉存儲單元100至負電壓電平或是小于初始臨界電壓的電壓電平，以在此電荷捕捉存儲單元100產生較大的操作區(qū)間，其具有左方存儲儲存端124-1在此電荷捕捉層124的左側以及右方存儲儲存端124-r在此電荷捕捉層124的右側。此擦除方法可以在編程步驟(如前編程擦除操作)之前或是編程步驟(如后編程擦除操作)之后進行。
當高偏壓被施加于此柵極130的柵極端時，空穴170會從柵極端(如圖中的箭號150a、150b)注入至電荷捕捉層124。示例的偏壓電平為，此柵極電壓Vg 160施加正的電壓約16伏特，漏極電壓Vd 162施加約0伏特，源極電壓Vs 164施加約0伏特，以及襯底電壓Vsub166施加約0伏特。通過這些偏壓組合可以產生此電荷捕捉存儲單元100的空穴隧穿擦除至此負的臨界電壓-Vt，因此增加了存儲器操作區(qū)間以及減緩第二位效應。
此電荷捕捉存儲單元100中的氮化硅/氧化硅(NO)電荷捕捉結構120由示例描述。此電荷捕捉存儲單元100包含沒有頂介質層的氮化硅/氧化硅(NO)電荷捕捉結構120，其具有可以讓空穴直接進入此沒有頂氧化層存在的電荷捕捉結構120的優(yōu)點。此電荷捕捉存儲單元100中的氮化硅/氧化硅(NO)電荷捕捉結構120可以用在如金屬氮化物氧化物半導體(MNOS)或是硅氮化物氧化物半導體(SNOS)之類的存儲器。其他的電荷捕捉結構組合，如氧化硅/氮化硅/氧化硅(ONO)，或是氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆疊也可以被使用而不會脫離本發(fā)明的精神。
參考圖2，其是描述一個根據(jù)本發(fā)明第二實施例的電荷捕捉存儲器200的結構示意圖，其包含氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構220其具有選取的頂介質層以允許空穴從柵極端中注入。此電荷捕捉存儲單元200包含P型襯底210，其具有源極區(qū)域212與漏極區(qū)域214，而由溝道區(qū)域216分隔。此氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構220具有頂介質層226于電荷捕捉層224之上，而此電荷捕捉層224在底介質層222之上，其則置于P型襯底210之上。柵極230位于此電荷捕捉結構220的頂介質層226之上。許多不同的材料可以被用來作為柵極230，包括N型多晶硅、P型多晶硅或是金屬。
在此實施例中，正柵極電壓+Vg260被施加于柵極230以擦除此電荷捕捉存儲單元200至負電壓電平或是小于初始臨界電壓的電壓電平，以在此電荷捕捉存儲單元200產生較大的操作區(qū)間，其具有左方存儲儲存端224-1在此電荷捕捉層224的左側以及右方存儲儲存端224-r在此電荷捕捉層224的右側。此擦除方法可以在編程步驟(如前編程擦除操作)之前或是編程步驟(如后編程擦除操作)之后進行。
當高偏壓被施加于此柵極230的柵極端時，空穴270會從柵極端注入至電荷捕捉層224，如圖中的箭號250a、250b所示。可以選取足夠薄的頂介質層226以允許空穴隧穿至通過此頂介質層226。一個示例的偏壓電平為，此柵極電壓Vg 260施加正的電壓約16伏特，漏極電壓Vd 262施加約0伏特，源極電壓Vs 264施加約0伏特，以及襯底電壓Vsub 266施加約0伏特。通過這些偏壓組合可以產生此電荷捕捉存儲單元200的空穴隧穿擦除至此負的臨界電壓-Vt，因此增加了存儲器操作區(qū)間以及減緩第二位效應。
此電荷捕捉存儲單元200中的氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構220由示例描述。此電荷捕捉存儲單元200中的氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構220可以用在如金屬氮化物氧化物半導體(MNOS)或是硅氮化物氧化物半導體(SNOS)之類的存儲器。其他的電荷捕捉結構組合，如氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆疊也可以被使用而不會脫離本發(fā)明的精神。
參考圖3，其是描述一個根據(jù)本發(fā)明第三實施例的電荷捕捉存儲單元300的結構示意圖，其包含沒有底介質層的氮化硅/氧化硅(NO)電荷捕捉結構320以允許空穴從襯底中注入。此電荷捕捉存儲單元300包含P型襯底310，其具有源極區(qū)域312與漏極區(qū)域314，而由溝道區(qū)域3 16分隔。此氮化硅/氧化硅(NO)電荷捕捉結構320具有介質層324于電荷捕捉層322之上，其在此P型襯底310之上。在此實施例中，此氮化硅/氧化硅(NO)電荷捕捉結構320并沒有底介質層。柵極330位于此電荷捕捉結構320的電荷捕捉層322之上。許多不同的材料可以被用來作為柵極330，包括N型多晶硅、P型多晶硅或是金屬。
在此實施例中，負柵極電壓-Vg 360被施加于柵極330以擦除此電荷捕捉存儲單元300至負電壓電平或是小于初始臨界電壓的電壓電平，以在此電荷捕捉存儲單元300產生較大的操作區(qū)間，其具有左方存儲儲存端322-1在此電荷捕捉層322的左側以及右方存儲儲存端322-r在此電荷捕捉層322的右側。此擦除方法可以在編程步驟(如前編程擦除操作)之前或是編程步驟(如后編程擦除操作)之后進行。
當高偏壓被施加于此柵極330的柵極端時，空穴370會從柵極端注入至電荷捕捉層322，如圖中的箭號350a、350b所示。示例的偏壓電平為，此柵極電壓-Vg 360施加負的電壓約-16伏特，漏極電壓Vd 362施加約0伏特，源極電壓Vs 364施加約0伏特，以及襯底電壓Vsub 366施加約0伏特。通過這些偏壓組合可以產生此電荷捕捉存儲單元300的空穴隧穿擦除至此負的臨界電壓-Vt，因此增加了存儲器操作區(qū)間以及減緩第二位效應。
此電荷捕捉存儲單元100中的氮化硅/氧化硅(NO)電荷捕捉結構120由示例描述。此電荷捕捉存儲單元300包含沒有底介質層的氮化硅/氧化硅(NO)電荷捕捉結構320，其具有可以讓空穴直接進入此沒有底氧化層存在的電荷捕捉結構320的優(yōu)點。此電荷捕捉存儲單元300中的氮化硅/氧化硅(NO)電荷捕捉結構320可以用在如金屬氮化物氧化物半導體(MNOS)或是硅氮化物氧化物半導體(SNOS)之類的存儲器。其他的電荷捕捉結構組合，如氧化硅/氮化硅/氧化硅(ONO)，或是氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆疊也可以被使用而不會脫離本發(fā)明的精神。
參考圖4，其是描述一個根據(jù)本發(fā)明第四實施例的電荷捕捉存儲器400的結構示意圖，其包含氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構420其具有選取的底介質層以允許空穴從襯底中注入。此電荷捕捉存儲單元400包含P型襯底410，其具有源極區(qū)域412與漏極區(qū)域414，而由溝道區(qū)域416分隔。此氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構420置于P型襯底410之上，具有頂介質層424在電荷捕捉層422之上，而此電荷捕捉層422位于底介質層426之上。柵極430位于此電荷捕捉結構420的頂介質層424之上。許多不同的材料可以被用來作為柵極430，包括N型多晶硅、P型多晶硅或是金屬。
在此實施例中，負柵極電壓-Vg 460被施加于柵極430以擦除此電荷捕捉存儲單元400至負電壓電平或是小于初始臨界電壓的電壓電平，以在此電荷捕捉存儲單元400產生較大的操作區(qū)間，其具有左方存儲儲存端422-1在此電荷捕捉層422的左側以及右方存儲儲存端422-r在此電荷捕捉層422的右側。此擦除方法可以在編程步驟(如前編程擦除操作)之前或是編程步驟(如后編程擦除操作)之后進行。
當高偏壓被施加于此柵極430的柵極端時，空穴470會從襯底注入至電荷捕捉層422，如圖中的箭號450a、450b所示?？梢赃x取足夠薄的底介質層426以允許空穴隧穿至通過此底介質層426。一個示例的偏壓電平為，此柵極電壓Vg 460施加負的電壓約-16伏特，漏極電壓Vd 462施加約0伏特，源極電壓Vs 464施加約0伏特，以及襯底電壓Vsub 466施加約0伏特。通過這些偏壓組合可以產生此電荷捕捉存儲單元400的空穴隧穿擦除至此負的臨界電壓-Vt，因此增加了存儲器操作區(qū)間以及減緩第二位效應。
此電荷捕捉存儲單元400中的氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構420由示例描述。此電荷捕捉存儲單元400中的氧化硅/氮化硅/氧化硅(ONO)電荷捕捉結構420可以用在如金屬氮化物氧化物半導體(MONOS)或是硅氮化物氧化物半導體(SNOS)之類的存儲器。其他的電荷捕捉結構組合，如氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)堆疊也可以被使用而不會脫離本發(fā)明的精神。代表性的介質層122、222、226、324、424和426包括二氧化硅和氧化氮化硅，其厚度約為5到10納米，或是其他的高介質數(shù)材料，如氧化鋁(Al2O3)。代表的電荷捕捉結構包含氮化硅，其厚度約為3至30納米或其他類似的高介質常數(shù)材料，包含如三氧化二鋁、二氧化鉿或是二氧化鈰的金屬氧化物及其它。電荷捕捉結構可以是電荷捕捉材料的不連續(xù)囊或顆粒組，或圖中所示的連續(xù)層。此電荷捕捉結構120可以捕捉電子或空穴等電荷。
參考圖5A，其是描述每一單元具有m位及2m臨界電壓Vt狀態(tài)的多階存儲單元元件500的結構示意圖。此多階存儲單元組件500包含柵極510及電荷捕捉結構520在P型襯底530之上，其具有源極區(qū)域512與漏極區(qū)域514。某些合適的材料可以被用來作為柵極510，包括N型多晶硅、P型多晶硅或是金屬。假如柵極510是P型多晶硅材料，則此P型多晶硅具有理想的空穴注入效率而會抑制電子注入。電荷捕捉結構520包含電荷捕捉層522，例如氮化硅，以及介質層524，例如氧化硅，而沒有頂介質層在此電荷捕捉層522之上。沒有頂介質層的存在可以允許空穴隧穿而從柵極510更快速地移動空穴至電荷捕捉層522的中。一個實例厚度為，但不必局限為，此電荷捕捉層522約為20納米以防止電荷從柵極510隧穿回來。此多階存儲單元元件500可以利用如，P型多晶硅-氮化硅/氧化硅/硅(PNOS)n型金氧半場效電晶體的結構形成。
此多階存儲單元元件500利用以下的電壓電平的通過空穴注入來擦除。此多階存儲單元元件500施加正柵極電壓+Vg，來擦除此多階存儲單元元件500至負電壓電平。此多階存儲單元元件500施加負柵極電壓-Vg，來擦除此多階存儲單元元件500至負電壓電平。或者是，此電荷捕捉存儲器被擦除至小于初始臨界電壓Vt(i)的電壓電平。這兩種擦除電荷捕捉存儲器至負電壓電平或是小于初始臨界電壓Vt(i)的方法，可以在編程步驟(如前編程擦除操作)之前或是編程步驟(如后編程擦除操作)之后進行。在擦除操作之后，編程此多階存儲單元元件500通常式利用溝道熱電子編程以區(qū)域化儲存電子在此電荷捕捉層522的左方存儲儲存端540以及右方存儲儲存端550。如圖5A所示，方向箭號指示此溝道熱電子編程被施加于左方存儲儲存端540，即電子542被捕捉于電荷捕捉層522中。一個類似的此溝道熱電子編程也被施加于此多階存儲單元元件500的右方存儲儲存端550。此多階存儲單元元件500在以下的端施加電壓柵極電壓Vg 570、漏極電壓Vd 572、源極電壓Vs 574以及襯底電壓Vsub 576。
參考圖5B，其是描述在空穴注入之后較大的第二位操作區(qū)間的示意圖580。第二位操作區(qū)間與被編程的第一端，如左方位，與未被編程的第二端，如右方位，兩者之間的電壓差相關。在此情況下，此圖示580(原文為500)顯示第二位操作區(qū)間590為4.5伏特，由左端的臨界電壓移動6.0伏特減去右端的臨界電壓移動1.5伏特而計算得知，數(shù)學算式為6.0伏特-1.5伏特＝4.5伏特。此第二位操作區(qū)間590的尺寸用作為設計多階存儲單元元件500中每一個單元m位及2m臨界電壓Vt狀態(tài)數(shù)目的參數(shù)。多階存儲單元元件500中的左側儲存區(qū)540可以被設計為具有以下四個實施例之一的多個位，可如同圖6所示的左側儲存區(qū)540-1每一側具有一個位而每一個單元具有兩個位，或是如同圖7所示的左側儲存區(qū)540-2每一側具有兩個位而每一個單元具有四個位，或是如同圖8所示的左側儲存區(qū)540-3每一側具有三個位而每一個單元具有六個位，也可以是如同圖9所示的左側儲存區(qū)540-4每一側具有四個位而每一個單元具有八個位。
參考圖6，其是描述本發(fā)明第一實施例中在多階存儲單元元件500的左側儲存區(qū)540-1每一側具有一個位而每一個單元具有兩個位，以及具有兩個臨界電壓Vt狀態(tài)的結構示意圖。左側儲存區(qū)540-1儲存一個位的信息，其提供兩個布爾狀態(tài)，一個邏輯“1”狀態(tài)610和一個邏輯“0”狀態(tài)620。左側儲存區(qū)540-1的左方位從邏輯“1”狀態(tài)610被編程至邏輯“0”狀態(tài)620。此邏輯“1”狀態(tài)610也被稱為第一臨界電壓狀態(tài)，而邏輯“0”狀態(tài)620也被稱為第二臨界電壓狀態(tài)。在邏輯“1”狀態(tài)，此臨界電壓在0伏特的高臨界電壓Vt_HB 614與-1伏特的低臨界電壓Vt_LB 612之間。在邏輯“0”狀態(tài)，此臨界電壓在4伏特的低臨界電壓Vt_LB 624與5伏特的高臨界電壓Vt_HB 622之間。在此實施例中，多階存儲單元元件500的第二位操作區(qū)間600約為4伏特。一個類似的描述也可以用在此多階存儲單元元件500的右側儲存區(qū)。此多階存儲單元元件500中具有兩個位，第一位于左方側而第二位于右方側。
參考圖7，其是描述本發(fā)明第二實施例中在多階存儲單元元件500的左側儲存區(qū)540-2設計為每一側具有兩個位而每一個單元具有四個位，以及具有四個臨界電壓Vt狀態(tài)的結構示意圖。左側儲存區(qū)540-2儲存兩個位的信息，其提供四個布爾狀態(tài)，一個邏輯“00”狀態(tài)740、一個邏輯“01”狀態(tài)730、一個邏輯“10”狀態(tài)720和一個邏輯“11”狀態(tài)710。左側儲存區(qū)540-2的兩個位從邏輯“11”狀態(tài)710被編程至邏輯“00”狀態(tài)740。此邏輯“11”狀態(tài)710也被稱為第一臨界電壓狀態(tài)、邏輯“10”狀態(tài)720也被稱為第二臨界電壓狀態(tài)、邏輯“01”狀態(tài)730也被稱為第三臨界電壓狀態(tài)、而邏輯“00”狀態(tài)740也被稱為第四臨界電壓狀態(tài)。在邏輯“11”狀態(tài)，此臨界電壓在0伏特的高臨界電壓Vt_HB 714與-1伏特的低臨界電壓Vt_LB 712之間。在邏輯“10”狀態(tài)，此臨界電壓在1.65伏特的高臨界電壓Vt_HB 724與1.48伏特的低臨界電壓Vt_LB 722之間，其產生大約為170微伏特的位分布723。一個在此邏輯“11”狀態(tài)的高臨界電壓Vt_HB 714與邏輯“10”狀態(tài)的低臨界電壓Vt_LB 722之間的感應區(qū)間715約為1.48伏特。在邏輯“01”狀態(tài)，此臨界電壓在2.98伏特的高臨界電壓Vt_HB 734與2.74伏特的低臨界電壓Vt_LB 732之間，其產生大約為240微伏特的位分布733。一個在此邏輯“10”狀態(tài)的高臨界電壓Vt_HB 724與邏輯“01”狀態(tài)的低臨界電壓Vt_LB 732之間的感應區(qū)間725約為1.09伏特。在邏輯“00”狀態(tài)，此臨界電壓在4伏特的低臨界電壓Vt_LB742與5伏特的高臨界電壓Vt_HB 744之間。一個在此邏輯“01”狀態(tài)的高臨界電壓Vt_HB 734與邏輯“00”狀態(tài)的低臨界電壓Vt_LB 742之間的感應區(qū)間735約為1.02伏特。在此實施例中，多階存儲單元元件500的第二位操作區(qū)間700約為4伏特。一個類似的描述也可以用在此多階存儲單元元件500的右側儲存區(qū)。此多階存儲單元元件500中具有四個位，第一及第二位于左方側而第三及第四位于右方側。
參考圖8，其是描述本發(fā)明第三實施例中在多階存儲單元元件500的左側儲存區(qū)540-3設計為每一側具有三個位而每一個單元具有六個位，以及具有八個臨界電壓Vt狀態(tài)的結構示意圖。左側儲存區(qū)540-3儲存三個位的信息，其提供八個布爾狀態(tài)，一個邏輯“000”狀態(tài)880、一個邏輯“001”狀態(tài)870、一個邏輯“010”狀態(tài)860、一個邏輯“011”狀態(tài)850、一個邏輯“100”狀態(tài)840、一個邏輯“101”狀態(tài)830、一個邏輯“110”狀態(tài)820和一個邏輯“111”狀態(tài)810。左側儲存區(qū)540-3的三個位從邏輯“111”狀態(tài)810被編程至邏輯“000”狀態(tài)880。此邏輯“111”狀態(tài)810也被稱為第一臨界電壓狀態(tài)、邏輯“110”狀態(tài)820也被稱為第二臨界電壓狀態(tài)、邏輯“101”狀態(tài)830也被稱為第三臨界電壓狀態(tài)、邏輯“100”狀態(tài)840也被稱為第四臨界電壓狀態(tài)，此邏輯“011”狀態(tài)850也被稱為第五臨界電壓狀態(tài)、邏輯“010”狀態(tài)860也被稱為第六臨界電壓狀態(tài)、邏輯“001”狀態(tài)870也被稱為第七臨界電壓狀態(tài)、而邏輯“000”狀態(tài)880也被稱為第八臨界電壓狀態(tài)。在邏輯“111”狀態(tài)810，此臨界電壓在0伏特的高臨界電壓Vt_HB 814與-1伏特的低臨界電壓Vt_LB 812之間。在邏輯“110”狀態(tài)820，此臨界電壓在0.72伏特的高臨界電壓Vt_HB 824與0.55伏特的低臨界電壓Vt_LB 822之間，其產生大約為170微伏特的位分布823。一個在此邏輯“111”狀態(tài)的高臨界電壓Vt_HB 814與邏輯“110”狀態(tài)的低臨界電壓Vt_LB 822之間的感應區(qū)間815約為550微伏特。在邏輯“101”狀態(tài)830，此臨界電壓在1.05伏特的高臨界電壓Vt_HB 834與0.83伏特的低臨界電壓Vt_LB 832之間，其產生大約為220微伏特的位分布833。一個在此邏輯“110”狀態(tài)的高臨界電壓Vt_HB 824與邏輯“101”狀態(tài)的低臨界電壓Vt_LB 832之間的感應區(qū)間825約為110微伏特。在邏輯“100”狀態(tài)840，此臨界電壓在1.65伏特的高臨界電壓Vt_HB 844與1.48伏特的低臨界電壓Vt_LB 842之間，其產生大約為170微伏特的位分布843。一個在此邏輯“101”狀態(tài)的高臨界電壓Vt_HB 834與邏輯“100”狀態(tài)的低臨界電壓Vt_LB 842之間的感應區(qū)間835約為430微伏特。
在邏輯“011”狀態(tài)850，此臨界電壓在2.27伏特的高臨界電壓Vt_HB 854與2.04伏特的低臨界電壓Vt_LB 852(原文為853)之間，其產生大約為230微伏特的位分布853。一個在此邏輯“100”狀態(tài)的高臨界電壓Vt_HB 844與邏輯“011”狀態(tài)的低臨界電壓Vt_LB 852之間的感應區(qū)間845約為390微伏特。在邏輯“010”狀態(tài)860，此臨界電壓在2.98伏特的高臨界電壓Vt_HB 864與2.74伏特的低臨界電壓Vt_LB 862之間，其產生大約為240微伏特的位分布863。一個在此邏輯“011”狀態(tài)的高臨界電壓Vt_HB 854與邏輯“010”狀態(tài)的低臨界電壓Vt_LB 862之間的感應區(qū)間855約為470微伏特。在邏輯”001”狀態(tài)870，此臨界電壓在3.56伏特的高臨界電壓Vt_HB 874與3.25伏特的低臨界電壓Vt_LB 872之間，其產生大約為310微伏特的位分布873。一個在此邏輯“010”狀態(tài)的高臨界電壓Vt_HB 864與邏輯”001”狀態(tài)的低臨界電壓Vt_LB 872之間的感應區(qū)間865約為270微伏特。在邏輯“000”狀態(tài)880，此臨界電壓在4伏特的低臨界電壓Vt_LB 882與5伏特的高臨界電壓Vt_HB 884之間。一個在此邏輯“001”狀態(tài)的高臨界電壓Vt_HB 874與邏輯“000”狀態(tài)的低臨界電壓Vt_LB 882之間的感應區(qū)間875約為440微伏特。在此實施例中，多階存儲單元元件500的第二位操作區(qū)間800約為4伏特。一個類似的描述也可以用在此多階存儲單元元件500的右側儲存區(qū)。此多階存儲單元元件500中具有六個位，三個位于左方側而三個位于右方側。
參考圖9，其是描述本發(fā)明第四實施例中在多階存儲單元元件500的左側儲存區(qū)540-4設計為每一側具有四個位而每一個單元具有八個位，以及具有十六個臨界電壓Vt狀態(tài)的結構示意圖。左側儲存區(qū)540-4儲存四個位的信息，其提供十六個布爾狀態(tài)，一個邏輯“0000”狀態(tài)960、一個邏輯“0001”狀態(tài)950、一個邏輯“0010”狀態(tài)940、...一個邏輯“1101”狀態(tài)930、一個邏輯“1110”狀態(tài)920和一個邏輯“1111”狀態(tài)910。左側儲存區(qū)540-4的四個位從邏輯“1111”狀態(tài)910被編程至邏輯“0000”狀態(tài)960。此邏輯“1111”狀態(tài)910也被稱為第一臨界電壓狀態(tài)、邏輯“1110”狀態(tài)920也被稱為第二臨界電壓狀態(tài)、邏輯“1101”狀態(tài)930也被稱為第三臨界電壓狀態(tài)……邏輯“0010”狀態(tài)940也被稱為第十四臨界電壓狀態(tài)，此邏輯“0001”狀態(tài)950也被稱為第十五臨界電壓狀態(tài)，而邏輯“0000”狀態(tài)880也被稱為第十六臨界電壓狀態(tài)。如圖示中的電壓參數(shù)所示，每一邏輯狀態(tài)或臨界電壓的位分布約為150微伏特，而介于兩個邏輯狀態(tài)或臨界電壓之間的感應區(qū)間約為200微伏特。舉例而言，在邏輯“1110”狀態(tài)830具有大約為150微伏特的位分布913，而在此邏輯“1110”狀態(tài)與邏輯“1111”狀態(tài)之間的感應區(qū)間915約為200微伏特，而在此邏輯“1110”狀態(tài)與邏輯“1101”狀態(tài)之間的感應區(qū)間約為200微伏特。
不同邏輯狀態(tài)的位分布與在不同邏輯狀態(tài)之間的感應區(qū)間的選取可以是相同或不同。這些位分布與感應區(qū)間的特定參數(shù)數(shù)值與此第二位的操作區(qū)間尺寸相關。舉例而言，假設第二位操作區(qū)間900約為5.2伏特，由空穴注入后左端的臨界電壓移動6.7伏特減去右端的臨界電壓移動1.5伏特而計算得知。第二位操作區(qū)間5.2伏特然后除以此具有十六個邏輯狀態(tài)或是臨界電壓的多階存儲單元元件500中的14個位分布以及15個感應區(qū)間。
此第二位的操作區(qū)間是設計具有高密度容量的多階存儲單元元件的一個重要參數(shù)。一個擴大第二位的操作區(qū)間的技術是使用邊緣引發(fā)的勢壘降低(FIBL)效應。參考圖10A，其是描述本發(fā)明第一實施例中利用在MNOS存儲器上的虛擬接地陣列1000在空穴注入之前的結構上視圖。此虛擬接地陣列1000包含多個字線(柵極)WL1 1010、WL21012和WL3 1014延伸在水平方向上，如圖中箭號X1 1002所示。每一WL1 1010、WL2 1012和WL3 1014具有寬度，由標號Wg 1018所代表。此虛擬接地陣列1000也包含多個位線BL1 1020、BL2 1022和BL3 1024，具有第一電荷捕捉區(qū)域1021于BL1 1020和BL2 1022之間，以及第二電荷捕捉區(qū)域1023于BL2 1022和BL3 1024之間，其延伸在垂直方向上，如圖中箭號Y1 1004所示。每一電荷捕捉區(qū)域1021、1023具有長度，由標號Lg 1029所代表。此第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023皆為電荷捕捉層的部分。在第一電荷捕捉區(qū)域1021與第一、第二和第三字線WL1 1010、WL2 1012和WL3 1014的交會處，第一介質條狀物1025和第二介質條狀物1026在此第一電荷捕捉區(qū)域1021的兩側垂直延伸。在第二電荷捕捉區(qū)域1023與第一、第二和第三字線WL1 1010、WL2 1012和WL3 1014的交會處，第三介質條狀物1027和第四介質條狀物1028在此第二電荷捕捉區(qū)域1023的兩側垂直延伸。
此第一字線WL1 1010具有第一邊緣1030和第二邊緣1032區(qū)域，以及非邊緣區(qū)域1031。在本發(fā)明實施例中所稱的非邊緣區(qū)域1031指遠離第一邊緣1030和第二邊緣1032的區(qū)域，且可以大致靠近中央?yún)^(qū)域1031，其在第一邊緣1030和第二邊緣1032區(qū)域之間。此第二字線WL2 1012具有第一邊緣1040和第二邊緣1042區(qū)域，以及非邊緣區(qū)域1041。在本發(fā)明的實施例中所稱的非邊緣區(qū)域1041指遠離第一邊緣1040和第二邊緣1042的區(qū)域，且可以大致靠近中央?yún)^(qū)域1041，其在第一邊緣1040和第二邊緣1042區(qū)域之間。此第三字線WL3 1014具有第一邊緣1050和第二邊緣1052區(qū)域，以及非邊緣區(qū)域1051。在本發(fā)明實施例中所稱的非邊緣區(qū)域1051指遠離第一邊緣1050和第二邊緣1052的區(qū)域，且可以大致靠近中央?yún)^(qū)域1051，其在第一邊緣1050和第二邊緣1052區(qū)域之間。此虛擬接地陣列1000并不具有邊緣引發(fā)的勢壘降低(FIBL)效應，因為此虛擬接地陣列1000尚未被施加空穴注入。
參考圖10B，其是描述本發(fā)明的虛擬接地陣列1000在X1方向1002上的截面圖，其并沒有電荷捕捉層在源極和漏極結之上。此虛擬接地陣列1000包含襯底1060，其具有源極區(qū)域(n+)1062與漏極區(qū)域(n+)1064，而由溝道長度Lg 1029所分隔。在此實施例中，電荷捕捉層1068并沒有一直向左延伸而與襯底的左側對準也沒有一直向右延伸而與襯底的右側對準。而是，此電荷捕捉層1068的左方具有第一介質層1065且右方具有第二介質層1067的方式形成。此第一介質層1065具有底表面與源極區(qū)域1062之上表面接觸，因此沒有提供電荷捕捉層，如圖中的虛線圓圈1070所示。此第二介質層1067具有底表面與漏極區(qū)域1064的上表面接觸，因此沒有提供電荷捕捉層，如圖中的虛線圓圈1072所示。介質層1066也延伸于第一與第二介質層1065、1067之間，且位于電荷捕捉層1068的下。
參考圖10C，其是描述本發(fā)明的虛擬接地陣列1000在Y1方向1004上的截面圖，其具有電荷捕捉層1068在字線邊緣之上。由Y1方向1004上觀察可知，第一字線WL1 1010與第二字線WL2 1012具有底表面與電荷捕捉層1068接觸。此電荷捕捉層1068具有上表面與第一字線WL1 1010的第一邊緣1030和第二邊緣1032接觸，且與第二字線WL2 1012的第一邊緣1040和第二邊緣1042接觸。
參考圖11A，其是描述本發(fā)明第一實施例中利用于MNOS存儲器上的虛擬接地陣列1000在空穴注入之后的結構上視圖。在空穴注入方法進行之后，空穴會儲存在每一條字線的邊緣處，因為每一條字線的邊緣處其電場大于中央處。多個空穴電荷1130儲存于沿著第一字線WL1 1010的第一邊緣1030與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處?？昭ㄒ矔Υ嬗谘刂俗志€的另一邊緣處。更具體而言，多個空穴電荷1132儲存于沿著第一字線WL1 1010的第二邊緣1032與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處。對于第二字線WL2 1012，多個空穴電荷1140儲存于沿著第二字線WL2 1012的第一邊緣1040與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處。多個空穴電荷1142也儲存于沿著第二字線WL2 1012的第二邊緣1042與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處。對于第三字線WL3 1014，多個空穴電荷1150儲存于沿著第三字線WL3 1014的第一邊緣1050與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處。多個空穴電荷1152也儲存于沿著第三字線WL3 1014的第二邊緣1052與第一電荷捕捉區(qū)域1021和第二電荷捕捉區(qū)域1023交會處。第一字線WL1 1010的第一邊緣1030及第二邊緣1032，以及其他字線的其他邊緣，會增強邊緣引發(fā)的勢壘降低(FIBL)效應而產生較大的第二位操作區(qū)間。
請參閱圖11B是描述本發(fā)明的虛擬接地陣列1000具有空穴電荷1130儲存在此電荷捕捉層1068中在X2方向1002上的截面圖。此空穴電荷1130導致邊緣或感應溝道1063會具有較低的臨界電壓電平。此感應溝道1063會使此虛擬接地陣列1000開啟而使源極區(qū)域1062與漏極區(qū)域1064導通。此臨界電壓Vt通常會控制此虛擬接地陣列1000元件的操作。
請參閱圖11C，其是描述本發(fā)明的虛擬接地陣列1000在Y2方向1104上的截面圖，其具有電荷捕捉層1068在字線邊緣之上。由Y2方向1104上觀察可知，第一字線WL1 1010與第二字線WL2 1012具有底表面與電荷捕捉層1068接觸。此電荷捕捉層1068具有上表面與第一字線WL1 1010的第一邊緣1030和第二邊緣1032接觸，且與第二字線WL2 1012的第一邊緣1040和第二邊緣1042接觸。此第一字線WL1 1010非邊緣區(qū)域1031之下的電荷捕捉層以及其下并沒有儲存空穴電荷。類似地，此第二字線WL2 1012非邊緣區(qū)域1041之下的電荷捕捉層以及其下并沒有儲存空穴電荷。
請參閱圖12A，其是描述本發(fā)明第二實施例中利用于MNOS存儲器上的虛擬接地陣列1200在空穴注入之前的結構上視圖。此虛擬接地陣列1200包含多個字線(柵極)WL1 1210、WL2 1212和WL3 1214延伸在水平方向上，如圖中箭號X2 1202所示。每一WL1 1210、WL21212和WL3 1214具有寬度，由標號Wg 1218所代表。此虛擬接地陣列1200也包含多個位線BL1 1220、BL2 1222和BL3 1224，具有第一電荷捕捉區(qū)域1221于BL1 1220和BL2 1222之間，以及第二電荷捕捉區(qū)域1223于BL2 1222和BL3 1224之間，其延伸在垂直方向上，如圖中箭號Y1 1204所示。每一電荷捕捉區(qū)域1221、1223具有長度，由標號Lg 1228所代表。此第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223皆為電荷捕捉層的部分。
此第一字線WL1 1210具有第一邊緣1230和第二邊緣1232區(qū)域，以及非邊緣區(qū)域1231。在其他的實施例中，此非邊緣區(qū)域1231指一遠離第一邊緣1230和第二邊緣1232的區(qū)域，且可以大致靠近中央?yún)^(qū)域1231，其介于第一邊緣1230和第二邊緣1232區(qū)域之間。此第二字線WL2 1212具有第一邊緣1240和第二邊緣1242區(qū)域，以及非邊緣區(qū)域1241。在本發(fā)明其他實施例中的非邊緣區(qū)域1241指遠離第一邊緣1240和第二邊緣1242的區(qū)域，且可以大致靠近中央?yún)^(qū)域1241，其在第一邊緣1240和第二邊緣1242區(qū)域之間。此第三字線WL3 1214具有第一邊緣1250和第二邊緣1252區(qū)域，以及非邊緣區(qū)域1251。在本發(fā)明其他實施例中的非邊緣區(qū)域1251指遠離第一邊緣1250和第二邊緣1252的區(qū)域，且可以大致靠近中央?yún)^(qū)域1251，其在第一邊緣1250和第二邊緣1252區(qū)域之間。此虛擬接地陣列1200并不具有邊緣引發(fā)的勢壘降低(FIBL)效應，因為此虛擬接地陣列1200尚未被施加空穴注入。
請參閱圖12B，其是描述本發(fā)明的虛擬接地陣列1200在X2方向1202上的截面圖，其具有電荷捕捉層于源極和漏極結之上。此虛擬接地陣列1200包含襯底1260，其具有源極區(qū)域(n+)1262與漏極區(qū)域(n+)1264，而由溝道長度Lg 1228所分隔。在此實施例中，介質層1266于此襯底1260之上，而電荷捕捉層1268在此介質層1266之上，且柵極1210在此電荷捕捉層1268之上。在此實施例中，電荷捕捉層1268延伸在源極區(qū)域1262之上，如圖中的虛線圓圈1270所示，且延伸在漏極區(qū)域1264之上，如圖中的虛線圓圈1272所示。
請參閱圖12C，其是描述本發(fā)明的虛擬接地陣列1200在Y1方向1204上的截面圖，其具有電荷捕捉層1268在字線邊緣之上。由Y1方向1204上觀察可知，第一字線WL1 1210與第二字線WL2 1212具有底表面與電荷捕捉層1268接觸。此電荷捕捉層1268具有上表面與第一字線WL1 1210的第一邊緣1230和第二邊緣1232接觸，且與第二字線WL2 1212的第一邊緣1240和第二邊緣1242接觸。
請參閱圖13A，其是描述本發(fā)明第二實施例中利用在MNOS存儲器上的虛擬接地陣列1200在空穴注入之后的結構上視圖。在空穴注入方法進行之后，空穴會儲存在每一條字線的邊緣處，因為每一條字線的邊緣處其電場大于中央處。多個空穴電荷1330儲存于沿著第一字線WL1 1210的第一邊緣1230與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處?？昭ㄒ矔Υ嬗谘刂俗志€的另一邊緣處。更具體而言，多個空穴電荷1332儲存于沿著第一字線WL1 1210的第二邊緣1232與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處。對于第二字線WL2 1212，多個空穴電荷1340儲存于沿著第二字線WL2 1212的第一邊緣1240與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處。多個空穴電荷1342也儲存于沿著第二字線WL2 1212的第二邊緣1242與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處。對于第三字線WL3 1214，多個空穴電荷1350儲存于沿著第三字線WL3 1214的第一邊緣1250與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處。多個空穴電荷1352也儲存于沿著第三字線WL3 1214的第二邊緣1252與第一電荷捕捉區(qū)域1221和第二電荷捕捉區(qū)域1223交會處。
請參閱圖13B，其是描述本發(fā)明的虛擬接地陣列1200具有空穴電荷1330儲存在此電荷捕捉層1268中在X2方向1302上的截面圖。此空穴電荷1330導致邊緣或感應溝道會具有較低的臨界電壓電平。此感應溝道1263會使此虛擬接地陣列1200開啟而使源極區(qū)域1262與漏極區(qū)域1264導通。此臨界電壓Vt通常會控制此虛擬接地陣列1200元件的操作。
請參閱圖13C，其是描述本發(fā)明的虛擬接地陣列1200在Y2方向1304上的截面圖，其具有電荷捕捉層在字線邊緣之上。由Y2方向1304上觀察可知，第一字線WL1 1210與第二字線WL2 1212具有底表面與電荷捕捉層1268接觸。此電荷捕捉層1268具有上表面與第一字線WL1 1210的第一邊緣1230和第二邊緣1232接觸，且與第二字線WL2 1212的第一邊緣1240和第二邊緣1242接觸。此第一字線WL1 1210非邊緣區(qū)域1231之下的電荷捕捉層以及其下并沒有儲存空穴電荷。類似地，此第二字線WL2 1212非邊緣區(qū)域1241之下的電荷捕捉層以及其下并沒有儲存空穴電荷。
請參閱圖14，其是描述本發(fā)明第三實施例中利用在MNOS存儲器上的虛擬接地陣列1400在空穴注入之前的結構上視圖，其沿著字線具有不對稱的臨界電壓。此虛擬接地陣列1400包含多個字線(柵極)WL1 1410、WL2 1412和WL3 1414延伸在水平方向上。每一WL11410、WL2 1412和WL3 1414具有寬度，由標號Wg 1418所代表。此虛擬接地陣列1400也包含多個位線BL1 1420、BL2 1422和BL31424，具有第一電荷捕捉區(qū)域1421在BL1 1420和BL2 1422之間，以及第二電荷捕捉區(qū)域1423在BL2 1422和BL3 1424之間，其延伸在垂直方向上。每一電荷捕捉區(qū)域1421、1423具有長度，由標號Lg1429所代表。此第一電荷捕捉區(qū)域1421和第二電荷捕捉區(qū)域1423皆為電荷捕捉層的部分。在第一電荷捕捉區(qū)域1421與第一、第二和第三字線WL1 1410、WL2 1412和WL3 1414的交會處，第一介質條狀物1425和第二介質條狀物1426在此第一電荷捕捉區(qū)域1421的兩側垂直延伸。在第二電荷捕捉區(qū)域1423與第一、第二和第三字線WL1 1410、WL2 1412和WL3 1414的交會處，第三介質條狀物1427和第四介質條狀物1428在此第二電荷捕捉區(qū)域1423的兩側垂直延伸。
此第一字線WL1 1410具有第一邊緣1430其標示為虛方塊線，以及第二邊緣1432區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1431其標示為實線。在本發(fā)明實施例中所稱的非邊緣區(qū)域1431指遠離第一邊緣1430和第二邊緣1432的區(qū)域，且可以大致靠近中央?yún)^(qū)域1431，其在第一邊緣1430和第二邊緣1432區(qū)域之間。此第二字線WL2 1412具有第一邊緣1440其標示為虛方塊線，以及第二邊緣1442區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1441其標示為實線。在本發(fā)明實施例中所稱的非邊緣區(qū)域1441指遠離第一邊緣1440和第二邊緣1442的區(qū)域，且可以大致靠近中央?yún)^(qū)域1441，其在第一邊緣1440和第二邊緣1442區(qū)域之間。此第三字線WL3 1414具有第一邊緣1450其標示為虛方塊線，以及第二邊緣1452區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1451其標示為實線。在本發(fā)明其他實施例中的非邊緣區(qū)域1451指遠離第一邊緣1450和第二邊緣1452的區(qū)域，且可以大致靠近中央?yún)^(qū)域1451，其在第一邊緣1450和第二邊緣1452區(qū)域之間。此虛擬接地陣列1400并不具有邊緣引發(fā)的勢壘降低(FIBL)效應，因為此虛擬接地陣列1400尚未被施加空穴注入。
每一條字線WL1 1410、WL2 1412和WL3 1414硅與兩臨界電壓電平相關，邊緣臨界電壓電平利用標號Vtfringe表示，而非邊緣臨界電壓電平利用標號Vtnon-fringe表示。在某些實施例中，邊緣1430、1432與Vtfringe相關，而非邊緣區(qū)域1431則與Vtnon-fringe相關。通常較低的臨界電壓電平會控制元件的操作。為了在字線的邊緣操作此虛擬接地陣列1400，此邊緣臨界電壓Vtfinge小于此非邊緣臨界電壓Vtnon-fringe。
參考圖15，其是描述本發(fā)明第四實施例中利用在MNOS存儲器上的虛擬接地陣列1400在空穴注入之前的結構上視圖，其沿著字線具有不對稱的臨界電壓。此虛擬接地陣列1500包含多個字線WL11510、WL2 1512和WL3 1514延伸在水平方向上。每一WL1 1510、WL2 1512和WL3 1514具有寬度，由標號Wg 1518所代表。此虛擬接地陣列1500也包含多個位線BL1 1520、BL2 1522和BL3 1454，具有第一電荷捕捉區(qū)域1521在BL1 1520和BL2 1522之間，以及第二電荷捕捉區(qū)域1523在BL2 1522和BL3 1524之間，其延伸在垂直方向上。每一電荷捕捉區(qū)域1521、1523具有長度，由標號Lg 1528所代表。此第一電荷捕捉區(qū)域1521和第二電荷捕捉區(qū)域1523皆為電荷捕捉層的部分。
此第一字線WL1 1510具有第一邊緣1530其標示為虛方塊線，以及第二邊緣1532區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1531其標示為實線。在本發(fā)明實施例中所稱的非邊緣區(qū)域1531指遠離第一邊緣1530和第二邊緣1532的區(qū)域，且可以大致靠近中央?yún)^(qū)域1531，其在第一邊緣1530和第二邊緣1532區(qū)域之間。此第二字線WL2 1512具有第一邊緣1540其標示為虛方塊線，以及第二邊緣1542區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1541其標示為實線。在本發(fā)明實施例中所稱的非邊緣區(qū)域1541指遠離第一邊緣1540和第二邊緣1542的區(qū)域，且可以大致靠近中央?yún)^(qū)域1541，其在第一邊緣1540和第二邊緣1542區(qū)域之間。此第三字線WL3 1514具有第一邊緣1550其標示為虛方塊線，以及第二邊緣1552區(qū)域其也標示為虛方塊線，和非邊緣區(qū)域1551其標示為實線。在本發(fā)明其他實施例中的非邊緣區(qū)域1551指遠離第一邊緣1550和第二邊緣1552的區(qū)域，且可以大致靠近中央?yún)^(qū)域1551，其在第一邊緣1550和第二邊緣1552區(qū)域之間。此虛擬接地陣列1500并不具有邊緣引發(fā)的勢壘降低(FIBL)效應，因為此虛擬接地陣列1500尚未被施加空穴注入。
每一條字線WL1 1510、WL2 1512和WL3 1514硅與兩臨界電壓電平相關，邊緣臨界電壓電平利用標號Vtfringe表示，而非邊緣臨界電壓電平利用標號Vtnon-fringe表示。在某些實施例中，邊緣1530、1532與Vtfringe相關，而非邊緣區(qū)域1531則與Vtnon-fringe相關。通常較低的臨界電壓電平會控制元件的操作。為了在字線的邊緣操作此虛擬接地陣列1500，此邊緣臨界電壓Vtfringe小于此非邊緣臨界電壓Vtnon-fringe。
涉及可在單個單元中儲存多位的電荷捕捉存儲器的空穴注入方法與第二位效應，請參見美國專利申請?zhí)?1/425,482，名稱為“Methods and Structures for Expanding aMemory Operation Window and Reducing a Second BitEffect”，其發(fā)明人與本發(fā)明相同，并列為本案的參考。
本領域技術人員應不需要額外信息以發(fā)展本發(fā)明的方法與系統(tǒng)，但或許可以通過閱讀相關領域的一般參考數(shù)據(jù)，而獲得某些有用的信息。
雖然本發(fā)明已參照優(yōu)選實施例來加以描述，將為我們所了解的是，本發(fā)明創(chuàng)作并未受限于其詳細描述內容。替換方式及修改樣式已于先前描述中所建議，并且其他替換方式及修改樣式將為本領域技術人員所想到。特別是，根據(jù)本發(fā)明的結構與方法，所有具有實質上相同于本發(fā)明的構件結合而達成與本發(fā)明實質上相同結果的皆不脫離本發(fā)明的精神范圍。因此，所有此等替換方式及修改樣式意欲落在本發(fā)明與所附權利要求書及其等價物所界定的范圍中。任何在前文中提及的專利申請以及印刷文本，均列為本申請的參考。
權利要求
1.一種多階存儲單元(MLC)裝置，包括襯底；柵極；以及電荷捕捉結構，其位于所述襯底與所述柵極之間且具有第二位操作區(qū)間，所述電荷捕捉結構具有第一電荷儲存端與分離的第二電荷儲存端，所述第一電荷儲存端具有m個位以產生2m個臨界電壓Vt分布，以及多個感應區(qū)間，在所述第一電荷儲存端的每一感應區(qū)間定義介于兩個臨界電壓Vt分布之間的電壓邊緣；其中所述第二位操作區(qū)間通過移動空穴至所述電荷捕捉層的空穴注入而擴大。
2.如權利要求1所述的多階存儲單元裝置，其中所述第二電荷儲存端具有m個位以產生2m個臨界電壓Vt分布，以及多個感應區(qū)間，在所述第二電荷儲存端的每一感應區(qū)間定義介于兩個臨界電壓Vt分布之間的電壓邊緣。
3.如權利要求1所述的多階存儲單元裝置，其中所述電荷捕捉結構包含兩個位，位于所述第一電荷儲存端的第一位提供邏輯0狀態(tài)和邏輯1狀態(tài)，所述多個臨界電壓Vt分布包含第一臨界電壓分布及第二臨界電壓分布，所述第二位操作區(qū)間介于所述第一臨界電壓分布與所述第二臨界電壓分布之間。
4.如權利要求1所述的多階存儲單元裝置，其中所述電荷捕捉結構包含四個位，位于所述第一電荷儲存端的兩個位提供邏輯00狀態(tài)、邏輯01狀態(tài)、邏輯10狀態(tài)和邏輯11狀態(tài)，所述多個臨界電壓Vt分布包含第一臨界電壓分布與所述邏輯11狀態(tài)相關、第二臨界電壓分布與所述邏輯10狀態(tài)相關、第三臨界電壓分布與所述邏輯01狀態(tài)相關及第四臨界電壓分布與所述邏輯00狀態(tài)相關，其中所述第二位操作區(qū)間在介于所述第一臨界電壓分布與所述第四臨界電壓分布之間測量，所述第二位操作區(qū)間包括所述第二臨界電壓分布、所述第三臨界電壓分布、第一感應區(qū)間提供第一電壓邊緣在所述邏輯10與邏輯11狀態(tài)之間、第二感應區(qū)間提供第二電壓邊緣在所述邏輯10與邏輯01狀態(tài)之間以及第三感應區(qū)間提供第三電壓邊緣在所述邏輯00與邏輯01狀態(tài)之間。
5.如權利要求1所述的多階存儲單元裝置，其中所述電荷捕捉結構包含六個位，位于所述第一電荷儲存端的三個位提供邏輯000狀態(tài)、邏輯001狀態(tài)、邏輯010狀態(tài)、邏輯011狀態(tài)、邏輯100狀態(tài)、邏輯101狀態(tài)、邏輯110狀態(tài)和邏輯111狀態(tài)，所述多個臨界電壓Vt分布包含第一臨界電壓分布與所述邏輯111狀態(tài)相關、第二臨界電壓分布與所述邏輯110狀態(tài)相關、第三臨界電壓分布與所述邏輯101狀態(tài)相關、第四臨界電壓分布與所述邏輯100狀態(tài)相關、第五臨界電壓分布與所述邏輯011狀態(tài)相關、第六臨界電壓分布與所述邏輯010狀態(tài)相關、第七臨界電壓分布與所述邏輯001狀態(tài)相關和第八臨界電壓分布與所述邏輯000狀態(tài)相關，其中所述第二位操作區(qū)間在介于所述第一臨界電壓分布與所述第八臨界電壓分布之間測量，所述第二位操作區(qū)間包括所述第二、第三、第四、第五、第六和第七臨界電壓分布、第一感應區(qū)間提供第一電壓邊緣在所述邏輯110與邏輯111狀態(tài)之間、第二感應區(qū)間提供第二電壓邊緣在所述邏輯110與邏輯101狀態(tài)之間、第三感應區(qū)間提供第三電壓邊緣在所述邏輯100與邏輯101狀態(tài)之間、第四感應區(qū)間提供第四電壓邊緣在所述邏輯100與邏輯011狀態(tài)之間、第五感應區(qū)間提供第五電壓邊緣在所述邏輯011與邏輯010狀態(tài)之間、第六感應區(qū)間提供第六電壓邊緣在所述邏輯010與邏輯001狀態(tài)之間以及第七感應區(qū)間提供第七電壓邊緣在所述邏輯001與邏輯000狀態(tài)之間。
6.如權利要求1所述的多階存儲單元裝置，其中所述電荷捕捉結構包含八個位，位于所述第一電荷儲存端的四個位提供邏輯0000狀態(tài)、邏輯0001狀態(tài)、邏輯0010狀態(tài)、邏輯0011狀態(tài)、邏輯0100狀態(tài)、邏輯0101狀態(tài)、邏輯0110狀態(tài)、邏輯0111狀態(tài)、邏輯1000狀態(tài)、邏輯1001狀態(tài)、邏輯1010狀態(tài)、邏輯1011狀態(tài)、邏輯1100狀態(tài)、邏輯1101狀態(tài)、邏輯1110狀態(tài)和邏輯1111狀態(tài)，所述多個臨界電壓Vt分布包含第一臨界電壓分布與所述邏輯1111狀態(tài)相關、第二臨界電壓分布與所述邏輯1110狀態(tài)相關、第三臨界電壓分布與所述邏輯1101狀態(tài)相關、第四臨界電壓分布與所述邏輯1100狀態(tài)相關、第五臨界電壓分布與所述邏輯1011狀態(tài)相關、第六臨界電壓分布與所述邏輯1010狀態(tài)相關、第七臨界電壓分布與所述邏輯1001狀態(tài)相關、第八臨界電壓分布與所述邏輯1000狀態(tài)相關、第九臨界電壓分布與所述邏輯0111狀態(tài)相關、第十臨界電壓分布與所述邏輯0110狀態(tài)相關、第十一臨界電壓分布與所述邏輯0101狀態(tài)相關、第十二臨界電壓分布與所述邏輯0100狀態(tài)相關、第十三臨界電壓分布與所述邏輯0011狀態(tài)相關、第十四臨界電壓分布與所述邏輯0010狀態(tài)相關、第十五臨界電壓分布與所述邏輯0001狀態(tài)相關和第十六臨界電壓分布與所述邏輯0000狀態(tài)相關，其中所述第二位操作區(qū)間在介于所述第一臨界電壓分布與所述第十六臨界電壓分布之間測量，所述第二位操作區(qū)間包括所述第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一、第十二、第十三、第十四、第十五和第十六臨界電壓分布、第一感應區(qū)間提供第一電壓邊緣在所述邏輯1110與邏輯1111狀態(tài)之間、第二感應區(qū)間提供第二電壓邊緣在所述邏輯1110與邏輯1101狀態(tài)之間、第三感應區(qū)間提供第三電壓邊緣在所述邏輯1100與邏輯1101狀態(tài)之間、第四感應區(qū)間提供第四電壓邊緣在所述邏輯1100與邏輯1011狀態(tài)之間、第五感應區(qū)間提供第五電壓邊緣在所述邏輯1011與邏輯1010狀態(tài)之間、第六感應區(qū)間提供第六電壓邊緣在所述邏輯1010與邏輯1001狀態(tài)之間以及第七感應區(qū)間提供第七電壓邊緣在所述邏輯1001與邏輯1000狀態(tài)之間、第八電壓邊緣在所述邏輯0111與邏輯1000狀態(tài)之間、第九感應區(qū)間提供第九電壓邊緣在所述邏輯0111與邏輯0110狀態(tài)之間、第十感應區(qū)間提供第十電壓邊緣在所述邏輯0110與邏輯0101狀態(tài)之間、第十一感應區(qū)間提供第十一電壓邊緣在所述邏輯0101與邏輯0100狀態(tài)之間、第十二感應區(qū)間提供第十二電壓邊緣在所述邏輯0100與邏輯0011狀態(tài)之間、第十三感應區(qū)間提供第十三電壓邊緣在所述邏輯0011與邏輯0010狀態(tài)之間、第十四感應區(qū)間提供第十四電壓邊緣在所述邏輯0010與邏輯0001狀態(tài)之間以及第十五感應區(qū)間提供第十五電壓邊緣在所述邏輯0001與邏輯0000狀態(tài)之間。
7.如權利要求1所述的多階存儲單元裝置，其中所述空穴注入包含施加正柵極電壓以通過從所述柵極移動空穴至所述電荷捕捉結構來擦除所述存儲裝置至負電壓電平。
8.如權利要求1所述的多階存儲單元裝置，其中所述空穴注入包含施加負柵極電壓以通過從所述襯底移動空穴至所述電荷捕捉結構來擦除所述存儲裝置至負電壓電平。
9.如權利要求1所述的多階存儲單元裝置，其中所述電荷捕捉結構包含電荷捕捉層在介質層之上。
10.如權利要求書第1項所述的多階存儲單元裝置，其中所述電荷捕捉結構包含頂介質層在電荷捕捉層之上，以及所述電荷捕捉層在底介質層之上。
11.如權利要求10所述的多階存儲單元裝置，進一步包括第一介質部分與第二介質部分，所述電荷捕捉層設置在所述第一與第二介質部分之間。
全文摘要
本發(fā)明公開一種多階存儲單元裝置，包括電荷捕捉結構，其具有通過從柵極或是襯底注入空穴而在此電荷捕捉結構的每一端產生多個邏輯狀態(tài)以形成較大的第二位操作區(qū)間。注入空穴過程經由柵極或襯底導致邊緣感應效應而發(fā)生。所述空穴電荷儲存在一個與字線交叉的電荷捕捉層中，且空穴電荷沿著字線的邊緣儲存。在此多階存儲單元裝置中的每一存儲單元包含總共2m個位而此存儲單元的每一側有m位，總共有2*2m個臨界電壓Vt分布而此存儲單元的每一側有2m個臨界電壓Vt分布，以及總共有2*2m個邏輯狀態(tài)而此存儲單元的每一側有2m個邏輯狀態(tài)。
文檔編號H01L29/792GK101093841SQ20071011191
公開日2007年12月26日 申請日期2007年6月20日 優(yōu)先權日2006年6月21日
發(fā)明者吳昭誼 申請人:旺宏電子股份有限公司