專利名稱：半導體裝置及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于半導體裝置，特別有關(guān)于一種具有反向性延伸的金屬氧化物半導體(reverse-extension metal-oxide-semiconductor; REMOS)裝置及其制作方法。
背景技術(shù)：
互補式金屬氧化物半導體(complementary metal-oxide-semiconductor; CMOS)元件是現(xiàn)有的集成電路的關(guān)鍵構(gòu)件。為了達到元件應用要求的性能及 可靠性，提供各種互補式金屬氧化物半導體元件的設(shè)計。在圖1中顯示普遍使用的互補式金屬氧化物半導體元件的其中之一種。 該互補式金屬氧化物半導體，包括柵極介電層4及柵極電極6形成于p型阱 區(qū)域上。接著，n型輕摻雜漏/源極(lightly doped drain/source; LDD)區(qū)域12 形成于該p型阱區(qū)域(wdl region)內(nèi)的溝道區(qū)域附近，且上述n型輕摻雜漏/ 源極區(qū)域12位于柵極介電層4下方。之后，p型袋狀區(qū)域(packet region)14 形成于鄰接n型輕摻雜漏/源極區(qū)域12的區(qū)域，且優(yōu)選位于n型輕摻雜漏/ 源極區(qū)域下方。接著，形成n型深源/漏極區(qū)域10緊鄰各別的n型輕摻雜漏/ 源極區(qū)域12。上述金屬氧化物半導體(metal-oxide-semiconductor; MOS)普遍 可稱為n型金屬氧化物半導體(n-type metal-oxide-semiconductor; NMOS)。具有上述結(jié)構(gòu)的金屬氧化物半導體元件， 一般會遇到兩個問題。第1個 問題是袋狀區(qū)域14的結(jié)構(gòu)，由于袋狀區(qū)域14具有與n型輕摻雜漏/源極區(qū)域 12及n型深源/漏極區(qū)域10相反的導電類型，因此，會明顯地影響金屬氧化 物半導體元件特性之間的搭配性。據(jù)此，若要提升金屬氧化物半導體元件間 的搭配性，將會形成不具有袋狀區(qū)域的金屬氧化物半導體元件。第2個問題 是當金屬氧化物半導體元件開啟時會在p型阱區(qū)域產(chǎn)生熱載流子(hot carriers)。由于熱載流子具有高的能量，以及一般會被傳送至鄰近柵極介電層 4與p型阱區(qū)域之間的介面，因此會損傷柵極介電層4。
據(jù)此，亟需一種可解決上述問題的半導體裝置及其制作方法，同時，上 述制作方法可以使用現(xiàn)有的工藝，而不需要導入額外的步驟。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明的第一目的在于提供一種半導體裝置。上述半導體裝置，包含半導體基底；柵極介電層，形成于該半導體基底的上方；柵極電極， 形成于該柵極介電層上；輕摻雜漏/源極區(qū)域，形成于該半導體基底之中，且 該輕慘雜漏/源極區(qū)域具有一部分延伸于該柵極電極的下方；深源/漏極區(qū)域， 形成于該半導體基底之中；以及嵌入?yún)^(qū)域，為由該半導體基底的頂部表面、 該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域圍繞的區(qū)域。
上述半導體裝置，其中該嵌入?yún)^(qū)域為第一導電類型，而該輕摻雜漏/源極 區(qū)域及該深源/漏極區(qū)域為與該第一導電類型相反的第二導電類型，其中該輕 摻雜漏/源極區(qū)域、該嵌入?yún)^(qū)域及該深源/漏極區(qū)域形成于該半導體基底內(nèi)的 該第一導電類型的一次區(qū)域之中。如上所述的半導體裝置，其中該次區(qū)域包含一個阱區(qū)域。
如上所述的半導體裝置，其中該嵌入?yún)^(qū)域及該輕摻雜漏/源極區(qū)域形成于 該深源/漏極區(qū)域的中的一側(cè)。
如上所述的半導體裝置，其中該嵌入?yún)^(qū)域及該輕摻雜漏/源極區(qū)域形成于 該深源極側(cè)。
如上所述的半導體裝置，其中該第一導電類型為n型，以及該第二導電 類型為p型。
如上所述的半導體裝置，其中該第一導電類型為p型，以及該第二導電 類型為n型。
本發(fā)明的第二目的在于提供一種金屬氧化物半導體。上述金屬氧化物半 導體，包含半導體基底；柵極介電層，形成于該半導體基底的上方；柵極電 極，形成于該柵極介電層上；第一導電類型的嵌入?yún)^(qū)域，形成于該半導體基 底之中，且該嵌入?yún)^(qū)域大體上對準該柵極電極的邊緣；第二導電類型的輕摻 雜漏/源極區(qū)域，形成于該半導電基底之中，且該第二導電類型與第一導電類 型相反；柵極間隙壁，形成于該柵極電極的側(cè)邊上；以及該第二導電類型的 深源/漏極區(qū)域，形成于該半導體基底之中，且該深源/漏極區(qū)域大體上對準
該柵極間隙壁的邊緣。本發(fā)明的第三目的提供一種半導體裝置。上述半導體裝置，包含半導體 基底，該半導體基底包含第一導電類型的第一區(qū)域及與該第一導電類型相反的第二導電類型的第二區(qū)域；以及反向性延伸金屬氧化物半導體裝置，形成于該第一區(qū)域上，且附加的金屬氧化物半導體元件形成于該第二區(qū)域，其中該反向性延伸金屬氧化物半導體裝置包含柵極介電層，形成于該半導體基 底的上方；柵極電極，形成于該柵極介電層上；輕摻雜漏/源極區(qū)域，形成于 該半導體基底之中，且該輕摻雜漏/源極區(qū)域的一部分延伸至該柵極電極底 下；嵌入?yún)^(qū)域，為由該半導體基底的頂部表面、該輕摻雜漏/源極區(qū)域及該深 源/漏極區(qū)域圍繞的區(qū)域，其中該嵌入?yún)^(qū)域為該第一導電類型，且該輕摻雜漏 /源極區(qū)域及該深源/漏極區(qū)域系為第二導電類型。在上述半導體裝置中的形成于所述兩個區(qū)域的附加的金屬氧化物半導 體裝置，其包含附加的柵極介電層，形成于該半導體基底的上方；附加的柵 極電極，形成于該附加的柵極介電層上；附加的輕摻雜漏/源極區(qū)域，形成于 該半導體基底之中；附加的袋狀區(qū)域，形成于該半導體基底之中，且該附加 的袋狀區(qū)域具有一部分鄰接于該附加的輕摻雜漏/源極區(qū)域的底部；第一導電 類型的附加的深源/漏極區(qū)域，形成于該半導體基底之中。在優(yōu)選實施例中， 該嵌入?yún)^(qū)域與該附加的輕摻雜區(qū)域包含相同的雜質(zhì)，且大體上相同的厚度， 而該輕摻雜漏/源極區(qū)域與該附加的袋狀區(qū)域包含相同的雜質(zhì)及大體上相同 的厚度。本發(fā)明的第四目的為提供一種半導體裝置的制作方法。上述半導體 裝置的制作方法，包括提供半導體基底，其包含第一導電類型的一區(qū)域；形 成柵極堆疊層于該區(qū)域的上方；使用該柵極堆疊層作為掩模，注入該第一導 電類型的第一雜質(zhì)，以形成嵌入?yún)^(qū)域于該半導體基底之中；注入第二導電類 型的第二雜質(zhì)，以形成輕摻雜漏/源極區(qū)域。上述半導體裝置的制作方法，還 包括形成該第二導電類型的深源/漏極區(qū)域于該半導體基底之中。在優(yōu)選實施 例中，該嵌入?yún)^(qū)域為由該半導體基底的頂部表面、該輕摻雜區(qū)域及該深源/ 漏極區(qū)域圍繞的區(qū)域。如上所述的半導體裝置的制作方法，其中該第一導電類型為p型，而該 第二導電類型為n型。如上所述的半導體裝置的制作方法，其中該第一導電類型為n型，而該
第二導電類型為p型。如上所述的半導體裝置的制作方法，其中該第一雜質(zhì)為大體上垂直地注 入，而該第二雜質(zhì)是以傾斜角的方式注入。本發(fā)明的第五目的在于提供一種半導體裝置的制作方法。上述半導體裝 置的制作方法包括提供一半導體基底，其包含第一區(qū)域及第二區(qū)域，其中 該第一區(qū)域為第一導電類型，且該第二區(qū)域為與該第一導電類型相反的一第 二導電類型；形成第一柵極堆疊層于該半導體基底上方的第一區(qū)域內(nèi)，且形 成第二柵極堆疊層于該半導體基底上方的該第二區(qū)域內(nèi)；注入該第一導電類 型的第一雜質(zhì)，以同時地形成嵌入?yún)^(qū)域于該第一區(qū)域之中，及第二輕摻雜漏 /源極區(qū)域于該第二區(qū)域之中；注入該第二導電類型的第二雜質(zhì)，以同時地形 成第一輕摻雜漏/源極區(qū)域于該第一區(qū)域之中，并形成袋狀區(qū)域于該第二區(qū)域 之中；形成該第二導電類型的第一深源/漏極區(qū)域于該半導體基底；以及形成 該第二導電類型的第二深源/漏極區(qū)域于該半導體基底之中。如上所述的半導體裝置的制作方法，其中該第一區(qū)域及該第二區(qū)域為阱 區(qū)域。本發(fā)明可通過嵌入?yún)^(qū)域保護柵極介電層，因此具有較高的可靠性，并且 不需要額外的掩模，而且元件間的特性具有良好的搭配性。
接下來配合
，以更加了解本發(fā)明及其優(yōu)點，其中 圖1顯示一般具有輕摻雜漏/源極區(qū)域及袋狀區(qū)域的金屬氧化物半導體； 圖2至圖7顯示制作反向性延伸金屬氧化物半導體元件的中間步驟的剖 面圖；圖8顯示反向性延伸n型金屬氧化物半導體元件的操作狀態(tài)；圖9顯示對稱性的反向性延伸p型金屬氧化物半導體元件；圖10顯示對稱性的原生反向性延伸n型金屬氧化物半導體元件；圖11至圖13顯示非對稱性的反向性延伸金屬氧化物半導體元件；圖14至圖17顯示非對稱性的高壓反向性延伸金屬氧化物半導體元件；圖18至圖20顯示非對稱性的反向性延伸金屬氧化物半導體元件，其中 嵌入?yún)^(qū)域及輕摻雜漏/源極區(qū)域形成于該深源極或漏極其中的一側(cè)，而另一輕
摻雜漏/源極區(qū)域及袋狀區(qū)域形成于上述嵌入?yún)^(qū)域及摻雜漏/源極區(qū)域的另一側(cè)；以及圖21至圖23顯示非對稱性的反向性延伸金屬氧氧化物半導體元件，其 中嵌入?yún)^(qū)域及輕摻雜漏/源極區(qū)域形成于該深源極或漏極其中的一側(cè)，而輸入 /輸入輕摻雜漏/源極區(qū)域形成于上述嵌入?yún)^(qū)域及摻雜漏/源極區(qū)域的另一側(cè)。其中，附圖標記說明如下現(xiàn)有技術(shù)的元件符號4 柵極介電層；6 柵極電極；8 柵極間隙壁；10 n型深源/漏極區(qū)域；12 n型輕摻雜漏/源極區(qū)域；14 p型袋狀區(qū)域；本發(fā)明實施例的元件符號20~基底；22 柵極介電層；24 柵極電極層；26 光致抗蝕劑；30 n型金屬氧化物半導體；32 p型金屬氧化物半導體;100 第一區(qū)域；102 柵極介電層；104 柵極電極；110 嵌入?yún)^(qū)域；114 輕摻雜漏源極區(qū)域；116 柵極間隙壁；120~深源/漏極區(qū)域；129 底部邊角；130~邊角；200 第二區(qū)域；202 柵極介電層；204 柵極電極；210 輕摻雜漏/源極區(qū)域；214 袋狀區(qū)域；216 柵極柵隙壁；218 硅鍺應激層；220 深源/漏極區(qū)域。
具體實施方式
接下來，將詳細說明本發(fā)明的優(yōu)選實施例的制作及其應用。然而，可以 了解是本發(fā)明提供許多可應用于廣泛領(lǐng)域的具體實施的發(fā)明概念。所提出具 體實施例僅用以說明本發(fā)明的制作及其應用，并不用以限制本發(fā)明的范圍。本發(fā)明提供 一 種新的金屬氧化物半導體(metal-oxide-semiconductor; MOS)裝置及其制作方法，其中上述金屬氧化物半導體也可以稱為反向性延
伸金屬氧4七物半導體(reverse國extension metal-oxide-semiconductor; REMOS)。附圖一開始顯示本發(fā)明優(yōu)選具體實施例的制作過程中的中間步驟的剖面圖。 接著，以優(yōu)選具體實施例的各種變化說明。遍及本發(fā)明各種形式的附圖及說 明的實施例中，相似元件符號用以表示相似的元件。圖2顯示基底20，其中該基底20包括以淺溝槽隔離(shallow trench isolation; STI)區(qū)域隔離的第一區(qū)域100及第二區(qū)域200。上述基底20優(yōu)選可 以是包含整個硅的基材，當然，也可以是使用其它一般通常的結(jié)構(gòu)或材質(zhì)， 例如絕緣層上硅(silicon-on-insulator; SOI)及硅合金。第一區(qū)域100包含用來 形成n型反向性延伸金屬氧化物半導體(REMOS)元件的P型阱(P-well)，而 第二區(qū)域200包含用來形成一般的p型金屬氧化物半導體(PMOS)元件的N 型阱(N-well)。在圖2中，形成柵極介電層22于基底20上。根據(jù)形成的金屬氧化物半 導體(MOS)的類型，上述柵極介電層22可以是氧化硅(silicon oxide)或高介電 常數(shù)(highk)材料。在優(yōu)選實施例中，例如是氧化硅的柵極介電層22優(yōu)選可 用來形成輸入/輸出的金屬氧化物半導體(1/0 MOS)元件，而例如是高介電常 數(shù)材料的柵極介電層22優(yōu)選可用來形成核心電路(core circuit)。形成上述柵 極介電層22的優(yōu)選的方式包括例如低溫化學氣相沉積(low temperature chemical vapor deposition; LTCVD)、低壓化學氣相沉禾只(low pressure chemical vapor deposition; LPCVD)、快速熱處理化學氣相沉積(rapid thermal chemical vapor deposition; RTCVD)、等離子體加強式化學氣相沉積(plasma enhanced chemical vapor deposition; PECVD)的化學氣相沉禾只(chemical vapor deposition; CVD)法及其它一般可用來形成柵極介電層22的方式。又如圖2所示，形成 柵極電極層24于上述柵極介電層22上。柵極電極層24優(yōu)選可以是多晶硅 (polysilicon)、金屬、金屬合金、金屬硅化物及其相似物。圖3顯示，形成柵極堆疊層。上述形成柵極堆疊層的方式包括圖案化柵 極介電層22及柵極電極層24，以分別形成柵極堆疊層于第一區(qū)域100及第 二區(qū)域200。殘留的柵極電極層24及柵極介電層22部分分別形成柵極電極 104,204及柵介電層102,202，以分別構(gòu)成包含柵極電極104及柵介電層102 的柵極堆疊層，以及包含柵極電極204及柵介電層202的柵極堆疊層。如圖4所示，進行注入步驟，以導入p型雜質(zhì)，進而分別形成嵌入?yún)^(qū)域(embedded region)l 10及輕摻雜漏/源極(light doped drain/source)區(qū)域210于第 一區(qū)域100及第二區(qū)域200。在優(yōu)選實施例中，注入步驟大體上是垂直的， 因此，嵌入?yún)^(qū)域110及輕摻雜漏/源極區(qū)域210大體上是分別對準柵極電極 104及柵極電極204的邊緣。如通現(xiàn)有技術(shù)中，接下來的退火步驟將會導致 包括嵌入?yún)^(qū)域110及輕摻雜漏/源極區(qū)域210的注入?yún)^(qū)域進行擴散。因此，嵌 入?yún)^(qū)域110及輕摻雜漏/源極區(qū)域210可些微地延伸至各柵極電極104及柵極 電極204的下方。圖5顯示，通過注入優(yōu)選為n型雜質(zhì)的方式，分別形成輕摻雜漏/源極區(qū) 域114及袋狀區(qū)域214于第一區(qū)域100及第二區(qū)域200。在優(yōu)選實施例中， 上述注入工藝分別地各以傾斜^角的兩個步驟進行。也就是說，先傾斜a 角后，注入n型雜質(zhì)于柵極電極104 —側(cè)的第一區(qū)域100之中及柵極電極204 一側(cè)的第二區(qū)域200之中，接著再傾斜a角，注入n型雜質(zhì)于柵極電極104 及柵極電極204另一側(cè)的第一區(qū)域100及第二區(qū)域200之中，以分別同時形 成輕摻雜漏/源極區(qū)域114及袋狀區(qū)域214。以上述傾斜注入的工藝，各個輕 摻雜區(qū)域114及袋狀區(qū)域214延伸至各個柵極電極102及柵極電極202更底 下的位置。在優(yōu)選實施例中，在后續(xù)的退火工藝之后，各個輕摻雜區(qū)域114 及袋狀區(qū)域214從嵌入?yún)^(qū)域110及輕摻雜區(qū)域210的底部及其溝道側(cè)邊圍住 各個嵌入?yún)^(qū)域110及輕摻雜區(qū)域210。如圖6所示，接著形成柵極間隙壁116及柵極間隙壁216。形成上述柵 極間隙壁116及柵極間隙壁216的方式，可以是形成一個或多個間隙壁層(圖 未示)，且蝕刻間隙壁層的水平部分。在優(yōu)選實施例中，柵極間隙壁116及柵 極間隙壁216可以是包括氮化次沉積層于氧化次沉積層的襯墊上。形成上述 柵極間隙壁116及柵極間隙壁216的方式優(yōu)選可以是等離子體加強式化學氣 相沉積法、低壓化學氣相沉積法、低常壓化學氣相沉積(sub-atmospheric chemical vapor deposition; SACVD)法及其它可形成間隙壁的方式。在圖7中，形成硅鍺應激物218于第二區(qū)域200，以作為p型金屬氧化 物半導體。在優(yōu)選實施例中，形成硅鍺應激物218的方式，包括使用柵極間 隙壁216及柵極電極204作為掩模，在第二區(qū)域200形成凹槽，且外延地使 硅鍺生長于該凹槽之中。硅鍺應激物218會提供壓縮應力至p型金屬氧化物 半導體元件的溝道區(qū)域，因此，可提升各個的p型金屬氧化物半導體的性能。
圖7還顯示形成深源/漏極區(qū)域120及深源漏極區(qū)域220于基底20之中。 通過光致抗蝕劑26遮蔽第二區(qū)域200，進行n型雜質(zhì)的注入步驟，以形成深 源/漏極區(qū)域120。接著移除光致抗蝕劑26。同樣地，形成光致抗蝕劑(圖未 示)遮蔽第一區(qū)域100，進行p型雜質(zhì)的注入步驟，以形成深源/漏極區(qū)域220。 完成的深源/漏極區(qū)域120及深源/漏極區(qū)域220大體上分別對準柵極間隙壁 116及柵極間隙壁216的邊緣。在形成硅化區(qū)域(圖未示)于深源/漏極區(qū)域120及金屬氧化物半導體元件 的柵極電極104的暴露表面后，接著形成蝕刻停止層(etch stop layer; ESL;圖 未顯示)及層間介電層(inter-layer dielectric; ILD;圖未示)，以完成金屬氧化物 半導體元件。形成硅化區(qū)域、蝕刻停止層及層間介電層的方式可以是現(xiàn)有技 術(shù)，因此在此并不贅述。在上述的具體實施例中，形成n型金屬氧化物半導體元件30于第一區(qū) 域IOO，以及形成p型金屬氧化物半導體元件32于第二區(qū)域200。圖8顯示 金屬氧化物半導體元件30在開啟的狀態(tài)下，嵌入?yún)^(qū)域110與各個深源/漏極 區(qū)域120呈相反的導電類型，故嵌入?yún)^(qū)域110也可稱為反向性延伸區(qū)域。由 此，金屬氧化物半導體元件30也可稱為反向性延伸金屬氧化物半導體 (reverse-extension metal-oxide-semicoductor; REMOS)元"f牛。由于f果源/漏禾及區(qū) 域120具有很高的濃度，部分的嵌入?yún)^(qū)域110會被深源/漏極區(qū)域120中的n 型雜質(zhì)中和，使得嵌入?yún)^(qū)域110會被縮小至大體上柵極電極102及柵極間隙 壁116底下的區(qū)域。如圖8所示，當提供柵極電壓(Vg)至柵極電極104，且 開啟反向性延伸金屬氧化物半導體元件30，使得n型導電路徑存在于源極及 漏極之間。圖8中，為了清楚的表示，導電路徑為色彩較暗的部分。值得注意的是，嵌入?yún)^(qū)域110為p型摻雜區(qū)，因此對于載流子可作為隔 離區(qū)域。例如若產(chǎn)生熱載流子(hot carrier)時，嵌入?yún)^(qū)域110會使得熱載流子 遠離柵極介電層102的底部邊角129，如圖8所示。因此，可降低柵極介電 層102的損傷。更特別的是， 一般在鄰接的邊角130的柵極介電層102，電 場會比較強。在本實施例中，形成嵌入?yún)^(qū)域110會增加深源/漏極區(qū)域120 與柵極電極104底部的邊角130之間的距離。因此，不但可降低鄰接的邊角 130的柵介電層102的電場，也可降低柵極電極底部的邊角130放電的可能 性。
反向性延伸金屬氧化物半導體與元件之間的特性具有良好的搭配性。其 中的理由是，在典型金屬氧化物半導體元件中，具有與各個深源/漏極區(qū)域相 反類型的袋狀區(qū)域，且袋狀區(qū)域明顯地會影響元件之間特性的搭配性。在本 實施例中，典型金屬氧化物半導體元件中的袋狀區(qū)域會被轉(zhuǎn)變成為與源/漏極區(qū)域相同類型的輕摻雜漏極(LDD)區(qū)域114，因此可以提升與元件間特性的 搭配性。在本發(fā)明的優(yōu)選實施例中，雖然在形成嵌入?yún)^(qū)域110時，同時導入 與源/漏極區(qū)域相反類型的雜質(zhì)于柵極電極104的頂部區(qū)域，使得柵極電極 104的頂部區(qū)域具有與源/漏極區(qū)域相反類型的摻雜區(qū)域，但由于與源/漏極區(qū) 域相反類型的摻雜區(qū)域比較淺，且會被后續(xù)的硅化步驟消耗，因此不利的影11本發(fā)明的優(yōu)選具體實施例的優(yōu)點之一在于使用相同的掩模及相同的工 藝步驟形成嵌入?yún)^(qū)域110及輕摻雜漏/源極區(qū)域210。同樣地，輕摻雜漏/源極 區(qū)域114及袋狀區(qū)域214也可以是使用相同掩模及相同的工藝步驟形成。因 此，形成反向性延伸金屬氧化物半導體元件并不會產(chǎn)生額外的制作成本。此 外，在同一芯片上同時形成反向性延伸金屬氧化物半導體元件與傳統(tǒng)的金屬 氧化物半導體元件，并不會產(chǎn)生額外的制作成本。在另一實施例中，也可以 在不同的步驟使用不同的掩模形成輕摻雜漏/源極區(qū)域110及輕摻雜漏/源極 區(qū)域210。上述實施例的另一優(yōu)點在于可分別調(diào)整嵌入?yún)^(qū)域110及輕摻雜漏/ 源極區(qū)域210的深度及濃度，以理想化其性能。同樣地，也可以分別地形成 輕摻雜漏/源極區(qū)域114及袋狀區(qū)域214。雖然上述實施例提供一種形成反向性n型金屬氧化物半導體元件，可以 了解的是，本領(lǐng)域技術(shù)人員可根據(jù)本發(fā)明所描述的內(nèi)容，實現(xiàn)具有與實施例 中相反的導電類型的各個阱區(qū)域、嵌入?yún)^(qū)域、輕摻雜區(qū)域及深源/漏極區(qū)域的 反向性p型金屬氧化物半導體元件。圖9所示為反向性延伸p型金屬半導體 元件，其中雜質(zhì)的類型如圖9符號所示。在圖10中，顯示另一具體實施例， 形成原生反向性延伸n型金屬氧化物半導體于取代p型阱區(qū)域的p型半導體 基底之中。另外，上述實施例也適用于形成核心元件及輸入/輸出元件?？梢粤私獾降氖?，不同的應用需要嵌入?yún)^(qū)域110、輕摻雜漏/源極區(qū)域 210、輕摻雜區(qū)域114及袋狀區(qū)域214具有不同的優(yōu)選摻雜濃度及深度。平 衡上述優(yōu)選摻雜濃度及深度以理想化集成電路的整體性能。在實施例中，嵌
入?yún)^(qū)域110及輕摻雜漏/源極區(qū)域210的摻雜濃度是相同的級數(shù)，然而，現(xiàn)有 的輕摻雜漏/源極區(qū)域的摻雜濃度高于袋狀區(qū)域的摻雜濃度一個級數(shù)。在圖8至圖10中的反向性延伸金屬氧化物半導體元件是源極區(qū)域與漏 極區(qū)域具有相似結(jié)構(gòu)的對稱性的反向性延伸金屬氧化物半導體(symmetric REMOS)元件。圖11、圖12及圖13分別顯示不對稱性的反向性延伸n型金 屬氧化物半導體(asymmetric NMOS)元件、不對稱性的反向性延伸p型金屬 氧化物半導體(asymmetric PMOS)元件及不對稱性的原生反向性延伸金屬氧 化物半導體(asymmetric native REMOS)元件。在每一不對稱性的反向性延伸 金屬氧化物半導體元件中，只在源極側(cè)或漏極側(cè)，形成嵌入?yún)^(qū)域及輕摻雜區(qū) 域。在優(yōu)選實施例中，形成嵌入?yún)^(qū)域及輕摻雜區(qū)域為源極側(cè)。上述不對稱性 的反向性延伸金屬氧化物半導體元件也可以作為靜電放電(electro-static discharge)裝置。在優(yōu)選實施例中，在漏極側(cè)并不形成輕摻雜漏/源極區(qū)域。圖14至圖17顯示不對稱性的高壓反向性延伸金屬氧化物半導體 (asymmetric high-voltage REMOS)元件的各種變化形式，其中圖14至圖15 中的元件為反向性延伸n型金屬氧化物半導體元件，且圖16至圖17中的元 件為反向性延伸p型金屬氧化物半導體元件。在每一上述反向性延伸金屬氧 化物半導體元件中，形成用以維持高電壓的低雜質(zhì)濃度的嵌入阱區(qū)域于漏極 側(cè)。在優(yōu)選實施例中，在漏極側(cè)并不形成嵌入?yún)^(qū)域或輕摻雜區(qū)域。原因是嵌 入?yún)^(qū)域及輕摻雜區(qū)域的濃度， 一般是嵌入阱區(qū)域濃度的一個或多個級數(shù)，因 此，在漏極側(cè)形成的嵌入?yún)^(qū)域及輕摻雜區(qū)域會抑制反向性延伸金屬氧化物半 導體元件的能力，以維持高電壓。在圖18至圖20中的反向性延伸金屬氧化物半導體元件也是不對稱性的 金屬氧化物半導體元件，其中形成嵌入?yún)^(qū)域及輕摻雜區(qū)域于源極側(cè)或漏極 側(cè)，以及形成現(xiàn)有的輕摻雜區(qū)域及袋狀區(qū)域于未形成嵌入?yún)^(qū)域及輕摻雜區(qū)域 的源極側(cè)或漏極側(cè)。圖21至圖23中具有核心嵌入?yún)^(qū)域、輕摻雜漏/源極區(qū)域位于一側(cè)，以及 輸入/輸出輕摻雜漏/源極區(qū)域位于另一側(cè)的非對稱性結(jié)構(gòu)的金屬氧化物半導 體元件。在優(yōu)選實施例中，輸入/輸出輕摻雜漏/源極區(qū)域深于核心嵌入輕摻 雜漏/源極區(qū)域，且輸入/輸出輕摻雜漏/源極區(qū)域的濃度低于核心嵌入輕摻雜 漏/源極區(qū)域。
可以了解的是，有很多的反向性延伸金屬氧化物半導體元件實施例存 在。不管反向性延伸金屬氧化物半導體元件是對稱性或非對稱性的，以及不 管上述反向性延伸金屬氧化物半導體元件是否隨著現(xiàn)有的金屬氧化半導體 元件形成于同一芯片上，僅需要修改各個掩模的布局，且并不需要增加額外 的成本。本發(fā)明的優(yōu)選實施例中具有許多的優(yōu)點。如上述中，由于可通過嵌入?yún)^(qū) 域保護柵極介電層，因此反向性延伸金屬氧化物半導體具有較高的可靠性。 而且，形成本發(fā)明的各種不同變化的實施例并不需要額外的掩模。此外，反 向性延伸金屬氧化物半導體元件與元件間的特性具有良好的搭配性。雖然本發(fā)明及其優(yōu)點己詳細說明如上，可以了解到的是，不同的變化、 組成及替換在不脫離本發(fā)明的精神及范圍內(nèi)皆應屬于本發(fā)明的范圍。再者， 本發(fā)明的范圍并不局限于說明書所述敘的工藝、機構(gòu)、制造、組成、功能、 制作方法以及步驟的特定的實施例。本領(lǐng)域技術(shù)人員很容易了解到，從本發(fā) 明公開的工藝、機構(gòu)、制造、組成、功能、制作方法或步驟，及根據(jù)本發(fā)明 利用目前存在或之后將發(fā)展，可大體上完成與上述對應的實施例中相同的功 能或可大體上達到與上述對應的實施例中相同的結(jié)果。據(jù)此，所附的權(quán)利要 求書應包括在工藝、機構(gòu)、制造、組成、功能、制作方法以及步驟的范圍內(nèi)。
權(quán)利要求
1.一種半導體裝置，包含半導體基底；柵極介電層，形成于該半導體基底的上方；柵極電極，形成于該柵極介電層上；輕摻雜漏/源極區(qū)域，形成于該半導體基底之中，且該輕摻雜漏/源極區(qū)域的一部分延伸于該柵極電極下方；深源/漏極區(qū)域，形成于該半導體基底之中；以及嵌入?yún)^(qū)域，為由該半導體基底的頂部表面、該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域圍繞的區(qū)域，其中該嵌入?yún)^(qū)域為第一導電類型，且該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域為與該第一導電類型相反的第二導電類型，以及該輕摻雜漏/源極區(qū)域、該嵌入?yún)^(qū)域及該深源/漏極區(qū)域形成于該半導體基底內(nèi)的該第一導電類型的次區(qū)域之中。
2. 如權(quán)利要求1所述的半導體裝置，其中該次區(qū)域包含一個阱區(qū)域。
3. 如權(quán)利要求1所述的半導體裝置，其中該嵌入?yún)^(qū)域及該輕摻雜漏/源 極區(qū)域形成于該深源/漏極區(qū)域的中的一側(cè)。
4. 如權(quán)利要求2所述的半導體裝置，其中該嵌入?yún)^(qū)域及該輕摻雜漏/源 極區(qū)域形成于該深源極側(cè)。
5. 如權(quán)利要求1所述的半導體裝置，其中該第一導電類型為n型，以及 該第二導電類型為p型。
6. 如權(quán)利要求1所述的半導體裝置，其中該第一導電類型為p型，以及 該第二導電類型為n型。
7. —種半導體裝置，包含半導體基底，其包含第一導電類型的第一區(qū)域及與該第一導電類型相反 的第二導電類型的第二區(qū)域；反向性延伸金屬氧化物半導體裝置，形成于該第一區(qū)域上，該反向性延 伸金屬氧化物半導體裝置包含柵極介電層，形成于該半導體基底的上方； 柵極電極，形成于該柵極介電層上；輕摻雜漏/源極區(qū)域，形成于該半導體基底之中，且該輕摻雜漏/源 極區(qū)域具有一部分延伸至該柵極電極底下；以及嵌入?yún)^(qū)域，為由該半導體基底的頂部表面、該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域圍繞的區(qū)域，其中該嵌入?yún)^(qū)域為該第一導電類型，且該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域為該第二導電類型；以及附加的金屬氧化物半導體裝置，形成于該第二區(qū)域上，該附加的金屬氧化物半導體裝置包含附加的柵極介電層，形成于該半導體基底的上方； 附加的柵極電極，形成于該附加的柵極介電層上； 附加的輕摻雜漏/源極區(qū)域，形成于該半導體基底之中； 附加的袋狀區(qū)域，形成于該半導體基底之中，且該附加的袋狀區(qū)域的一部分鄰接于該附加的輕摻雜漏/源極區(qū)域的底部；第一導電類型的附加的深源/漏極區(qū)域，形成于該半導體基底之中； 其中該嵌入?yún)^(qū)域與該附加的輕摻雜區(qū)域包含相同的雜質(zhì)，且大體上為相同的厚度，而該輕摻雜漏/源極區(qū)域與該附加的袋狀區(qū)域包含相同的雜質(zhì)及大體上為相同的厚度。
8. 如權(quán)利要求7所述的半導體裝置，其中該第一導電類型為p型，而該 第二導電類型為n型。
9. 如權(quán)利要求7所述的半導體裝置，其中該第一導電類型為n型，而該 第二導電類型為p型。
10. —種半導體裝置的制作方法，包括 提供半導體基底，其包含第一導電類型的區(qū)域； 形成柵極堆疊層于該區(qū)域的上方；使用該柵極堆疊層作為掩模，注入該第一導電類型的第一雜質(zhì)，以形成 嵌入?yún)^(qū)域于該半導體基底之中；注入第二導電類型的第二雜質(zhì)，以形成輕摻雜漏/源極區(qū)域；以及 形成該第二導電類型的深源/漏極區(qū)域于該半導體基底之中，其中該嵌入 區(qū)域為由該半導體基底的頂部表面、該輕摻雜區(qū)域及該深源/漏極區(qū)域圍繞的 區(qū)域。 '
11. 如權(quán)利要求IO所述的半導體裝置的制作方法，還包括形成該第一導 電類型的阱區(qū)域于該半導體基底的頂部，其中該嵌入?yún)^(qū)域、該輕摻雜漏/源極 區(qū)域及該深源/漏極區(qū)域形成于該阱區(qū)域之中。
12. 如權(quán)利要求IO所述的半導體裝置的制作方法，其中該第一導電類型為p型，而該第二導電類型為n型。
13. 如權(quán)利要求IO所述的半導體裝置的制作方法，其中該第一導電類型 為n型，而該第二導電類型為p型。
14. 如權(quán)利要求IO所述的半導體裝置的制作方法，其中該第一雜質(zhì)為大 體上垂直地注入，而該第二雜質(zhì)是以傾斜角的方式注入。
15. —種半導體裝置的制作方法，包括提供半導體基底，其包含第一區(qū)域及第二區(qū)域，其中該第一區(qū)域為第一 導電類型，且該第二區(qū)域為與該第一導電類型相反的第二導電類型；形成第一柵極堆疊層于該半導體基底上方的第一區(qū)域內(nèi)，且形成第二柵 極堆疊層于該半導體基底上方的第二區(qū)域內(nèi)；注入該第一導電類型的第一雜質(zhì)，以同時地形成嵌入?yún)^(qū)域于該第一區(qū)域 之中，及形成第二輕摻雜漏/源極區(qū)域于該第二區(qū)域之中；注入該第二導電類型的第二雜質(zhì)，以同時地形成第一輕摻雜漏/源極區(qū)域 于該第一區(qū)域之中，及形成袋狀區(qū)域于該第二區(qū)域之中；形成該第二導電類型的第一深源/漏極區(qū)域于該半導體基底；以及形成該第二導電類型的第二深源/漏極區(qū)域于該半導體基底之中。
16. 如權(quán)利要求15所述的半導體裝置的制作方法，其中該第一區(qū)域及該 第二區(qū)域為阱區(qū)域。
17. 如權(quán)利要求15所述的半導體裝置的制作方法，其中該第一導電類型 為p型，而該第二導電類型為n型。
18. 如權(quán)利要求15所述的半導體裝置的制作方法，其中該第一導電類型 為n型，而該第二導電類型為p型。
19. 如權(quán)利要求15所述的半導體裝置的制作方法，其中該第一雜質(zhì)為大 體上垂直地注入，而該第二雜質(zhì)為以傾斜角的方式注入。
全文摘要
本發(fā)明提供一種半導體裝置及其制作方法。上述半導體裝置，可以是利用互補式標準流程形成的反向性延伸金屬氧化物的半導體裝置，且包含柵極介電層，形成于半導體基底的上方；柵極電極，形成于該柵極介電層；輕摻雜漏/源極區(qū)域，形成于該半導體基底之中，且一部分延伸至該柵極電極下方；深源/漏極區(qū)域，形成于該半導體基底之中；以及通過該半導體基底的頂部表面、該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域的嵌入?yún)^(qū)域。該嵌入?yún)^(qū)域為第一導電類型，且該輕摻雜漏/源極區(qū)域及該深源/漏極區(qū)域為第二導電類型。本發(fā)明可通過嵌入?yún)^(qū)域保護柵極介電層，因此具有較高的可靠性，并且不需要額外的掩模，而且元件間的特性具有良好的搭配性。
文檔編號H01L21/8238GK101118929SQ200710138419
公開日2008年2月6日 申請日期2007年8月1日 優(yōu)先權(quán)日2006年8月1日
發(fā)明者俞正明, 張智勝, 蔡永智, 趙治平 申請人:臺灣積體電路制造股份有限公司